JPH0729379A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0729379A JPH0729379A JP5174037A JP17403793A JPH0729379A JP H0729379 A JPH0729379 A JP H0729379A JP 5174037 A JP5174037 A JP 5174037A JP 17403793 A JP17403793 A JP 17403793A JP H0729379 A JPH0729379 A JP H0729379A
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- Japan
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- data line
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- supply voltage
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000007599 discharging Methods 0.000 claims abstract description 13
- 230000001902 propagating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】電源電圧が低い時には安定した動作を確保しな
がら、電源電圧が高い時には高速な読みだし動作を可能
な半導体記憶装置を提供する。 【構成】電源電圧の変動により可変となる出力電圧を持
つ電源電位検出回路１５を設け、その出力信号によりデ
−タ線充電回路６および、放電回路４を制御させること
により、デ−タ線２の電圧レベルを電源電圧の変動に合
わせ可変させる。電源電圧が低い状態では、デ−タ線放
電回路４を非活性化させて動作を安定させる。また、電
源電圧の上昇に伴いデ−タ線放電回路は徐々に活性化さ
れ、高電源電圧時には、完全に活性化される。 【効果】デ−タ線充放電回路の動作を電源電圧の変動に
よらず常に最適化する事ができるため、広範囲な電源電
圧で安定した高速動作が可能である。
がら、電源電圧が高い時には高速な読みだし動作を可能
な半導体記憶装置を提供する。 【構成】電源電圧の変動により可変となる出力電圧を持
つ電源電位検出回路１５を設け、その出力信号によりデ
−タ線充電回路６および、放電回路４を制御させること
により、デ−タ線２の電圧レベルを電源電圧の変動に合
わせ可変させる。電源電圧が低い状態では、デ−タ線放
電回路４を非活性化させて動作を安定させる。また、電
源電圧の上昇に伴いデ−タ線放電回路は徐々に活性化さ
れ、高電源電圧時には、完全に活性化される。 【効果】デ−タ線充放電回路の動作を電源電圧の変動に
よらず常に最適化する事ができるため、広範囲な電源電
圧で安定した高速動作が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、広範囲な電源電圧で高速動作可能な半導
体記憶装置に関する。
るものであり、広範囲な電源電圧で高速動作可能な半導
体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のブロック図を図
４に示す。１はメモリセル、２は相補なデ−タ線、３は
ワ−ド線、４はデ−タ線放電回路、５はカラムゲ−ト、
６はデ−タ線充電回路、７はセンスアンプ、８は出力回
路、９はデ−タ出力端子、１０は入力端子、１１は入力
バッファ、１２は入力信号遷移検出回路、１３は制御パ
ルス発生回路、１４はワ−ド線駆動回路である。
４に示す。１はメモリセル、２は相補なデ−タ線、３は
ワ−ド線、４はデ−タ線放電回路、５はカラムゲ−ト、
６はデ−タ線充電回路、７はセンスアンプ、８は出力回
路、９はデ−タ出力端子、１０は入力端子、１１は入力
バッファ、１２は入力信号遷移検出回路、１３は制御パ
ルス発生回路、１４はワ−ド線駆動回路である。
【０００３】情報の読みだし時に半導体記憶装置に外部
より加わる入力信号が変化したとき、１２の入力信号遷
移検出回路においてこれらの信号の変化を検知し、１３
の制御パルス発生回路において制御パルス信号を生成
し、この制御パルスにより、デ―タ線に付加された４の
デ−タ線放電回路および６のデ−タ線充電回路を一定期
間動作させ、デ−タ線の充電および放電をおこない、デ
−タ線の電位レベルを最適化し、アクセスの高速化をは
かっていた。
より加わる入力信号が変化したとき、１２の入力信号遷
移検出回路においてこれらの信号の変化を検知し、１３
の制御パルス発生回路において制御パルス信号を生成
し、この制御パルスにより、デ―タ線に付加された４の
デ−タ線放電回路および６のデ−タ線充電回路を一定期
間動作させ、デ−タ線の充電および放電をおこない、デ
−タ線の電位レベルを最適化し、アクセスの高速化をは
かっていた。
【０００４】
【発明が解決しようとする課題】上記の従来半導体記憶
装置では，読みだし時には電源電圧に関係無く常にデ−
タ線充電回路とデ−タ線放電回路が、活性化状態に成っ
ている。例えば電池駆動の半導体記憶装置では、電源電
圧が５Ｖ近傍の電圧動作時には、データ線充電回路によ
り、デ−タ線が過充電状態と成っているが、デ−タ線の
電位を放電する放電回路が動作しておりデ−タの伝搬が
正常に行われている。しかし、電池の能力が衰え、電源
電圧が３Ｖを下回るような低電圧動作時には、デ−タ線
の充電が十分でなく、更にデ−タ線放電回路が動作して
いる為に、デ−タ線の電位が下がりすぎデ−タを正常に
伝搬することができず、アクセスの遅れやデ−タの破壊
が生じていた。
装置では，読みだし時には電源電圧に関係無く常にデ−
タ線充電回路とデ−タ線放電回路が、活性化状態に成っ
ている。例えば電池駆動の半導体記憶装置では、電源電
圧が５Ｖ近傍の電圧動作時には、データ線充電回路によ
り、デ−タ線が過充電状態と成っているが、デ−タ線の
電位を放電する放電回路が動作しておりデ−タの伝搬が
正常に行われている。しかし、電池の能力が衰え、電源
電圧が３Ｖを下回るような低電圧動作時には、デ−タ線
の充電が十分でなく、更にデ−タ線放電回路が動作して
いる為に、デ−タ線の電位が下がりすぎデ−タを正常に
伝搬することができず、アクセスの遅れやデ−タの破壊
が生じていた。
【０００５】本発明は、この様な問題を解決するもの
で、その目的とするところは、電源電圧が低い時には安
定した動作を確保しながら、電源電圧が高い時には高速
な読みだし動作を可能にした半導体記憶装置を提供する
ことにある。
で、その目的とするところは、電源電圧が低い時には安
定した動作を確保しながら、電源電圧が高い時には高速
な読みだし動作を可能にした半導体記憶装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、デ−タを記憶するためのメモリセルのメモリセル群
と、前期メモリセル群の中から選択されたメモリセルか
ら情報を伝搬するためのメモリセルに接続されたデ−タ
線と、前期デ−タ線から高速にメモリセルの情報を伝搬
するためのデ−タ線充電回路と、デ−タ線の過充電を放
電するためのデ−タ線放電回路とを具備した半導体記憶
装置において、電源電圧の変動を検知し、電源電圧の変
動とともに出力の電圧レベルを可変させ、その出力電圧
によりデ−タ線充電回路およびデ−タ線放電回路の少な
くとも一方の動作を制御する電源電位検出回路とを具備
したことを特徴とする。
は、デ−タを記憶するためのメモリセルのメモリセル群
と、前期メモリセル群の中から選択されたメモリセルか
ら情報を伝搬するためのメモリセルに接続されたデ−タ
線と、前期デ−タ線から高速にメモリセルの情報を伝搬
するためのデ−タ線充電回路と、デ−タ線の過充電を放
電するためのデ−タ線放電回路とを具備した半導体記憶
装置において、電源電圧の変動を検知し、電源電圧の変
動とともに出力の電圧レベルを可変させ、その出力電圧
によりデ−タ線充電回路およびデ−タ線放電回路の少な
くとも一方の動作を制御する電源電位検出回路とを具備
したことを特徴とする。
【０００７】
【作用】上記手段によれば、デ−タ線の充電回路および
放電回路を制御する電源電位検出回路の出力信号を、電
源電圧の変化とともに電圧レベルを可変させ、この電源
電位検出回路の出力信号により、デ−タ線充電回路およ
びデ−タ線放電回路の動作を制御し、デ−タ線の電位レ
ベルを常に良好に保つことにより広い電源電圧範囲で高
速な読みだしが可能となる。
放電回路を制御する電源電位検出回路の出力信号を、電
源電圧の変化とともに電圧レベルを可変させ、この電源
電位検出回路の出力信号により、デ−タ線充電回路およ
びデ−タ線放電回路の動作を制御し、デ−タ線の電位レ
ベルを常に良好に保つことにより広い電源電圧範囲で高
速な読みだしが可能となる。
【０００８】
【実施例】以下に本発明について，実施例に基づいて説
明する。図１は、本発明の一実施例を示す半導体記憶装
置のブロック図である。１はメモリセル、２は相補なデ
−タ線、３はワ−ド線、４はデ−タ線放電回路、５はカ
ラムゲ−ト、６はデ−タ線充電回路、７はセンスアン
プ、８は出力回路、９はデ−タ出力端子、１０は入力端
子、１１は入力バッファ、１２は入力信号遷移検出回
路、１３は制御パルス発生回路、１４はワ−ド線駆動回
路、１５は電源電位検出回路、Ｐ１はＰチャネルトラン
ジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６はＮチャ
ネルトランジスタである。
明する。図１は、本発明の一実施例を示す半導体記憶装
置のブロック図である。１はメモリセル、２は相補なデ
−タ線、３はワ−ド線、４はデ−タ線放電回路、５はカ
ラムゲ−ト、６はデ−タ線充電回路、７はセンスアン
プ、８は出力回路、９はデ−タ出力端子、１０は入力端
子、１１は入力バッファ、１２は入力信号遷移検出回
路、１３は制御パルス発生回路、１４はワ−ド線駆動回
路、１５は電源電位検出回路、Ｐ１はＰチャネルトラン
ジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６はＮチャ
ネルトランジスタである。
【０００９】実施例の主要部分である図１のデ−タ線放
電回路と選択回路の構成について説明する。４のデ−タ
線放電回路は相補なデ−タ線にドレインとゲ−トをそれ
ぞれ接続された２つのＮチャネルトランジスタＮ１、Ｎ
２と、前記ＮチャネルトランジスタＮ１、Ｎ２のソ−ス
をドレインに接続したＮチャネルトランジスタＮ３の３
つのトランジスタによって構成されている。２のデ−タ
線は放電回路を構成するこれらのＮチャネルトランジス
タのソ−ス、ドレインを介してＧＮＤに接地されてお
り、デ−タ線からの放電はこのＮチャネルトランジスタ
Ｎ３のゲ−トに入力される信号の電位レベルによって制
御される。図２に示す電源電位検出回路はソースをＶＤ
Ｄに接続されたＰチャネルトランジスタＰ１と、Ｐチャ
ネルトランジスタＰ１と直列に接続されたＮチャネルト
ランジＮ４、Ｎ５および、ゲ−トをＶＤＤに接続された
ＮチャネルトランジＮ６によって構成されており、前記
１３より出力される制御パルスが、このＰチャネルトラ
ンジスタＰ１のゲ−トに入力され、電源電位検出回路選
択回路の出力を制御する。電源電位検出回路の出力は常
時、デ−タ線放電回路のＮチャネルトランジスタＮ３の
ゲ−トと接続されている。
電回路と選択回路の構成について説明する。４のデ−タ
線放電回路は相補なデ−タ線にドレインとゲ−トをそれ
ぞれ接続された２つのＮチャネルトランジスタＮ１、Ｎ
２と、前記ＮチャネルトランジスタＮ１、Ｎ２のソ−ス
をドレインに接続したＮチャネルトランジスタＮ３の３
つのトランジスタによって構成されている。２のデ−タ
線は放電回路を構成するこれらのＮチャネルトランジス
タのソ−ス、ドレインを介してＧＮＤに接地されてお
り、デ−タ線からの放電はこのＮチャネルトランジスタ
Ｎ３のゲ−トに入力される信号の電位レベルによって制
御される。図２に示す電源電位検出回路はソースをＶＤ
Ｄに接続されたＰチャネルトランジスタＰ１と、Ｐチャ
ネルトランジスタＰ１と直列に接続されたＮチャネルト
ランジＮ４、Ｎ５および、ゲ−トをＶＤＤに接続された
ＮチャネルトランジＮ６によって構成されており、前記
１３より出力される制御パルスが、このＰチャネルトラ
ンジスタＰ１のゲ−トに入力され、電源電位検出回路選
択回路の出力を制御する。電源電位検出回路の出力は常
時、デ−タ線放電回路のＮチャネルトランジスタＮ３の
ゲ−トと接続されている。
【００１０】次に実施例に基づいて動作を説明する。半
導体記憶装置からの情報の読みだし時に外部より加わる
入力信号が変化したとき、１２の入力信号遷移検出回路
においてこれらの信号の変化を検知し、１３の制御パル
ス発生回路において制御パルス信号を作る。ここまでの
動作は従来の回路の動作と同一である。
導体記憶装置からの情報の読みだし時に外部より加わる
入力信号が変化したとき、１２の入力信号遷移検出回路
においてこれらの信号の変化を検知し、１３の制御パル
ス発生回路において制御パルス信号を作る。ここまでの
動作は従来の回路の動作と同一である。
【００１１】前記１３より出力される制御パルスによ
り、１５の電源電圧検出回路のＰチャネルトランジスタ
Ｐ１は読み出し時、一定期間ＯＮされ、電源電位検出回
路からの出力信号は４のデ−タ線放電回路のＮチャネル
トランジスタのゲ−トに入力される。図３に示すように
１５の電源電位検出回路からの信号は電源電位がＮ４，
Ｎ５のＶｔｈの和によって決まる値以下では出力され
ず、それ以上であればの電源電位に追随して変化するの
で、電源電圧が低い状態では、４のデ−タ線放電回路を
非活性化させて動作を安定させる。また、電源電圧の上
昇に伴いデ−タ線放電回路は徐々に活性化され、高電源
電圧時には、完全に活性化される。この様に電源電圧の
変化に応じてデ−タ線放電回路の動作を制御することに
よりデ−タ線電位を最適化し、広い電源電圧範囲での安
定した高速動作を可能とする。
り、１５の電源電圧検出回路のＰチャネルトランジスタ
Ｐ１は読み出し時、一定期間ＯＮされ、電源電位検出回
路からの出力信号は４のデ−タ線放電回路のＮチャネル
トランジスタのゲ−トに入力される。図３に示すように
１５の電源電位検出回路からの信号は電源電位がＮ４，
Ｎ５のＶｔｈの和によって決まる値以下では出力され
ず、それ以上であればの電源電位に追随して変化するの
で、電源電圧が低い状態では、４のデ−タ線放電回路を
非活性化させて動作を安定させる。また、電源電圧の上
昇に伴いデ−タ線放電回路は徐々に活性化され、高電源
電圧時には、完全に活性化される。この様に電源電圧の
変化に応じてデ−タ線放電回路の動作を制御することに
よりデ−タ線電位を最適化し、広い電源電圧範囲での安
定した高速動作を可能とする。
【００１２】なお、この発明は上記した一実施例に限定
されるものではなく、様々な変形が可能であることはい
うまでもない。例えば上記実施例では、電源電位検知回
路の出力電位は一定の電源電位以上に追随させて変化す
るものとしたが、単純に電源電位に追随させるものでも
よく、電源電位の変化に追随してこれらの回路を制御す
るだけでなく、電源電位を検知してこれらの回路をＯ
Ｎ、ＯＦＦさせるだけのものでも良い。また、電源電位
検知回路からの出力信号を使ってデ−タ線の放電回路を
制御する場合について説明したが、他の信号伝搬線の放
電回路や、充電回路等、電源電位の変化によって特性に
大きな影響を受ける回路を制御してもよい。
されるものではなく、様々な変形が可能であることはい
うまでもない。例えば上記実施例では、電源電位検知回
路の出力電位は一定の電源電位以上に追随させて変化す
るものとしたが、単純に電源電位に追随させるものでも
よく、電源電位の変化に追随してこれらの回路を制御す
るだけでなく、電源電位を検知してこれらの回路をＯ
Ｎ、ＯＦＦさせるだけのものでも良い。また、電源電位
検知回路からの出力信号を使ってデ−タ線の放電回路を
制御する場合について説明したが、他の信号伝搬線の放
電回路や、充電回路等、電源電位の変化によって特性に
大きな影響を受ける回路を制御してもよい。
【００１３】
【発明の効果】以上のように本発明によれば、デ−タ線
の充電および、放電を制御する電源電位検出回路の出力
信号の電位を、電源電圧の変動とともに可変させること
により、デ−タ線充放電回路の動作を電源電圧の変動に
よらず常に最適化する事ができるため、広範囲な電源電
圧で安定した高速動作可能な半導体記憶装置を提供する
ことができる。
の充電および、放電を制御する電源電位検出回路の出力
信号の電位を、電源電圧の変動とともに可変させること
により、デ−タ線充放電回路の動作を電源電圧の変動に
よらず常に最適化する事ができるため、広範囲な電源電
圧で安定した高速動作可能な半導体記憶装置を提供する
ことができる。
【図１】本発明に係わる半導体記憶装置を示すブロック
図である。
図である。
【図２】本発明の半導体記憶装置における電源電位検出
回路を示す回路図である。
回路を示す回路図である。
【図３】本発明の半導体記憶装置における電源電位検出
回路からの出力電圧と電源電圧との関係図である。
回路からの出力電圧と電源電圧との関係図である。
【図４】従来の半導体記憶装置を示すブロック図であ
る。
る。
１ ・・・・・・メモリセル。 ２ ・・・・・・相補なデ−タ線。 ３ ・・・・・・ワ−ド線。 ４ ・・・・・・デ−タ線放電回路。 ５ ・・・・・・カラムゲ−ト。 ６ ・・・・・・デ−タ線充電回路。 ７ ・・・・・・センスアンプ。 ８ ・・・・・・出力回路。 ９ ・・・・・・デ−タ出力端子。 １０ ・・・・・・入力端子。 １１ ・・・・・・入力バッファ。 １２ ・・・・・・入力信号遷移検出回路。 １３ ・・・・・・制御パルス発生回路。 １４ ・・・・・・ワ−ド線駆動回路。 １６ ・・・・・・電源電位検出回路。 Ｐ１ ・・・・・・Ｐチャネルトランジスタ。 Ｎ１，Ｎ２，Ｎ３・Ｎチャネルトランジスタ。 Ｎ４，Ｎ５，Ｎ６
Claims (1)
- 【請求項１】デ−タを記憶するためのメモリセルのメモ
リセル群と、前記メモリセル群の中から選択されたメモ
リセルから情報を伝搬するためのメモリセルに接続され
たデ−タ線と、前記デ−タ線に付加されたデ−タ線充電
回路と、デ−タ線の過充電を放電するためのデ−タ線放
電回路とを具備した半導体記憶装置において、出力信号
の電位レベルが電源電圧により可変となる電源電位検出
回路を設け、前記電源電位検出回路からの出力信号が、
前記デ−タ線放電回路およびデ−タ線充電回路の少なく
とも一方を制御して成ることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174037A JPH0729379A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174037A JPH0729379A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729379A true JPH0729379A (ja) | 1995-01-31 |
Family
ID=15971528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174037A Pending JPH0729379A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729379A (ja) |
-
1993
- 1993-07-14 JP JP5174037A patent/JPH0729379A/ja active Pending
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