JPH07297206A - 化合物半導体装置とその製造方法 - Google Patents
化合物半導体装置とその製造方法Info
- Publication number
- JPH07297206A JPH07297206A JP8167794A JP8167794A JPH07297206A JP H07297206 A JPH07297206 A JP H07297206A JP 8167794 A JP8167794 A JP 8167794A JP 8167794 A JP8167794 A JP 8167794A JP H07297206 A JPH07297206 A JP H07297206A
- Authority
- JP
- Japan
- Prior art keywords
- refractory metal
- gate electrode
- metal silicide
- compound semiconductor
- silicide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】ショットキー特性が良好であり、剥がれの無い
高融点金属シリサイドよりなる低抵抗ゲート電極を得
る。 【構成】動作層に接しており、表面方向に向かうに従っ
て高融点金属の割合が増大する高融点金属シリサイドか
らなるゲート電極を採用する。またゲート電極は、動作
層に接する部分がアモルファス状態であり、表面方向に
向けて結晶化が進行している構造とする。
高融点金属シリサイドよりなる低抵抗ゲート電極を得
る。 【構成】動作層に接しており、表面方向に向かうに従っ
て高融点金属の割合が増大する高融点金属シリサイドか
らなるゲート電極を採用する。またゲート電極は、動作
層に接する部分がアモルファス状態であり、表面方向に
向けて結晶化が進行している構造とする。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を使用し
たショットキーゲートＦＥＴに関する。化合物半導体に
よるショットキーゲートＦＥＴは、高速で高周波特性も
良好であることから、高速な処理が要求される計算機に
搭載されるＬＳＩや、マイクロ波デバイスに使用されて
いる。また、化合物半導体によるショットキーゲートＦ
ＥＴの製造には、高融点金属シリサイドからなるゲート
電極を使用することで、その耐熱性を生かしたセルフア
ライン技術が採用できる。
たショットキーゲートＦＥＴに関する。化合物半導体に
よるショットキーゲートＦＥＴは、高速で高周波特性も
良好であることから、高速な処理が要求される計算機に
搭載されるＬＳＩや、マイクロ波デバイスに使用されて
いる。また、化合物半導体によるショットキーゲートＦ
ＥＴの製造には、高融点金属シリサイドからなるゲート
電極を使用することで、その耐熱性を生かしたセルフア
ライン技術が採用できる。
【０００２】
【従来の技術】従来のセルフアライン技術を使用して製
造されたショットキーＦＥＴを図７（Ａ）に示す。図７
（Ａ）は従来のショットキーＦＥＴを説明する断面図で
あり、例えばＧａＡｓからなる化合物半導体基板１に形
成されたｎ型の動作層３上にゲート電極２が形成されて
いる。このゲート電極２は高融点金属シリサイド（例え
ばＷＳｉ：タングステンシリサイド）で構成されてい
る。
造されたショットキーＦＥＴを図７（Ａ）に示す。図７
（Ａ）は従来のショットキーＦＥＴを説明する断面図で
あり、例えばＧａＡｓからなる化合物半導体基板１に形
成されたｎ型の動作層３上にゲート電極２が形成されて
いる。このゲート電極２は高融点金属シリサイド（例え
ばＷＳｉ：タングステンシリサイド）で構成されてい
る。
【０００３】ここで、ソース領域４Ａ，ドレイン領域４
Ｂは、ゲート電極２をマスクとしたセルフアラインによ
って不純物がイオン注入される。上記イオン注入後の不
純物活性化のためには、アニール工程が必要であるが、
ゲート電極２を構成する高融点金属シリサイドは耐熱性
が高いため、そのアニール時にゲート電極２と動作層３
とが反応してショットキー特性を変動することがない。
なお、このアニールは一般には８００℃程度で実施され
る。
Ｂは、ゲート電極２をマスクとしたセルフアラインによ
って不純物がイオン注入される。上記イオン注入後の不
純物活性化のためには、アニール工程が必要であるが、
ゲート電極２を構成する高融点金属シリサイドは耐熱性
が高いため、そのアニール時にゲート電極２と動作層３
とが反応してショットキー特性を変動することがない。
なお、このアニールは一般には８００℃程度で実施され
る。
【０００４】
【発明が解決しようとする課題】上記セルフアライン技
術によると、ソース領域４Ａ，ドレイン領域４Ｂのイオ
ン注入マスクとしてゲート電極をそのまま利用できるた
め、イオン注入マスクの形成工程、位置合わせ余裕など
を考慮することが不要となる。また、ソース領域とドレ
イン領域との距離が上記位置合わせ余裕を含まないた
め、無用なソース抵抗を介在することがないという特徴
を有している。
術によると、ソース領域４Ａ，ドレイン領域４Ｂのイオ
ン注入マスクとしてゲート電極をそのまま利用できるた
め、イオン注入マスクの形成工程、位置合わせ余裕など
を考慮することが不要となる。また、ソース領域とドレ
イン領域との距離が上記位置合わせ余裕を含まないた
め、無用なソース抵抗を介在することがないという特徴
を有している。
【０００５】しかしながら、トランジスタに要求される
ショットキー特性を満足する組成の高融点金属シリサイ
ドは比較的抵抗値が高く、高周波での特性指数を表す最
大発振周波数ｆmax が低くなるという問題を有してい
る。この問題を解決する方法として、図７（Ｂ）に示す
構造が考えられている。この構造は、化合物半導体基板
１の動作層３上に二層構造のゲート電極を形成し、動作
層に接する側のゲート電極は、所定のショットキー特性
を満足する組成の高融点金属シリサイド７とし、上層の
ゲート電極は、低抵抗を実現できる高融点金属８として
いる。
ショットキー特性を満足する組成の高融点金属シリサイ
ドは比較的抵抗値が高く、高周波での特性指数を表す最
大発振周波数ｆmax が低くなるという問題を有してい
る。この問題を解決する方法として、図７（Ｂ）に示す
構造が考えられている。この構造は、化合物半導体基板
１の動作層３上に二層構造のゲート電極を形成し、動作
層に接する側のゲート電極は、所定のショットキー特性
を満足する組成の高融点金属シリサイド７とし、上層の
ゲート電極は、低抵抗を実現できる高融点金属８として
いる。
【０００６】この構造であれば、確かにゲート電極全体
の抵抗値が低下できるが、高融点金属シリサイド７と高
融点金属８との界面は異種材料による接合であるためス
トレスが生じており、それに起因して特性変動や、剥が
れが生じるという課題を有している。また、二層構造の
ゲート電極を作成するためには、高融点金属シリサイド
を成長するチャンバと高融点金属を成長するチャンバと
を接続した、高価なマルチチャンバ成長装置を使用しな
ければならないため、製造コストが高くなるという問題
を有している。
の抵抗値が低下できるが、高融点金属シリサイド７と高
融点金属８との界面は異種材料による接合であるためス
トレスが生じており、それに起因して特性変動や、剥が
れが生じるという課題を有している。また、二層構造の
ゲート電極を作成するためには、高融点金属シリサイド
を成長するチャンバと高融点金属を成長するチャンバと
を接続した、高価なマルチチャンバ成長装置を使用しな
ければならないため、製造コストが高くなるという問題
を有している。
【０００７】つまり、この方法も前記従来技術の代替策
としては十分でないのである。本発明は、上記代替策と
して十分使用に耐えうる技術を提供することを目的とす
る。
としては十分でないのである。本発明は、上記代替策と
して十分使用に耐えうる技術を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明では前記課題を解
決するために、図１に示すようなゲート電極を採用する
ものである。図１において、１は化合物半導体基板、３
は動作層、４Ａはソース領域、４Ｂはドレイン領域、９
は高融点金属シリサイドよりなるゲート電極である。本
発明のゲート電極９は、動作層に接する部分から表面方
向に向かって、高融点金属のシリコンに対する割合が増
大するように変化している。また、このゲート電極９は
動作層に接する部分がアモルファス状であり、表面方向
に向かって結晶化が進行している。 なお、高融点金属
シリサイドとしては、ＷＳｉ、ＴｉＷＳｉ、ＴａＳｉ、
ＭｏＳｉなどが採用できる。
決するために、図１に示すようなゲート電極を採用する
ものである。図１において、１は化合物半導体基板、３
は動作層、４Ａはソース領域、４Ｂはドレイン領域、９
は高融点金属シリサイドよりなるゲート電極である。本
発明のゲート電極９は、動作層に接する部分から表面方
向に向かって、高融点金属のシリコンに対する割合が増
大するように変化している。また、このゲート電極９は
動作層に接する部分がアモルファス状であり、表面方向
に向かって結晶化が進行している。 なお、高融点金属
シリサイドとしては、ＷＳｉ、ＴｉＷＳｉ、ＴａＳｉ、
ＭｏＳｉなどが採用できる。
【０００９】また、上記高融点金属シリサイドにＷＳｉ
を採用した場合は、ゲート電極の上部のＳｉ／Ｗの組成
の値が０．２以下であり、動作層と接する部分のＳｉ／
Ｗの組成の値を０．３から０．６の範囲とするのが好ま
しい。上記ゲート電極を作成するためには、スパッタリ
ング装置内のガス圧を減少させるか、または、スパッタ
リング装置の印加電力を増大させることにより、表面方
向に向かうに従って、高融点金属シリサイド中のシリコ
ンの割合が減少するように高融点金属シリサイドを化合
物半導体基板に堆積させ、前記高融点金属シリサイド層
をアニールする方法が採用できる。
を採用した場合は、ゲート電極の上部のＳｉ／Ｗの組成
の値が０．２以下であり、動作層と接する部分のＳｉ／
Ｗの組成の値を０．３から０．６の範囲とするのが好ま
しい。上記ゲート電極を作成するためには、スパッタリ
ング装置内のガス圧を減少させるか、または、スパッタ
リング装置の印加電力を増大させることにより、表面方
向に向かうに従って、高融点金属シリサイド中のシリコ
ンの割合が減少するように高融点金属シリサイドを化合
物半導体基板に堆積させ、前記高融点金属シリサイド層
をアニールする方法が採用できる。
【００１０】また別の方法としては、高融点金属の堆積
方法としてＣＶＤ法を使用し、シリコン原料ガスと高融
点金属原料ガスの供給比をコントロールして本発明の要
求を満足するゲート電極を形成しても良い。例えばゲー
ト電極としてＷＳｉを採用する際には、ＷＦ6 とＳｉＨ
4 の混合比を変化させ、上記した本発明の組成比を満足
するように堆積し、アニール工程を経ることによりＷＳ
ｉゲート電極を形成することができる。
方法としてＣＶＤ法を使用し、シリコン原料ガスと高融
点金属原料ガスの供給比をコントロールして本発明の要
求を満足するゲート電極を形成しても良い。例えばゲー
ト電極としてＷＳｉを採用する際には、ＷＦ6 とＳｉＨ
4 の混合比を変化させ、上記した本発明の組成比を満足
するように堆積し、アニール工程を経ることによりＷＳ
ｉゲート電極を形成することができる。
【００１１】
【作用】本発明では高融点金属シリサイドの組成が徐々
に変化しており、前記した二層構造のゲート電極の場合
にくらべて異種材料間の違いに基づくストレスが発生し
ない。したがって、本発明によるゲート電極は上記スト
レスに起因する特性変化や剥がれが生じず、また、性能
的にも動作層に接する部分ではアモルファス状で且つシ
リコン組成が所望値を満たしているためショットキー特
性が良好であり、表面側では結晶化した高融点金属リッ
チな組成であるため、ゲート電極全体としての抵抗値が
低くできる。
に変化しており、前記した二層構造のゲート電極の場合
にくらべて異種材料間の違いに基づくストレスが発生し
ない。したがって、本発明によるゲート電極は上記スト
レスに起因する特性変化や剥がれが生じず、また、性能
的にも動作層に接する部分ではアモルファス状で且つシ
リコン組成が所望値を満たしているためショットキー特
性が良好であり、表面側では結晶化した高融点金属リッ
チな組成であるため、ゲート電極全体としての抵抗値が
低くできる。
【００１２】以下、実験データを参照しつつ高融点金属
シリサイドとしてタングステンシリサイド（ＷＳｉ）を
使用した例を使用してアニールによる結晶性と抵抗率の
関係を説明する。図２はスパッタ成長に要する高周波電
力を順次変化した場合のタングステンシリサイドの特性
を示す図である。
シリサイドとしてタングステンシリサイド（ＷＳｉ）を
使用した例を使用してアニールによる結晶性と抵抗率の
関係を説明する。図２はスパッタ成長に要する高周波電
力を順次変化した場合のタングステンシリサイドの特性
を示す図である。
【００１３】図２Ａに示すように高周波電力を増加して
いくと、シリコンのタングステンに対する比率が減少
し、タングステン組成が増大していることがわかる。こ
のタングステンシリサイドに対してアニールを施すと、
シリコン組成の大きい側ではアモルファス状で、シリコ
ン組成の小さい側では結晶化が進行することになる。そ
の結果、図２Ｂに示すように、シリコン組成の大きい側
ではアモルファス状であることにも起因して、ショット
キー特性としては良好であるが抵抗率自体は高い材料と
なり、また、シリコン組成の小さい側では結晶化が進行
して抵抗率が低い材料となるのである。
いくと、シリコンのタングステンに対する比率が減少
し、タングステン組成が増大していることがわかる。こ
のタングステンシリサイドに対してアニールを施すと、
シリコン組成の大きい側ではアモルファス状で、シリコ
ン組成の小さい側では結晶化が進行することになる。そ
の結果、図２Ｂに示すように、シリコン組成の大きい側
ではアモルファス状であることにも起因して、ショット
キー特性としては良好であるが抵抗率自体は高い材料と
なり、また、シリコン組成の小さい側では結晶化が進行
して抵抗率が低い材料となるのである。
【００１４】この現象はスパッタリング装置内のガス圧
を変化してタングステンシリサイドの組成を変化しても
同じである。図３はスパッタリング装置内のガス圧を順
次変化した場合のタングステンシリサイドの特性を示す
図である。図３Ａに示すようにガス圧を増加していく
と、シリコンのタングステンに対する比率が増加し、タ
ングステン組成が減少していることがわかる。
を変化してタングステンシリサイドの組成を変化しても
同じである。図３はスパッタリング装置内のガス圧を順
次変化した場合のタングステンシリサイドの特性を示す
図である。図３Ａに示すようにガス圧を増加していく
と、シリコンのタングステンに対する比率が増加し、タ
ングステン組成が減少していることがわかる。
【００１５】このタングステンシリサイドに対してアニ
ールを施すと、前記と同様にシリコン組成の大きい側で
はアモルファス状で、シリコン組成の小さい側では結晶
化が進行することになる。その結果、図３Ｂに示すよう
に、シリコン組成の大きい側ではアモルファス状である
ことにも起因して、ショットキー特性としては良好であ
るが抵抗率自体は高い材料となり、また、シリコン組成
の小さい側では結晶化が進行して抵抗率が低い材料とな
る。
ールを施すと、前記と同様にシリコン組成の大きい側で
はアモルファス状で、シリコン組成の小さい側では結晶
化が進行することになる。その結果、図３Ｂに示すよう
に、シリコン組成の大きい側ではアモルファス状である
ことにも起因して、ショットキー特性としては良好であ
るが抵抗率自体は高い材料となり、また、シリコン組成
の小さい側では結晶化が進行して抵抗率が低い材料とな
る。
【００１６】すなわち、高融点金属シリサイドの組成を
変化して堆積を行うと、堆積直後はほぼ一定の抵抗値で
あるが、アニール工程を経ることにより、高融点金属に
対するシリコンの割合が大きい部分は、抵抗値が下がら
ずにアモルファス状態が維持されてショットキー特性が
良好となり、一方、高融点金属に対するシリコンの割合
が低い部分では結晶化が進んで抵抗値が下がるのであ
る。
変化して堆積を行うと、堆積直後はほぼ一定の抵抗値で
あるが、アニール工程を経ることにより、高融点金属に
対するシリコンの割合が大きい部分は、抵抗値が下がら
ずにアモルファス状態が維持されてショットキー特性が
良好となり、一方、高融点金属に対するシリコンの割合
が低い部分では結晶化が進んで抵抗値が下がるのであ
る。
【００１７】なお、高融点金属とシリコンの組成は、Ｃ
ＶＤ法を使用し、原料ガスを変化しても同様に変化する
ことが可能である。本発明の製造方法によれば組成の変
化が一つの成長装置内で実現できるため、高価なマルチ
チャンバ成長装置を使用する必要がない。なお、高融点
金属シリサイドの高融点金属部分に、Ｗ、Ｔｉ、Ｔａ、
Ｍｏの内、すくなくとも１つを使用することにおいて、
上記作用は同じである。
ＶＤ法を使用し、原料ガスを変化しても同様に変化する
ことが可能である。本発明の製造方法によれば組成の変
化が一つの成長装置内で実現できるため、高価なマルチ
チャンバ成長装置を使用する必要がない。なお、高融点
金属シリサイドの高融点金属部分に、Ｗ、Ｔｉ、Ｔａ、
Ｍｏの内、すくなくとも１つを使用することにおいて、
上記作用は同じである。
【００１８】
【実施例】以下に、本発明の一実施例を図４、図５、図
６を参照して説明する。本実施例では、高融点金属シリ
サイドとしてタングステンシリサイド（ＷＳｉ）を使用
したショットキーＦＥＴの製造を例として説明する。 図４（Ａ）参照 図において、２１はＧａＡｓ基板、２２はレジストであ
る。
６を参照して説明する。本実施例では、高融点金属シリ
サイドとしてタングステンシリサイド（ＷＳｉ）を使用
したショットキーＦＥＴの製造を例として説明する。 図４（Ａ）参照 図において、２１はＧａＡｓ基板、２２はレジストであ
る。
【００１９】ＧａＡｓ基板２１にレジスト２２を塗布
し、レジスト２２をマスクとしてＭｇイオンを注入す
る。この際の注入条件は、エネルギーを１８０ｋｅＶと
し、ドーズ量：８×１０11／ｃｍ2 とする。次に、同レ
ジスト２２をマスクとしてＳｉイオンを注入する。この
際の条件は、エネルギーを４０ｋｅＶとし、注入濃度：
３．５×１０12／ｃｍ2 とする。 図４（Ｂ）参照 動作層２３をアニールすることにより、注入された不純
物を活性化させる。条件は、雰囲気を水素とし、温度を
８００℃，時間を３０分とする。 図４（Ｃ）参照 高周波マグネトロンスパッタリング装置を用い、高融点
金属シリサイド膜２４の堆積を行う。使用ターゲットは
ＷＳｉ（Ｓｉ／Ｗ比０．６），使用ガスはＡｒ，ガス圧
は２５Torrから５Torrへ段階的に変化させ，そのガス圧
の変化幅は５Torr，ガス圧の変化間隔は１０秒とする。
また、成膜速度は８００Å／ｍｉｎ，成膜厚４０００Å
とする。
し、レジスト２２をマスクとしてＭｇイオンを注入す
る。この際の注入条件は、エネルギーを１８０ｋｅＶと
し、ドーズ量：８×１０11／ｃｍ2 とする。次に、同レ
ジスト２２をマスクとしてＳｉイオンを注入する。この
際の条件は、エネルギーを４０ｋｅＶとし、注入濃度：
３．５×１０12／ｃｍ2 とする。 図４（Ｂ）参照 動作層２３をアニールすることにより、注入された不純
物を活性化させる。条件は、雰囲気を水素とし、温度を
８００℃，時間を３０分とする。 図４（Ｃ）参照 高周波マグネトロンスパッタリング装置を用い、高融点
金属シリサイド膜２４の堆積を行う。使用ターゲットは
ＷＳｉ（Ｓｉ／Ｗ比０．６），使用ガスはＡｒ，ガス圧
は２５Torrから５Torrへ段階的に変化させ，そのガス圧
の変化幅は５Torr，ガス圧の変化間隔は１０秒とする。
また、成膜速度は８００Å／ｍｉｎ，成膜厚４０００Å
とする。
【００２０】この時Ａｒガスの圧力が２５Torrの時のＳ
ｉ／Ｗ比は０．４５であり、Ａｒガスの圧力が５Torrの
時のＳｉ／Ｗ比は０．１である。この工程により、組成
が変化する高融点金属シリサイド層（ＷＳｉ層）が形成
される。なお、ＷＳｉ層の成膜方法は、この方法に限ら
ず成膜時の高周波電力（パワー）を変化させてもよく、
あるいは圧力とパワー両方の変化によっての組成の変化
でもよい。また、他の方法としてはＣＶＤ法を採用し、
Ｓｉ原料ガスと高融点金属原料ガスの混合比の変化によ
って組成を変化させて作ってもよい。
ｉ／Ｗ比は０．４５であり、Ａｒガスの圧力が５Torrの
時のＳｉ／Ｗ比は０．１である。この工程により、組成
が変化する高融点金属シリサイド層（ＷＳｉ層）が形成
される。なお、ＷＳｉ層の成膜方法は、この方法に限ら
ず成膜時の高周波電力（パワー）を変化させてもよく、
あるいは圧力とパワー両方の変化によっての組成の変化
でもよい。また、他の方法としてはＣＶＤ法を採用し、
Ｓｉ原料ガスと高融点金属原料ガスの混合比の変化によ
って組成を変化させて作ってもよい。
【００２１】また、組成は段階的変化ではなく、連続変
化でもよい。 図５（Ａ）参照 レジストを塗布しパターニングすることでマスク２５を
作成する。 図５（Ｂ）参照 化合物半導体基板をＳＦ6 系のガスでマスク２５を利用
して反応性イオンエッチングすることにより、ゲート電
極２６を作成する。 図５（Ｃ）参照 レジストを塗布し、パターニングされたレジスト２７と
ゲート電極２６をマスクとしてＳｉイオンを注入する。
この際の注入条件は、エネルギーを９０ｋｅＶとし、ド
ーズ量を２×１０13／ｃｍ2 とする。 図６（Ａ）参照 ソース領域２９Ａ，ドレイン領域２９Ｂを活性化するた
め、アニールを施す。その条件は、雰囲気を水素とし、
アニール温度を８００℃，アニール時間を３０分とす
る。 図６（Ｂ）参照 レジストを塗布し、パターニングすることにより、マス
ク３０を作成し、ＡｕＧｅ／Ａｕ（３５０Å／４０００
Å）を蒸着させ、金属層４０を形成する。 図６中（Ｃ）参照 余分のレジストと金属層を取り除くリフトオフ処理を行
った後、雰囲気を窒素とし、４５０℃で合金化処理を行
い、ソース電極４１Ａ，ドレイン電極４１Ｂを形成す
る。
化でもよい。 図５（Ａ）参照 レジストを塗布しパターニングすることでマスク２５を
作成する。 図５（Ｂ）参照 化合物半導体基板をＳＦ6 系のガスでマスク２５を利用
して反応性イオンエッチングすることにより、ゲート電
極２６を作成する。 図５（Ｃ）参照 レジストを塗布し、パターニングされたレジスト２７と
ゲート電極２６をマスクとしてＳｉイオンを注入する。
この際の注入条件は、エネルギーを９０ｋｅＶとし、ド
ーズ量を２×１０13／ｃｍ2 とする。 図６（Ａ）参照 ソース領域２９Ａ，ドレイン領域２９Ｂを活性化するた
め、アニールを施す。その条件は、雰囲気を水素とし、
アニール温度を８００℃，アニール時間を３０分とす
る。 図６（Ｂ）参照 レジストを塗布し、パターニングすることにより、マス
ク３０を作成し、ＡｕＧｅ／Ａｕ（３５０Å／４０００
Å）を蒸着させ、金属層４０を形成する。 図６中（Ｃ）参照 余分のレジストと金属層を取り除くリフトオフ処理を行
った後、雰囲気を窒素とし、４５０℃で合金化処理を行
い、ソース電極４１Ａ，ドレイン電極４１Ｂを形成す
る。
【００２２】以上の実施例によって形成されたショット
キーＦＥＴによれば、アニール処理および試験の際、従
来技術である二層構造のゲート電極の場合に起こる特性
変動や剥がれの問題は起こらなかった。この実施例で作
成したＦＥＴのデバイス特性を測定したところ、ショッ
トキー特性は従来のものと同様にＮ値１．２５、φ
B０．６９（Ｖ）という良好な値が得られた。またゲー
ト長０．８μｍのＦＥＴでＫ値を測定すると、しきい値
電圧０．２（Ｖ）の場合で従来と同様に７．２（ｍＡ／
Ｖ2 ）という良好な値が得られた。
キーＦＥＴによれば、アニール処理および試験の際、従
来技術である二層構造のゲート電極の場合に起こる特性
変動や剥がれの問題は起こらなかった。この実施例で作
成したＦＥＴのデバイス特性を測定したところ、ショッ
トキー特性は従来のものと同様にＮ値１．２５、φ
B０．６９（Ｖ）という良好な値が得られた。またゲー
ト長０．８μｍのＦＥＴでＫ値を測定すると、しきい値
電圧０．２（Ｖ）の場合で従来と同様に７．２（ｍＡ／
Ｖ2 ）という良好な値が得られた。
【００２３】本実施例のによるゲート電極の抵抗を、同
一ウエハ上に作成した抵抗モニタにより測定したとこ
ろ、従来方法で作成したゲート電極の抵抗の約１／３と
いう低い値が得られた。なお、前述したようにスパッタ
リング装置のパワーを変化させて、高融点金属シリサイ
ド膜の組成を変化する場合は、一例として以下の条件を
採用することができる。
一ウエハ上に作成した抵抗モニタにより測定したとこ
ろ、従来方法で作成したゲート電極の抵抗の約１／３と
いう低い値が得られた。なお、前述したようにスパッタ
リング装置のパワーを変化させて、高融点金属シリサイ
ド膜の組成を変化する場合は、一例として以下の条件を
採用することができる。
【００２４】 成膜パワー・・・・０．５ｋＷから２．５ｋＷまで０．５ｋＷ間隔で変化 ターゲット・・・・ＷＳｉ（Ｓｉ／Ｗ比０．６のものを使用） ０．５ｋＷの時の堆積時間・・・・・・・・・・・・・・２分 １．０ｋＷの時の堆積時間・・・・・・・・・・・・１．５分 １．５ｋＷの時の堆積時間・・・・・・・・・・・・・・１分 ２．０ｋＷの時の堆積時間・・・・・・・・・・・・０．６分 ２．５ｋＷの時の堆積時間・・・・・・・・・・・・０．５分 この実施例で作成したＦＥＴのデバイス特性を測定した
ところ、ショットキー特性は従来のものと同様にＮ値
１．２７、φB ０．６２（Ｖ）という良好な値が得られ
た。またゲート長０．８μｍのＦＥＴでＫ値を測定する
と、しきい値電圧０．２（Ｖ）の場合で従来と同様に
６．７５（ｍＡ／Ｖ2 ）という良好な値が得られた。こ
の組成を変化させたＷＳｉ層で作成したゲート電極の抵
抗を、同一ウエハ上に作成した抵抗モニタにより測定し
たところ、従来方法で作成したゲート電極の抵抗の約１
／３という低い値が得られた。なお、ゲート電極として
は、ＷＳｉではなく、ＴｉＷＳｉ、ＴａＳｉ、ＭｏＳｉ
などを使ってもよい。
ところ、ショットキー特性は従来のものと同様にＮ値
１．２７、φB ０．６２（Ｖ）という良好な値が得られ
た。またゲート長０．８μｍのＦＥＴでＫ値を測定する
と、しきい値電圧０．２（Ｖ）の場合で従来と同様に
６．７５（ｍＡ／Ｖ2 ）という良好な値が得られた。こ
の組成を変化させたＷＳｉ層で作成したゲート電極の抵
抗を、同一ウエハ上に作成した抵抗モニタにより測定し
たところ、従来方法で作成したゲート電極の抵抗の約１
／３という低い値が得られた。なお、ゲート電極として
は、ＷＳｉではなく、ＴｉＷＳｉ、ＴａＳｉ、ＭｏＳｉ
などを使ってもよい。
【００２５】
【発明の効果】以上説明した様に、本発明によればショ
ットキー特性が良好であり、且つ抵抗の低いゲート電極
を作成することができ、高融点金属シリサイドと高融点
金属の二層構造のゲート電極で発生していた特性変動や
膜剥がれの問題は発生しない。従って、信頼性の高い化
合物半導体装置を得ることが可能となる。
ットキー特性が良好であり、且つ抵抗の低いゲート電極
を作成することができ、高融点金属シリサイドと高融点
金属の二層構造のゲート電極で発生していた特性変動や
膜剥がれの問題は発生しない。従って、信頼性の高い化
合物半導体装置を得ることが可能となる。
【図１】 本発明のゲート電極を説明する原理図
【図２】 高周波マグネトロンスパッタリング装置のパ
ワーを変化させて作ったＷＳｉのＳｉ／Ｗと堆積直後の
抵抗率とアニール処理後の抵抗率を示す図
ワーを変化させて作ったＷＳｉのＳｉ／Ｗと堆積直後の
抵抗率とアニール処理後の抵抗率を示す図
【図３】 高周波マグネトロンスパッタリング装置の圧
力を変化させて作ったＷＳｉのＳｉ／Ｗと堆積直後の抵
抗率とアニール処理後の抵抗率を示す図
力を変化させて作ったＷＳｉのＳｉ／Ｗと堆積直後の抵
抗率とアニール処理後の抵抗率を示す図
【図４】 本発明の一実施例であるセルフアライン技術
のＧａＡｓのショットキーＦＥＴの製造工程図（１）
のＧａＡｓのショットキーＦＥＴの製造工程図（１）
【図５】 本発明の一実施例であるセルフアライン技術
のＧａＡｓのショットキーＦＥＴの製造工程図（２）
のＧａＡｓのショットキーＦＥＴの製造工程図（２）
【図６】 本発明の一実施例であるセルフアライン技術
のＧａＡｓのショットキーＦＥＴの製造工程図（３）
のＧａＡｓのショットキーＦＥＴの製造工程図（３）
【図７】 従来のセルフアライン技術のＧａＡｓのショ
ットキーＦＥＴを示す図
ットキーＦＥＴを示す図
１・・・半導体基板 ３・・・動作層 ４Ａ・・ソース領域 ４Ｂ・・・ドレイン領域 ７・・・・・アモルファス状態の層 ８・・・・・結晶化された層 ９・・・ゲート電極
Claims (6)
- 【請求項１】表面に動作層を有する化合物半導体基板
と、 前記動作層に接しており、表面方向に向かうに従って高
融点金属のシリコンに対する割合が増大する高融点金属
シリサイドからなるゲート電極とを有し、前記ゲート電
極と動作層に接する部分がアモルファス状態であり、表
面方向に向けて結晶化が進行していることを特徴とする
化合物半導体装置。 - 【請求項２】前記ゲート電極がＷＳｉであり、前記動作
層に接する部分のＷに対するＳｉの割合が、０．３から
０．６の範囲であることを特徴とする請求項１記載の化
合物半導体装置。 - 【請求項３】前記ゲート電極がＷＳｉであり、表面側の
Ｗに対するＳｉの割合が、０．２以下であることを特徴
とする請求項１記載の化合物半導体装置。 - 【請求項４】スパッタリング成長装置内の原料ガス圧を
減少することで、表面方向に向かうに従って高融点金属
のシリコンに対する割合が増大する高融点金属シリサイ
ド膜を化合物半導体層の表面に形成する工程と、 前記高融点金属シリサイド膜をアニールすることで、前
記高融点金属シリサイド膜を前記化合物半導体基板側が
アモルファス状態であり、表面方向に向けて結晶化が進
行するようにせしめる工程と、 前記高融点金属シリサイド膜をゲート電極の形状にパタ
ーンニングする工程とを含むことを特徴とする化合物半
導体装置の製造方法。 - 【請求項５】スパッタリング成長装置の印加電力を増大
することで、表面方向に向かうに従って高融点金属のシ
リコンに対する割合が増大する高融点金属シリサイド膜
を化合物半導体層の表面に形成する工程と、 前記高融点金属シリサイド膜をアニールすることで、前
記高融点金属シリサイド膜を前記化合物半導体基板側が
アモルファス状態であり、表面方向に向けて結晶化が進
行するようにせしめる工程と、 前記高融点金属シリサイド膜をゲート電極の形状にパタ
ーンニングする工程とを含むことを特徴とする化合物半
導体装置の製造方法。 - 【請求項６】シリコン原料となるガスと、高融点原料と
なるガスの混合比を制御して、表面方向に向かうに従っ
て高融点金属のシリコンに対する割合が増大する高融点
金属シリサイド膜を化合物半導体層の表面に化学気相成
長する工程と、 前記高融点金属シリサイド膜をアニールすることで、前
記高融点金属シリサイド膜を前記化合物半導体基板側が
アモルファス状態であり、表面方向に向けて結晶化が進
行するようにせしめる工程と、 前記高融点金属シリサイド膜をゲート電極の形状にパタ
ーンニングする工程とを含むことを特徴とする化合物半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167794A JP3419072B2 (ja) | 1994-04-20 | 1994-04-20 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167794A JP3419072B2 (ja) | 1994-04-20 | 1994-04-20 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297206A true JPH07297206A (ja) | 1995-11-10 |
| JP3419072B2 JP3419072B2 (ja) | 2003-06-23 |
Family
ID=13752990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08167794A Expired - Fee Related JP3419072B2 (ja) | 1994-04-20 | 1994-04-20 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419072B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476036B1 (ko) * | 1998-07-03 | 2005-09-26 | 매그나칩 반도체 유한회사 | 반도체소자및그의제조방법. |
| US7323376B2 (en) * | 2003-01-22 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device including a group III nitride semiconductor |
| JP4912886B2 (ja) * | 2003-11-24 | 2012-04-11 | トライクウィント セミコンダクター，インコーポレーテッド | モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法 |
| CN110349838A (zh) * | 2018-04-06 | 2019-10-18 | 应用材料公司 | 形成金属硅化物层的方法和由此形成的金属硅化物层 |
-
1994
- 1994-04-20 JP JP08167794A patent/JP3419072B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476036B1 (ko) * | 1998-07-03 | 2005-09-26 | 매그나칩 반도체 유한회사 | 반도체소자및그의제조방법. |
| US7323376B2 (en) * | 2003-01-22 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device including a group III nitride semiconductor |
| US7847319B2 (en) | 2003-01-22 | 2010-12-07 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP4912886B2 (ja) * | 2003-11-24 | 2012-04-11 | トライクウィント セミコンダクター，インコーポレーテッド | モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法 |
| CN110349838A (zh) * | 2018-04-06 | 2019-10-18 | 应用材料公司 | 形成金属硅化物层的方法和由此形成的金属硅化物层 |
| CN110349838B (zh) * | 2018-04-06 | 2023-07-28 | 应用材料公司 | 形成金属硅化物层的方法和由此形成的金属硅化物层 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3419072B2 (ja) | 2003-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6787864B2 (en) | Mosfets incorporating nickel germanosilicided gate and methods for their formation | |
| US4398341A (en) | Method of fabricating a highly conductive structure | |
| JPS61203636A (ja) | 耐熱金属シリサイド層の形成方法 | |
| JP2685297B2 (ja) | 半導体デバイスの製造方法 | |
| US5523588A (en) | Diamond film field effect transistor with self aligned source and drain regions | |
| US5965911A (en) | Mos transistor adopting titanium-carbon-nitride gate electrode and manufacturing method thereof | |
| US20030227055A1 (en) | Semiconductor device having\ gate with negative slope and method for manufacturing the same | |
| JP2503187B2 (ja) | 二重シリサイド層配線をもつ半導体装置の製造方法 | |
| JP3419072B2 (ja) | 化合物半導体装置の製造方法 | |
| US6284635B1 (en) | Method for forming titanium polycide gate | |
| US4586063A (en) | Schottky barrier gate FET including tungsten-aluminum alloy | |
| JP3432367B2 (ja) | 水素終端ダイヤモンドデプレッション型ｍｅｓｆｅｔおよび該デプレッション型ｍｅｓｆｅｔの製造方法 | |
| EP0100454B1 (en) | Semiconductor device having a conductive layer consisting of a high-melting point metal silicide and a method for manufacturing such a semiconductor device | |
| JPS6257255A (ja) | 化合物半導体装置の製造方法 | |
| JPH0147012B2 (ja) | ||
| US6699786B2 (en) | Method for forming a semiconductor device that uses a low resistance tungsten silicide layer with a strong adherence to an underlayer | |
| JP2003188191A (ja) | 水素終端ダイヤモンドデプレッション型ｍｅｓｆｅｔおよび該デプレッション型ｍｅｓｆｅｔの製造方法 | |
| JPS6138264B2 (ja) | ||
| JPH0353774B2 (ja) | ||
| JPS6196771A (ja) | 半導体装置の製造方法 | |
| JP2773937B2 (ja) | 半導体装置の製造方法 | |
| JP2767833B2 (ja) | ポリシリコン薄膜トランジスタの製造方法 | |
| JPS61135156A (ja) | 半導体装置およびその製造方法 | |
| JPS639661B2 (ja) | ||
| JPH0536982A (ja) | Ｍｏｓｆｅｔの構造と製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030318 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |