JPH07297721A - Ａｄ変換方法 - Google Patents
Ａｄ変換方法Info
- Publication number
- JPH07297721A JPH07297721A JP17797794A JP17797794A JPH07297721A JP H07297721 A JPH07297721 A JP H07297721A JP 17797794 A JP17797794 A JP 17797794A JP 17797794 A JP17797794 A JP 17797794A JP H07297721 A JPH07297721 A JP H07297721A
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- output
- circuit
- latch
- adc
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Abstract
(57)【要約】
【構成】 上記目的を達成するために、本発明はＡＤ変
換器の出力回路としてｍ（ｍ＝２，３…）系統のラッチ
回路を用意し、出力をｍ系統に分割（ディマルチプレク
ス）することによって、１系統の up date rate をＡＤ
Ｃの変換周波数の１／ｍにし、実動的にＡＤＣの変換周
波数を向上することを可能とするものである。 【効果】 本発明によれば、超高速に変換されたＡＤ変
換値を、出力にラッチ回路を並列して配置するだけで低
速に出力を取り出せるため、特殊な回路、テバイスなど
を使用する必要がなく、極めて経済的に超高速ＡＤＣを
実現できる。
換器の出力回路としてｍ（ｍ＝２，３…）系統のラッチ
回路を用意し、出力をｍ系統に分割（ディマルチプレク
ス）することによって、１系統の up date rate をＡＤ
Ｃの変換周波数の１／ｍにし、実動的にＡＤＣの変換周
波数を向上することを可能とするものである。 【効果】 本発明によれば、超高速に変換されたＡＤ変
換値を、出力にラッチ回路を並列して配置するだけで低
速に出力を取り出せるため、特殊な回路、テバイスなど
を使用する必要がなく、極めて経済的に超高速ＡＤＣを
実現できる。
Description
【０００１】
【産業上の利用分野】本発明はＡＤ変換器に係り、特に
高速のＡＤ変換器の変換方法に関する。
高速のＡＤ変換器の変換方法に関する。
【０００２】
【従来の技術】一般に、高速ＡＤ変換器（以下ＡＤＣと
略す）として、並列比較方式が用いられ、それは、図３
に示すようにｎを出力ビット数とすれば、（２ｎ−１）
レベルに分圧された参照電圧Ｖjのそれぞれと、アナロ
グ入力電圧ＶINを比較する（２ｎ−１）個（オーバフロ
ーを含む場合は２ｎ個）の比較器１０とこれら比較器１
０から出力を２進化符号などに変換する符号変換回路２
から成る。本方式は特殊な素子を使うこともないからモ
ノリシックＩＣ化に適している。また、図４に示すよう
に符号変換回路を多段階にし、ラッチ回路を組み合せて
パイプライン処理を行ない高速化を図っている（例え
ば、吉井，浅野他「８ビット，１００ＭＳ／Ｓフラッシ
ュ型ＡＤＣ」テレビジョン学会技術報告ＴＥＢ３９７−
３，１９４６参照）。
略す）として、並列比較方式が用いられ、それは、図３
に示すようにｎを出力ビット数とすれば、（２ｎ−１）
レベルに分圧された参照電圧Ｖjのそれぞれと、アナロ
グ入力電圧ＶINを比較する（２ｎ−１）個（オーバフロ
ーを含む場合は２ｎ個）の比較器１０とこれら比較器１
０から出力を２進化符号などに変換する符号変換回路２
から成る。本方式は特殊な素子を使うこともないからモ
ノリシックＩＣ化に適している。また、図４に示すよう
に符号変換回路を多段階にし、ラッチ回路を組み合せて
パイプライン処理を行ない高速化を図っている（例え
ば、吉井，浅野他「８ビット，１００ＭＳ／Ｓフラッシ
ュ型ＡＤＣ」テレビジョン学会技術報告ＴＥＢ３９７−
３，１９４６参照）。
【０００３】このように高速化に適した回路構成と、最
近のデバイスの高速化によって、極めて高速のＡＤＣが
実現しつつある。しかし、ＩＣ内部は上述したように極
めて高速に動作することが可能であるがディジタル信号
出力が、負荷につく容量により高速動作を制限している
という問題がある。具体的には出力形態としてＥＣＬレ
ベルのものが多く、図５に示すようなエミッタフォロア
回路による出力が多い。この回路に負荷として容量Ｃが
つくと、同図（ａ）のようにエミッタフォロアのエミッ
タに抵抗Ｒが接続されている場合には時定数τ（＝Ｒ
Ｃ）により、またエッタに定電流源が接続されている場
合には、放電時間ｔｄ（＝ＣＶ／Ｉ；Ｖは出力信号振
幅、Ｉは定電流源の電流）により変換周波数が制限され
る。たとえば、(ｂ）の回路で負荷容量Ｃを２０ｐＦ，
Ｖ＝１Ｖとし、Ｉは出力のトランジスタの大きさにもよ
るが、最大１０ｍＡ程度が実用的であり、このときｔｄ
は２ｎｓとする。また、同図（ａ）においてもＲ＝１０
０Ωとするとｒは２ｎｓとなり、以上から変換の周波数
は５００ＭＨｚが限度となる。さらに、このような高速
な信号を伝送することも容易でなく、従来の方法では変
換周波数が３００〜５００ＭＨｚ以上のＡＤＣを実現す
ることが非常に困難であるという欠点があった。
近のデバイスの高速化によって、極めて高速のＡＤＣが
実現しつつある。しかし、ＩＣ内部は上述したように極
めて高速に動作することが可能であるがディジタル信号
出力が、負荷につく容量により高速動作を制限している
という問題がある。具体的には出力形態としてＥＣＬレ
ベルのものが多く、図５に示すようなエミッタフォロア
回路による出力が多い。この回路に負荷として容量Ｃが
つくと、同図（ａ）のようにエミッタフォロアのエミッ
タに抵抗Ｒが接続されている場合には時定数τ（＝Ｒ
Ｃ）により、またエッタに定電流源が接続されている場
合には、放電時間ｔｄ（＝ＣＶ／Ｉ；Ｖは出力信号振
幅、Ｉは定電流源の電流）により変換周波数が制限され
る。たとえば、(ｂ）の回路で負荷容量Ｃを２０ｐＦ，
Ｖ＝１Ｖとし、Ｉは出力のトランジスタの大きさにもよ
るが、最大１０ｍＡ程度が実用的であり、このときｔｄ
は２ｎｓとする。また、同図（ａ）においてもＲ＝１０
０Ωとするとｒは２ｎｓとなり、以上から変換の周波数
は５００ＭＨｚが限度となる。さらに、このような高速
な信号を伝送することも容易でなく、従来の方法では変
換周波数が３００〜５００ＭＨｚ以上のＡＤＣを実現す
ることが非常に困難であるという欠点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、超高
速のＡＤＣを提供することにある。
速のＡＤＣを提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明はＡＤ変換器の出力回路としてｍ（ｍ＝２，
３…）系統のラッチ回路を用意し、出力をｍ系統に分割
（ディマルチプレクス）することによって、１系統の u
p date rate をＡＤＣの変換周波数の１／ｍにし、実動
的にＡＤＣの変換周波数を向上することを可能とするも
のである。
に、本発明はＡＤ変換器の出力回路としてｍ（ｍ＝２，
３…）系統のラッチ回路を用意し、出力をｍ系統に分割
（ディマルチプレクス）することによって、１系統の u
p date rate をＡＤＣの変換周波数の１／ｍにし、実動
的にＡＤＣの変換周波数を向上することを可能とするも
のである。
【０００６】
【作用】上記目的を達成するために、本発明はＡＤ変換
器の出力回路としてｍ（ｍ＝２，３…）系統のラッチ回
路を用意し、出力をｍ系統に分割（ディマルチプレク
ス）することによって、１系統の up date rate をＡＤ
Ｃの変換周波数の１／ｍにし、実動的にＡＤＣの変換周
波数を向上することを可能とするものである。
器の出力回路としてｍ（ｍ＝２，３…）系統のラッチ回
路を用意し、出力をｍ系統に分割（ディマルチプレク
ス）することによって、１系統の up date rate をＡＤ
Ｃの変換周波数の１／ｍにし、実動的にＡＤＣの変換周
波数を向上することを可能とするものである。
【０００７】
【実施例】以下、本発明を実施例により説明する。図１
は第１の実施例を示したもので、並列比較形ＡＤＣを例
として示してある。同図において１は比較器を必要な分
解能に応じた個数より成る比較器群、２は比較器の出力
から２進化符号などに変換する符号変換回路（エンコー
ダ）である。同図は２個のラッチ回路３１，３２を配置
し、符号変換回路２の出力がそれぞれのラッチ回路に入
力される場合を示している。図２に図１のタイミング図
を示す。変換周波数ｆで変換された符号変換回路２から
の出力はラッチ３１および３２により互にラッチされ、
各ラッチの出力はＡＤＣの変換周波ｆの１／２のレート
となる。
は第１の実施例を示したもので、並列比較形ＡＤＣを例
として示してある。同図において１は比較器を必要な分
解能に応じた個数より成る比較器群、２は比較器の出力
から２進化符号などに変換する符号変換回路（エンコー
ダ）である。同図は２個のラッチ回路３１，３２を配置
し、符号変換回路２の出力がそれぞれのラッチ回路に入
力される場合を示している。図２に図１のタイミング図
を示す。変換周波数ｆで変換された符号変換回路２から
の出力はラッチ３１および３２により互にラッチされ、
各ラッチの出力はＡＤＣの変換周波ｆの１／２のレート
となる。
【０００８】以上はラッチ回路を２回路用意し、２系統
に出力する場合であるが、ｍ個のラッチ回路を用意し、
ＡＤＣの出力を順にラッチし、ｍ系統に出力すれば、各
ラッチの出力はＡＤＣの変換周波数の１／ｍに分周され
ることになる。
に出力する場合であるが、ｍ個のラッチ回路を用意し、
ＡＤＣの出力を順にラッチし、ｍ系統に出力すれば、各
ラッチの出力はＡＤＣの変換周波数の１／ｍに分周され
ることになる。
【０００９】以上から、本実施例によれば、高速に変換
されたＡＤ変換値を低速で出力を得ることができるもの
である。
されたＡＤ変換値を低速で出力を得ることができるもの
である。
【００１０】以上、説明は便宜上、並列比較形ＡＤＣを
用いたがＡＤ変換器の方式は原理的に何でも良く、本発
明によって高速なＡＤ変換値を安定に得られることは明
白である。
用いたがＡＤ変換器の方式は原理的に何でも良く、本発
明によって高速なＡＤ変換値を安定に得られることは明
白である。
【００１１】さらに、このような超高速のＡＤＣでは、
クロック自体が高速となり、わずかな時間ずれも誤動作
の原因となる。したがって、出力ラッチを２系統以上有
する場合、配線長などを考慮してレイアウトする必要が
あり、極力時間ずれなどが生じないようにする必要があ
る。そのレイアウトの一例を図６に示す。同図は出力ラ
ッチが２系統の場合を示してあり、１００はたとえば比
較器および符号変換回路などから成るＡＤＣである。こ
れから出力ビット線がｎ本出力しており、これが２組の
ラッチ回路群（ｎ個のラッチ回路から成る）３１，３２
に変換されている。４１，４２はラッチのクロック
φ1，φ2を発生する回路であり、基準のクロックに同期
している。このレイアウトの特徴は、ラッチ回路および
クロック発生回路が、ＡＤＣ１００の出力に対して線対
称に配置されていることである。例えば、片方のラッチ
回路群の外側に位置するラッチ回路に入力するビット線
は、他方のラッチ回路群の外側に位置するラッチ回路に
入力する。これによって２組のラッチ回路群に入力する
出力ビット線の信号は２組のラッチ回路群間で時間遅れ
なく伝播される。一方、ラッチ回路群において、各ビッ
ト線のラッチ回路への距離が多少異なるが、クロック発
生回路を内側に配置しておけば、クロックも各ビット線
と同様に遅れるため、ビット線の出力信号に対して各ビ
ット間でラッチするタイミングがずれることがなくな
る。以上のようにレイアウトすることにより、安定に出
力信号をラッチすることができる。
クロック自体が高速となり、わずかな時間ずれも誤動作
の原因となる。したがって、出力ラッチを２系統以上有
する場合、配線長などを考慮してレイアウトする必要が
あり、極力時間ずれなどが生じないようにする必要があ
る。そのレイアウトの一例を図６に示す。同図は出力ラ
ッチが２系統の場合を示してあり、１００はたとえば比
較器および符号変換回路などから成るＡＤＣである。こ
れから出力ビット線がｎ本出力しており、これが２組の
ラッチ回路群（ｎ個のラッチ回路から成る）３１，３２
に変換されている。４１，４２はラッチのクロック
φ1，φ2を発生する回路であり、基準のクロックに同期
している。このレイアウトの特徴は、ラッチ回路および
クロック発生回路が、ＡＤＣ１００の出力に対して線対
称に配置されていることである。例えば、片方のラッチ
回路群の外側に位置するラッチ回路に入力するビット線
は、他方のラッチ回路群の外側に位置するラッチ回路に
入力する。これによって２組のラッチ回路群に入力する
出力ビット線の信号は２組のラッチ回路群間で時間遅れ
なく伝播される。一方、ラッチ回路群において、各ビッ
ト線のラッチ回路への距離が多少異なるが、クロック発
生回路を内側に配置しておけば、クロックも各ビット線
と同様に遅れるため、ビット線の出力信号に対して各ビ
ット間でラッチするタイミングがずれることがなくな
る。以上のようにレイアウトすることにより、安定に出
力信号をラッチすることができる。
【００１２】
【発明の効果】本発明によれば、超高速に変換されたＡ
Ｄ変換値を、出力にラッチ回路を並列して配置するだけ
で低速に出力を取り出せるため、特殊な回路、テバイス
などを使用する必要がなく、極めて経済的に超高速ＡＤ
Ｃを実現できる。
Ｄ変換値を、出力にラッチ回路を並列して配置するだけ
で低速に出力を取り出せるため、特殊な回路、テバイス
などを使用する必要がなく、極めて経済的に超高速ＡＤ
Ｃを実現できる。
【図１】本発明の一実施例を示す図。
【図２】図１のタイミング図。
【図３】従来の並列比較形ＡＤＣの構成を示す図。
【図４】従来の並列比較形ＡＤＣの構成を示す図。
【図５】出力の回路を示す図。
【図６】本発明をＩＣ化したときのレイアウトの一例を
示した図。
示した図。
１０…比較器、１…比較器群、２…符号変換回路、３
１，３２…ラッチ回路。
１，３２…ラッチ回路。
Claims (2)
- 【請求項１】１つのアナログ入力信号を複数の基準信号
と比較する工程と、比較結果を所定のクロック周波数に
よりディジタルコードに変換コード変換工程と変換結果
外部出力するためのラッチ回路に一時記憶するためのラ
ッチ工程から成るＡＤ変換において、 ｍ（ｍ＝２，３，４…） 上記ラッチ工程は少くとも２系統のラッチ回路を有し、
該ラッチ取込んで外部へ出力する周波数が該クロック周
波数の１／ｍであることを特徴とするＡＤ変換方法。 - 【請求項２】請求項１記載のＡＤ変換方法において、ｍ
は少くとも２であることを特徴とするＡＤ変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17797794A JPH07297721A (ja) | 1994-07-29 | 1994-07-29 | Ａｄ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17797794A JPH07297721A (ja) | 1994-07-29 | 1994-07-29 | Ａｄ変換方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181708A Division JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297721A true JPH07297721A (ja) | 1995-11-10 |
Family
ID=16040388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17797794A Pending JPH07297721A (ja) | 1994-07-29 | 1994-07-29 | Ａｄ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297721A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732126A (en) * | 1980-08-04 | 1982-02-20 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
| JPS5990139A (ja) * | 1982-11-15 | 1984-05-24 | Seikosha Co Ltd | アナログ入力の変換回路 |
-
1994
- 1994-07-29 JP JP17797794A patent/JPH07297721A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732126A (en) * | 1980-08-04 | 1982-02-20 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
| JPS5990139A (ja) * | 1982-11-15 | 1984-05-24 | Seikosha Co Ltd | アナログ入力の変換回路 |
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