JPH0758908B2 - Ａｄ変換集積回路 - Google Patents
Ａｄ変換集積回路Info
- Publication number
- JPH0758908B2 JPH0758908B2 JP60181708A JP18170885A JPH0758908B2 JP H0758908 B2 JPH0758908 B2 JP H0758908B2 JP 60181708 A JP60181708 A JP 60181708A JP 18170885 A JP18170885 A JP 18170885A JP H0758908 B2 JPH0758908 B2 JP H0758908B2
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- Japan
- Prior art keywords
- circuit
- output
- integrated circuit
- conversion
- adc
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はAD変換器に係り、特に高速のAD変換器の出力回
路に関する。
路に関する。
一般に、高速AD変換器（以下ADCと略す）として、並列
比較方式が用いられ、それは、第３図に示すようにｎを
出力ビット数とすれば、（2n−１）レベルに分圧された
参照電圧Vjのそれぞれと、アナログ入力電圧VINを比較
する（2n−１）個（オーバフローを含む場合は2n個）の
比較器10とこれら比較器10からの出力を２進化符号など
に変換する符号変換回路２から成る。本方式は特殊な素
子を使うこともないからモノリシックIC化に適してい
る。また、第４図に示すように符号変換回路を多段階に
し、ラッチ回路を組み合せてパイプライン処理を行ない
高速化を図っている（例えば、吉井、浅野他「８ビッ
ト、100MS/Sフラッシュ型ADC」テレビジョン学会技術報
告TEBS97−3,194.6参照）。
比較方式が用いられ、それは、第３図に示すようにｎを
出力ビット数とすれば、（2n−１）レベルに分圧された
参照電圧Vjのそれぞれと、アナログ入力電圧VINを比較
する（2n−１）個（オーバフローを含む場合は2n個）の
比較器10とこれら比較器10からの出力を２進化符号など
に変換する符号変換回路２から成る。本方式は特殊な素
子を使うこともないからモノリシックIC化に適してい
る。また、第４図に示すように符号変換回路を多段階に
し、ラッチ回路を組み合せてパイプライン処理を行ない
高速化を図っている（例えば、吉井、浅野他「８ビッ
ト、100MS/Sフラッシュ型ADC」テレビジョン学会技術報
告TEBS97−3,194.6参照）。
このように高速化に適した回路構成と、最近のデバイス
の高速化によって、極めて高速のADCが実現しつつあ
る。しかし、IC内部は上述したように極めて高速に動作
することが可能であるがディジタル信号出力が、負荷に
つく容量により高速動作を制限しているという問題があ
る。具体的には出力形態としてECLレベルのものが多
く、第５図に示すようなエミッタフォロア回路による出
力が多い。この回路に負荷として容量Ｃがつくと、同図
（ａ）のようにエミッタフォロアのエミッタに抵抗Ｒが
接続されている場合には時定数τ（＝RC）により、また
エミッタに定電流源が接続されている場合には、放電時
間td（＝CV/I;Vは出力信号振幅、Ｉは定電流源の電流）
により変換周波数が制限される。たとえば、（ｂ）の回
路で負荷容量Ｃを20pF,V＝1Vとし、Ｉは出力のトランジ
スタの大きさにもよるが、最大10mA程度が実用的であ
り、このときtdは2nsとする。また、同図（ａ）におい
てもＲ＝100Ωとするとτは2nsとなり、以上から変換の
周波数は500MHzが限度となる。さらに、このような高速
な信号を伝送することも容易でなく、従来の方法では変
換周波数が300〜500MHz以上のADCを実現することが非常
に困難であるという欠点があった。
の高速化によって、極めて高速のADCが実現しつつあ
る。しかし、IC内部は上述したように極めて高速に動作
することが可能であるがディジタル信号出力が、負荷に
つく容量により高速動作を制限しているという問題があ
る。具体的には出力形態としてECLレベルのものが多
く、第５図に示すようなエミッタフォロア回路による出
力が多い。この回路に負荷として容量Ｃがつくと、同図
（ａ）のようにエミッタフォロアのエミッタに抵抗Ｒが
接続されている場合には時定数τ（＝RC）により、また
エミッタに定電流源が接続されている場合には、放電時
間td（＝CV/I;Vは出力信号振幅、Ｉは定電流源の電流）
により変換周波数が制限される。たとえば、（ｂ）の回
路で負荷容量Ｃを20pF,V＝1Vとし、Ｉは出力のトランジ
スタの大きさにもよるが、最大10mA程度が実用的であ
り、このときtdは2nsとする。また、同図（ａ）におい
てもＲ＝100Ωとするとτは2nsとなり、以上から変換の
周波数は500MHzが限度となる。さらに、このような高速
な信号を伝送することも容易でなく、従来の方法では変
換周波数が300〜500MHz以上のADCを実現することが非常
に困難であるという欠点があった。
本発明の目的は、超高速のADCを提供することにある。
上記目的を達成するために、本発明はAD変換器の出力に
ｍ（ｍ＝2,3,4・・・・）系統のラッチ回路を設け、AD
変換された出力データを各変換周期ごとに、該ラッチ回
路に順次ラッチし、該ラッチ回路はAD変換の変換周期の
ｍ倍の周期にてデータを出力することを特徴とするAD変
換集積回路であって、実働的にADCの変換周波数を向上
することを可能とするものである。
ｍ（ｍ＝2,3,4・・・・）系統のラッチ回路を設け、AD
変換された出力データを各変換周期ごとに、該ラッチ回
路に順次ラッチし、該ラッチ回路はAD変換の変換周期の
ｍ倍の周期にてデータを出力することを特徴とするAD変
換集積回路であって、実働的にADCの変換周波数を向上
することを可能とするものである。
以下、本発明を実施例により説明する。第１図は第１の
実施例を示したもので、並列比較形ADCを例として示し
てある。同図において１は比較器を必要な分解能に応じ
た個数より成る比較器群、２は比較器の出力から２進化
符号などに変換する符号変換回路（エンコーダ）であ
る。同図は２個のラッチ回路31,32を配置し、符号変換
回路２の出力がそれぞれのラッチ回路に入力される場合
を示している。第２図に第１図のタイミング図を示す。
変換周波数ｆで変換された符号変換回路２からの出力は
ラッチ31および32により互にラッチされ、各ラッチの出
力はADCの変換周波数ｆの1/2のレートとなる。
実施例を示したもので、並列比較形ADCを例として示し
てある。同図において１は比較器を必要な分解能に応じ
た個数より成る比較器群、２は比較器の出力から２進化
符号などに変換する符号変換回路（エンコーダ）であ
る。同図は２個のラッチ回路31,32を配置し、符号変換
回路２の出力がそれぞれのラッチ回路に入力される場合
を示している。第２図に第１図のタイミング図を示す。
変換周波数ｆで変換された符号変換回路２からの出力は
ラッチ31および32により互にラッチされ、各ラッチの出
力はADCの変換周波数ｆの1/2のレートとなる。
以上はラッチ回路を２回路用意し、２系統に出力する場
合であるが、ｍ個のラッチ回路を用意し、ADCの出力を
順にラッチし、ｍ系統に出力すれば、各ラッチの出力は
ADCの変換周波数の1/mに分周されることになる。
合であるが、ｍ個のラッチ回路を用意し、ADCの出力を
順にラッチし、ｍ系統に出力すれば、各ラッチの出力は
ADCの変換周波数の1/mに分周されることになる。
したがって、ADCに所定周波数の基準のクロックが供給
され、該基準のクロックで符号変換した結果を出力する
よう構成された場合には、各ラッチ回路には該基準のク
ロック周波数の1/mのクロック周波数を有するクロック
φ1,φ２が供給され、該クロックφ1,φ２に従って各ラ
ッチの出力がされるよう構成される。
され、該基準のクロックで符号変換した結果を出力する
よう構成された場合には、各ラッチ回路には該基準のク
ロック周波数の1/mのクロック周波数を有するクロック
φ1,φ２が供給され、該クロックφ1,φ２に従って各ラ
ッチの出力がされるよう構成される。
以上から、本実施例によれば、高速に変換されたAD変換
値を低速で出力を得ることができるものである。
値を低速で出力を得ることができるものである。
以上、説明は便宜上、並列比較形ADCを用いたがAD変換
器の方式は原理的に何でも良く、本発明によって高速な
AD変換値を安定に得られることは明白である。
器の方式は原理的に何でも良く、本発明によって高速な
AD変換値を安定に得られることは明白である。
さらに、このような超高速のADCでは、クロック自体が
高速となり、わずかな時間ずれも誤動作の原因となる。
したがって、出力ラッチを２系統以上有する場合、配線
長などを考慮してレイアウトする必要があり、極力時間
ずれなどが生じないようにする必要がある。そのレイア
ウトの一例を第６図に示す。同図は出力ラッチが２系統
の場合を示してあり、100はたとえば比較器および符号
変換回路などから成るADCである。これから出力ビット
線がｎ本出力しており、これが２組のラッチ回路群31,3
2に接続されている。また、41,42はラッチのクロックφ
1,φ２を発生する回路であり、基準のクロックに同期し
ている。このレイアウトの特徴は、ラッチ回路およびク
ロック発生回路が、ADC100の出力に対して線対称に配置
されていることである。例えば、片方のラッチ回路群の
外側に位置するラッチ回路に入力するビット線は、他方
のラッチ回路群の外側に位置するラッチ回路に入力す
る。これによって２組のラッチ回路群に入力する出力ビ
ット線の信号は２組のラッチ回路群間で時間遅れなく伝
播される。一方、ラッチ回路群において、各ビット線の
ラッチ回路への距離が多少異なるが、クロック発生回路
を内側に配置しておけば、クロックも各ビット線と同様
に遅れるため、ビット線の出力信号に対して各ビット間
でラッチするタイミングがずれることがなくなる。以上
のようにレイアウトすることにより、安定に出力信号を
ラッチすることができる。
高速となり、わずかな時間ずれも誤動作の原因となる。
したがって、出力ラッチを２系統以上有する場合、配線
長などを考慮してレイアウトする必要があり、極力時間
ずれなどが生じないようにする必要がある。そのレイア
ウトの一例を第６図に示す。同図は出力ラッチが２系統
の場合を示してあり、100はたとえば比較器および符号
変換回路などから成るADCである。これから出力ビット
線がｎ本出力しており、これが２組のラッチ回路群31,3
2に接続されている。また、41,42はラッチのクロックφ
1,φ２を発生する回路であり、基準のクロックに同期し
ている。このレイアウトの特徴は、ラッチ回路およびク
ロック発生回路が、ADC100の出力に対して線対称に配置
されていることである。例えば、片方のラッチ回路群の
外側に位置するラッチ回路に入力するビット線は、他方
のラッチ回路群の外側に位置するラッチ回路に入力す
る。これによって２組のラッチ回路群に入力する出力ビ
ット線の信号は２組のラッチ回路群間で時間遅れなく伝
播される。一方、ラッチ回路群において、各ビット線の
ラッチ回路への距離が多少異なるが、クロック発生回路
を内側に配置しておけば、クロックも各ビット線と同様
に遅れるため、ビット線の出力信号に対して各ビット間
でラッチするタイミングがずれることがなくなる。以上
のようにレイアウトすることにより、安定に出力信号を
ラッチすることができる。
本発明によれば、超高速に変換されたAD変換値を、出力
にラッチ回路を並列して配置するだけで低速に出力を取
り出せるため、特殊な回路、デバイスなどを使用する必
要がなく、極めて経済的に超高速ADCを実現できる。
にラッチ回路を並列して配置するだけで低速に出力を取
り出せるため、特殊な回路、デバイスなどを使用する必
要がなく、極めて経済的に超高速ADCを実現できる。
第１図は本発明の一実施例を示す図、第２図は第１図の
タイミング図、第３図および第４図は従来の並列比較形
ADCの構成を示す図、第５図は出力の回路を示す図、第
６図は本発明をIC化したときのレイアウトの一例を示し
た図である。 10……比較器、１……比較器群、２……符号変換回路、
31,32……ラッチ回路。
タイミング図、第３図および第４図は従来の並列比較形
ADCの構成を示す図、第５図は出力の回路を示す図、第
６図は本発明をIC化したときのレイアウトの一例を示し
た図である。 10……比較器、１……比較器群、２……符号変換回路、
31,32……ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 麻殖生 健二 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−66741（ＪＰ，Ａ) 特開 昭56−62422（ＪＰ，Ａ) 実開 昭56−96648（ＪＰ，Ｕ) 実開 昭60−71152（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】集積回路中に設けられた、一つのアナログ
入力信号を複数の基準信号発生回路からの信号と比較す
る回路と、 該比較回路の結果を所定のクロック周波数でデジタルコ
ード化し、デジタルコード化された出力を外部へ供給す
るためのラッチ回路から成るAD変換集積回路において、 上記デジタルコード化された出力をｍ（ｍ＝2,3,4・・
・）系統のラッチ回路と、 周波数が該クロック周波数の1/mで該ラッチ回路に取り
込むクロック周波数を有することを特徴とするAD変換集
積回路。 - 【請求項２】上記ｍ少なくとも２であることを特徴とす
る特許請求の範囲第１項記載のAD変換集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181708A JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181708A JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17797794A Division JPH07297721A (ja) | 1994-07-29 | 1994-07-29 | Ａｄ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243218A JPS6243218A (ja) | 1987-02-25 |
| JPH0758908B2 true JPH0758908B2 (ja) | 1995-06-21 |
Family
ID=16105468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181708A Expired - Fee Related JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758908B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189228A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | Ａｄ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662422A (en) * | 1979-10-29 | 1981-05-28 | Sanyo Electric Co Ltd | Ad converter |
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
-
1985
- 1985-08-21 JP JP60181708A patent/JPH0758908B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243218A (ja) | 1987-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |