JPH0730110A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0730110A JPH0730110A JP17405293A JP17405293A JPH0730110A JP H0730110 A JPH0730110 A JP H0730110A JP 17405293 A JP17405293 A JP 17405293A JP 17405293 A JP17405293 A JP 17405293A JP H0730110 A JPH0730110 A JP H0730110A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive
- semiconductor device
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタの集積度を高めること
ができる半導体装置及びその製造方法を提供することを
目的とする。 【構成】 半導体基板１にゲート酸化膜２1 〜２4 及び
１４が形成され、これらのゲート酸化膜に帯状の薄膜形
成層を形成し、薄膜形成層を覆うように導電性のポリシ
リコン層を形成した後、エッチバックして、導電性スペ
ーサ１１ａ，１１ｂを形成し、その後、帯状の薄膜形成
層を除去して、同様な方法によって導電性スペーサ１５
ａ，１５ｂを形成し、導電性スペーサ１１ａ，１５ａ及
び１１ｂ，１５ｂをマスクとするセルフアライメント法
によってソース・ドレイン拡散層１６を形成する半導体
装置及びその製造方法である。
ができる半導体装置及びその製造方法を提供することを
目的とする。 【構成】 半導体基板１にゲート酸化膜２1 〜２4 及び
１４が形成され、これらのゲート酸化膜に帯状の薄膜形
成層を形成し、薄膜形成層を覆うように導電性のポリシ
リコン層を形成した後、エッチバックして、導電性スペ
ーサ１１ａ，１１ｂを形成し、その後、帯状の薄膜形成
層を除去して、同様な方法によって導電性スペーサ１５
ａ，１５ｂを形成し、導電性スペーサ１１ａ，１５ａ及
び１１ｂ，１５ｂをマスクとするセルフアライメント法
によってソース・ドレイン拡散層１６を形成する半導体
装置及びその製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、導電性スペーサを用い
てＭＯＳ型トランジスタを微細化して集積した半導体装
置及びその製造方法に関するものである。
てＭＯＳ型トランジスタを微細化して集積した半導体装
置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタは、スケーリ
ング則が成立する範囲で素子寸法を縮小することによっ
て、集積度を高めることができる。素子の微細化が可能
であれば、集積度を上げることができるが、露光技術や
エッチング技術等によって決定される設計ルールによっ
て、自己整合技術を用いたとしてもＭＯＳトランジスタ
の微細化に限界がある。従って、集積度をより一層高め
ようとすると、製造装置の性能の向上を待つ必要があ
り、その開発には時間と経費が掛かる。
ング則が成立する範囲で素子寸法を縮小することによっ
て、集積度を高めることができる。素子の微細化が可能
であれば、集積度を上げることができるが、露光技術や
エッチング技術等によって決定される設計ルールによっ
て、自己整合技術を用いたとしてもＭＯＳトランジスタ
の微細化に限界がある。従って、集積度をより一層高め
ようとすると、製造装置の性能の向上を待つ必要があ
り、その開発には時間と経費が掛かる。
【０００３】従来のＭＯＳトランジスタの製造方法につ
いて、その一例を図１２を参照して説明する。図１２
（ａ）に示すように、半導体基板１にゲート酸化膜であ
る熱酸化膜２が形成され、その熱酸化膜２を覆うように
導電性のポリシリコン層３が形成され、ポリシリコン層
３にレジスト膜を全面に被着してパターニングしてレジ
ストマスク４を形成する。続いて、図１２（ｂ）に示す
ように、レジストマスク４によりポリシリコン層３を選
択的にエッチングしてゲート電極となる導電層３1 ，３
2 を形成する。導電層３1 ，３2 の表面には、必要に応
じて窒化シリコン膜等の耐酸性薄膜が被着されている。
その後、導電層３1 ，３2 をマスクとする自己整合法
（セルフアライメント法）によって、ドーパントをイオ
ン注入してシャロー拡散層６を形成する。
いて、その一例を図１２を参照して説明する。図１２
（ａ）に示すように、半導体基板１にゲート酸化膜であ
る熱酸化膜２が形成され、その熱酸化膜２を覆うように
導電性のポリシリコン層３が形成され、ポリシリコン層
３にレジスト膜を全面に被着してパターニングしてレジ
ストマスク４を形成する。続いて、図１２（ｂ）に示す
ように、レジストマスク４によりポリシリコン層３を選
択的にエッチングしてゲート電極となる導電層３1 ，３
2 を形成する。導電層３1 ，３2 の表面には、必要に応
じて窒化シリコン膜等の耐酸性薄膜が被着されている。
その後、導電層３1 ，３2 をマスクとする自己整合法
（セルフアライメント法）によって、ドーパントをイオ
ン注入してシャロー拡散層６を形成する。
【０００４】続いて、図１２（ｃ）に示すように、導電
層３1 ，３2 を覆って二酸化シリコン層５を形成する。
二酸化シリコン層５をエッチバックして図１２（ｄ）に
示すように、スペーサ酸化膜５ａ，５ｂを形成する。そ
の後、導電層３1 ，３2 とスペーサ酸化膜５ａ，５ｂを
マスクとしてドーパントを半導体基板１にイオン注入し
てソース・ドレイン拡散層７を形成する。尚、図１２
は、ＬＤＤ（Lightly Doped Drain)型ＭＯＳトランジス
タであり、対称な構造となっており、片側だけにスペー
サ酸化膜を形成することによって、非対称な構造を有す
るＭＯＳトランジスタを形成することができる。
層３1 ，３2 を覆って二酸化シリコン層５を形成する。
二酸化シリコン層５をエッチバックして図１２（ｄ）に
示すように、スペーサ酸化膜５ａ，５ｂを形成する。そ
の後、導電層３1 ，３2 とスペーサ酸化膜５ａ，５ｂを
マスクとしてドーパントを半導体基板１にイオン注入し
てソース・ドレイン拡散層７を形成する。尚、図１２
は、ＬＤＤ（Lightly Doped Drain)型ＭＯＳトランジス
タであり、対称な構造となっており、片側だけにスペー
サ酸化膜を形成することによって、非対称な構造を有す
るＭＯＳトランジスタを形成することができる。
【０００５】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタは、露光精度やエッチング精度によって素子の微細
化が達成し得る限界がある。この製造限界を克服する方
法として、図１２に示すように、一回のホトマスク工程
で加工形成されたレジストマスク４を用いて、導電層３
1 ，３2 を形成し、この導電層３1 ，３2 の幅Ｌが限界
値に設定され、導電層３1 ，３2 を用いてセルフアライ
メント法により、シャロー拡散層６が形成される。更
に、導電層３1 ，３2 の両側にスペーサ酸化膜５ａ，５
ｂを形成して、ソース・ドレイン拡散層７をセルフアラ
イメント法によって形成し、露光精度等に依存すること
なく、微細化する方法がなされている。しかしながら、
上記の例で示したように、ゲート電極である導電層
３1 ，３2のチャネル幅Ｌは、露光精度やエッチング精
度に基づく設計ルールによって規制されており、チャネ
ル幅Ｌはこれ以上狭くすることができない。即ち、セル
フアライメント法を用いて素子の微細化を図ったとして
も微細化には限界があり、集積度をより一層高めようと
すると、製造装置及び製造技術の開発を待たねばならな
く、容易に微細化が達成できない問題がある。
スタは、露光精度やエッチング精度によって素子の微細
化が達成し得る限界がある。この製造限界を克服する方
法として、図１２に示すように、一回のホトマスク工程
で加工形成されたレジストマスク４を用いて、導電層３
1 ，３2 を形成し、この導電層３1 ，３2 の幅Ｌが限界
値に設定され、導電層３1 ，３2 を用いてセルフアライ
メント法により、シャロー拡散層６が形成される。更
に、導電層３1 ，３2 の両側にスペーサ酸化膜５ａ，５
ｂを形成して、ソース・ドレイン拡散層７をセルフアラ
イメント法によって形成し、露光精度等に依存すること
なく、微細化する方法がなされている。しかしながら、
上記の例で示したように、ゲート電極である導電層
３1 ，３2のチャネル幅Ｌは、露光精度やエッチング精
度に基づく設計ルールによって規制されており、チャネ
ル幅Ｌはこれ以上狭くすることができない。即ち、セル
フアライメント法を用いて素子の微細化を図ったとして
も微細化には限界があり、集積度をより一層高めようと
すると、製造装置及び製造技術の開発を待たねばならな
く、容易に微細化が達成できない問題がある。
【０００６】本発明は、上述のような問題点に鑑みなさ
れたものであって、ＭＯＳ型トランジスタの集積度を一
層高めることができる半導体装置及びその製造方法を提
供するものである。
れたものであって、ＭＯＳ型トランジスタの集積度を一
層高めることができる半導体装置及びその製造方法を提
供するものである。
【０００７】
【課題を解決するための手段】上述のような課題を達成
する為に、本発明の半導体装置は、ソース・ドレイン拡
散層を備え、前記半導体装置のゲート電極又はフローテ
ィングゲートが導電性スペーサからなることを特徴とす
るものである。又、この導電性スペーサは、互いに接す
る第１と第２の導電性スペーサから構成してもよく、第
１と第２の導電性スペーサが導電性のサイドウォールと
酸化膜で形成してもよい。更に、本発明の半導体装置
は、ソース・ドレイン拡散層を備え、第１と第２の導電
性スペーサの下層にそれぞれ形成される第１と第２のゲ
ート酸化膜の膜厚が異なることを特徴とするものであ
る。更に、本発明の半導体装置は、ソース・ドレイン拡
散層を備え、ゲート電極又はフローティングゲートを形
成する互いに接する第１と第２の導電性スペーサと、前
記第１と第２の導電性スペーサの円弧状部にそれぞれ形
成された第３と第４のスペーサを形成したことを特徴と
するものである。
する為に、本発明の半導体装置は、ソース・ドレイン拡
散層を備え、前記半導体装置のゲート電極又はフローテ
ィングゲートが導電性スペーサからなることを特徴とす
るものである。又、この導電性スペーサは、互いに接す
る第１と第２の導電性スペーサから構成してもよく、第
１と第２の導電性スペーサが導電性のサイドウォールと
酸化膜で形成してもよい。更に、本発明の半導体装置
は、ソース・ドレイン拡散層を備え、第１と第２の導電
性スペーサの下層にそれぞれ形成される第１と第２のゲ
ート酸化膜の膜厚が異なることを特徴とするものであ
る。更に、本発明の半導体装置は、ソース・ドレイン拡
散層を備え、ゲート電極又はフローティングゲートを形
成する互いに接する第１と第２の導電性スペーサと、前
記第１と第２の導電性スペーサの円弧状部にそれぞれ形
成された第３と第４のスペーサを形成したことを特徴と
するものである。
【０００８】又、本発明の半導体装置は、ソース・ドレ
イン拡散層を備え、半導体基板の表面に形成されたゲー
ト酸化膜と、前記ゲート酸化膜に接するフローティング
ゲートとなる互いに接する第１と第２の導電性スペーサ
と、前記第１と第２の導電性スペーサのアスペクト比を
低下させる為の平坦化処理層と、前記平坦化処理層と前
記第１と第２の導電性スペーサを覆う絶縁膜と、前記絶
縁膜に形成された制御ゲート層とを有することを特徴と
するものである。
イン拡散層を備え、半導体基板の表面に形成されたゲー
ト酸化膜と、前記ゲート酸化膜に接するフローティング
ゲートとなる互いに接する第１と第２の導電性スペーサ
と、前記第１と第２の導電性スペーサのアスペクト比を
低下させる為の平坦化処理層と、前記平坦化処理層と前
記第１と第２の導電性スペーサを覆う絶縁膜と、前記絶
縁膜に形成された制御ゲート層とを有することを特徴と
するものである。
【０００９】又、本発明の半導体装置の製造方法は、半
導体基板の表面に形成された第１のゲート酸化膜に、矩
形状の薄膜形成層を形成し、前記矩形状の薄膜形成層の
両側端に第１の導電性スペーサを形成し、前記矩形状の
薄膜形成層を除去した後、第２のゲート酸化膜を形成
し、前記第１の導電性スペーサの側壁に第２の導電性ス
ペーサを形成し、前記第１と第２の導電性スペーサをマ
スクとしてソース・ドレイン拡散層を形成することを特
徴とするものである。
導体基板の表面に形成された第１のゲート酸化膜に、矩
形状の薄膜形成層を形成し、前記矩形状の薄膜形成層の
両側端に第１の導電性スペーサを形成し、前記矩形状の
薄膜形成層を除去した後、第２のゲート酸化膜を形成
し、前記第１の導電性スペーサの側壁に第２の導電性ス
ペーサを形成し、前記第１と第２の導電性スペーサをマ
スクとしてソース・ドレイン拡散層を形成することを特
徴とするものである。
【００１０】又、本発明の半導体装置の製造方法は、半
導体基板の表面にゲート酸化膜となる熱酸化膜を形成す
る熱酸化工程と、前記熱酸化膜に低温による薄膜形成層
を形成する工程と、前記薄膜形成層を選択的にエッチン
グして素子間隔を設定するパターニング工程と、パター
ニングされた前記薄膜形成層を覆う第１の導電層を堆積
する工程と、前記第１の導電層をエッチングして前記薄
膜形成層の側壁に導電性スペーサを形成する工程と、前
記薄膜形成層の全てを除去するか、又は、前記導電性ス
ペーサの側壁に前記気相成長層の一部を残すエッチング
工程と、前記エッチング工程で形成された導電性スペー
サ等をマスクとしてソース・ドレイン拡散層を形成する
工程と、を含むことを特徴とするものである。
導体基板の表面にゲート酸化膜となる熱酸化膜を形成す
る熱酸化工程と、前記熱酸化膜に低温による薄膜形成層
を形成する工程と、前記薄膜形成層を選択的にエッチン
グして素子間隔を設定するパターニング工程と、パター
ニングされた前記薄膜形成層を覆う第１の導電層を堆積
する工程と、前記第１の導電層をエッチングして前記薄
膜形成層の側壁に導電性スペーサを形成する工程と、前
記薄膜形成層の全てを除去するか、又は、前記導電性ス
ペーサの側壁に前記気相成長層の一部を残すエッチング
工程と、前記エッチング工程で形成された導電性スペー
サ等をマスクとしてソース・ドレイン拡散層を形成する
工程と、を含むことを特徴とするものである。
【００１１】又、本発明の半導体装置の製造方法は、半
導体基板の表面に第１のゲート酸化膜となる熱拡散層を
形成する工程と、前記熱拡散層を覆う窒化膜等の保護膜
を形成する工程と、前記保護膜に薄膜形成層を形成する
工程と、前記薄膜形成層を選択的にエッチングして素子
間隔を設定するパターニング工程と、パターニングされ
た前記薄膜形成層を覆う第１の導電層を堆積する工程
と、前記第１の導電層をエッチングして前記薄膜形成層
の両側壁に第１の導電性スペーサを形成する工程と、前
記薄膜形成層とその下層の前記保護膜と前記熱酸化膜を
除去して前記半導体基板の表面を露出する工程と、前記
表面の露出した半導体基板に第２のゲート酸化膜となる
熱酸化膜を形成する工程と、前記第１の導電性スペーサ
を覆う第２の導電層を堆積する工程と、前記第２の導電
層をエッチングして前記第１の導電性スペーサの側壁に
第２の導電性スペーサを形成する工程と、前記第１と第
２の導電性スペーサをマスクとしてソース・ドレイン拡
散層を形成する拡散工程と、を含むことを特徴とするも
のである。
導体基板の表面に第１のゲート酸化膜となる熱拡散層を
形成する工程と、前記熱拡散層を覆う窒化膜等の保護膜
を形成する工程と、前記保護膜に薄膜形成層を形成する
工程と、前記薄膜形成層を選択的にエッチングして素子
間隔を設定するパターニング工程と、パターニングされ
た前記薄膜形成層を覆う第１の導電層を堆積する工程
と、前記第１の導電層をエッチングして前記薄膜形成層
の両側壁に第１の導電性スペーサを形成する工程と、前
記薄膜形成層とその下層の前記保護膜と前記熱酸化膜を
除去して前記半導体基板の表面を露出する工程と、前記
表面の露出した半導体基板に第２のゲート酸化膜となる
熱酸化膜を形成する工程と、前記第１の導電性スペーサ
を覆う第２の導電層を堆積する工程と、前記第２の導電
層をエッチングして前記第１の導電性スペーサの側壁に
第２の導電性スペーサを形成する工程と、前記第１と第
２の導電性スペーサをマスクとしてソース・ドレイン拡
散層を形成する拡散工程と、を含むことを特徴とするも
のである。
【００１２】又、本発明の半導体装置の製造方法は、半
導体基板の表面にゲート酸化膜となる熱酸化膜を形成す
る工程と、前記熱酸化膜を覆う窒化膜等の保護膜を形成
する工程と、前記保護膜に薄膜形成層を堆積する工程
と、前記薄膜形成層を選択的にエッチングして素子間隔
を設定するパターニング工程と、パターニングされた前
記薄膜形成層を覆う第１の導電層を堆積する工程と、前
記第１の導電層をエッチングして前記薄膜形成層の両側
壁に第１の導電性スペーサを形成する工程と、前記薄膜
形成層とその下層の前記保護膜と前記ゲート酸化膜を除
去して前記半導体基板の表面を露出するエッチング工程
と、前記表面の露出した半導体基板に第２のゲート酸化
膜となる熱酸化膜を形成する工程と、前記第１の導電性
スペーサを覆う第２の導電層を堆積する工程と、前記第
２の導電層をエッチングして前記第１の導電性スペーサ
の側壁に第２の導電性スペーサを形成する工程と、前記
第１と第２の導電性スペーサをマスクとしてドーパント
をイオン注入してソース・ドレイン拡散層を形成する拡
散工程と、前記第１と第２の導電性スペーサのアスペク
ト比を低下させる平坦化処理工程と、前記平坦化処理工
程の後に絶縁層を形成する工程と、前記絶縁層を覆う導
電層をパターニングして制御ゲート層を形成するエッチ
グ工程と、を含むことを特徴とするものである。
導体基板の表面にゲート酸化膜となる熱酸化膜を形成す
る工程と、前記熱酸化膜を覆う窒化膜等の保護膜を形成
する工程と、前記保護膜に薄膜形成層を堆積する工程
と、前記薄膜形成層を選択的にエッチングして素子間隔
を設定するパターニング工程と、パターニングされた前
記薄膜形成層を覆う第１の導電層を堆積する工程と、前
記第１の導電層をエッチングして前記薄膜形成層の両側
壁に第１の導電性スペーサを形成する工程と、前記薄膜
形成層とその下層の前記保護膜と前記ゲート酸化膜を除
去して前記半導体基板の表面を露出するエッチング工程
と、前記表面の露出した半導体基板に第２のゲート酸化
膜となる熱酸化膜を形成する工程と、前記第１の導電性
スペーサを覆う第２の導電層を堆積する工程と、前記第
２の導電層をエッチングして前記第１の導電性スペーサ
の側壁に第２の導電性スペーサを形成する工程と、前記
第１と第２の導電性スペーサをマスクとしてドーパント
をイオン注入してソース・ドレイン拡散層を形成する拡
散工程と、前記第１と第２の導電性スペーサのアスペク
ト比を低下させる平坦化処理工程と、前記平坦化処理工
程の後に絶縁層を形成する工程と、前記絶縁層を覆う導
電層をパターニングして制御ゲート層を形成するエッチ
グ工程と、を含むことを特徴とするものである。
【００１３】
【作用】上述のような手段により、本発明の半導体装置
は、パターニングされた気相成長層等の薄膜形成層の側
壁に導電性スペーサを形成し、この導電性スペーサをＭ
ＯＳ型トランジスタのゲート電極或いはフローティング
ゲートとしたものであり、半導体製造装置の露光精度等
によって設定された設計ルールに規制されることなく、
素子寸法を小さくして、半導体装置の集積度を高めるこ
とができる。又、本発明の半導体装置の製造方法は、パ
ターニングされた気相成長層等の薄膜形成層の側壁に形
成した導電性スペーサをＭＯＳ型トランジスタのゲート
電極或いはフローティングゲートとし、且つ、この導電
性スペーサをマスクとするセルフアランメント法によっ
てソース・ドレイン拡散層を形成する製造方法であり、
設計ルールで規制されることなくゲート幅を狭く形成で
きるので、素子寸法を小さく形成できるものである。
は、パターニングされた気相成長層等の薄膜形成層の側
壁に導電性スペーサを形成し、この導電性スペーサをＭ
ＯＳ型トランジスタのゲート電極或いはフローティング
ゲートとしたものであり、半導体製造装置の露光精度等
によって設定された設計ルールに規制されることなく、
素子寸法を小さくして、半導体装置の集積度を高めるこ
とができる。又、本発明の半導体装置の製造方法は、パ
ターニングされた気相成長層等の薄膜形成層の側壁に形
成した導電性スペーサをＭＯＳ型トランジスタのゲート
電極或いはフローティングゲートとし、且つ、この導電
性スペーサをマスクとするセルフアランメント法によっ
てソース・ドレイン拡散層を形成する製造方法であり、
設計ルールで規制されることなくゲート幅を狭く形成で
きるので、素子寸法を小さく形成できるものである。
【００１４】更に、平坦化処理工程によって導電性スペ
ーサのアスペクト比を低下させ、フローティングゲート
を備える半導体装置を製造方法によれば、不揮発性半導
体記憶素子を集積した半導体装置の集積度を一層高める
ことができるものである。又、本発明の半導体装置及び
その製造方法によれば、二つの導電性スペーサを用い
て、ゲート電極或いはフローティングゲートを形成した
場合には、ゲート酸化膜の膜厚や導電性スペーサの左右
の幅をそれぞれ変えることができるので、非対称な形状
による多様な特性を有するＭＯＳ型トランジスタを形成
することができるものである。又、第１と第２の導電性
スペーサの直下のゲート酸化膜の厚さを異ならせること
によって、ゲート酸化膜と基板間の容量を異ならせるこ
とができる。
ーサのアスペクト比を低下させ、フローティングゲート
を備える半導体装置を製造方法によれば、不揮発性半導
体記憶素子を集積した半導体装置の集積度を一層高める
ことができるものである。又、本発明の半導体装置及び
その製造方法によれば、二つの導電性スペーサを用い
て、ゲート電極或いはフローティングゲートを形成した
場合には、ゲート酸化膜の膜厚や導電性スペーサの左右
の幅をそれぞれ変えることができるので、非対称な形状
による多様な特性を有するＭＯＳ型トランジスタを形成
することができるものである。又、第１と第２の導電性
スペーサの直下のゲート酸化膜の厚さを異ならせること
によって、ゲート酸化膜と基板間の容量を異ならせるこ
とができる。
【００１５】
【実施例】以下、本発明に係る半導体装置及びその製造
方法について、図面を参照して説明する。図１乃至図３
は、本発明に係る半導体装置の製造工程を示しており、
その一実施例を示す断面図である。図１（ａ）に示すよ
うに、半導体基板１を熱酸化することによって、その表
面に第１のゲート酸化膜となる約２００Åの厚さの熱酸
化膜２を形成する。熱酸化膜２の保護膜として、気相成
長法（ＣＶＤ法）による２００Å以下の厚さのシリコン
窒化膜（Ｓｉ3 Ｎ4 ）８を形成する。更に、３５０℃程
度の低温による減圧（ＬＰ）ＣＶＤ法により、シリコン
酸化膜等のＬＴＯ膜（Low Temperature Oxid）を堆積す
る。気相成長層であるＬＴＯ膜３は、その厚さを３００
０Å以下とすることが望ましい。更に、ＬＴＯ膜３にレ
ジスト膜を全面に被着してパターニングし、レジストマ
スク１０を形成する。このレジストマスクの幅Ｌ1 は、
製造装置の最小解像寸法に設定するのが理想的である
が、多少の余裕を与えてもよい。
方法について、図面を参照して説明する。図１乃至図３
は、本発明に係る半導体装置の製造工程を示しており、
その一実施例を示す断面図である。図１（ａ）に示すよ
うに、半導体基板１を熱酸化することによって、その表
面に第１のゲート酸化膜となる約２００Åの厚さの熱酸
化膜２を形成する。熱酸化膜２の保護膜として、気相成
長法（ＣＶＤ法）による２００Å以下の厚さのシリコン
窒化膜（Ｓｉ3 Ｎ4 ）８を形成する。更に、３５０℃程
度の低温による減圧（ＬＰ）ＣＶＤ法により、シリコン
酸化膜等のＬＴＯ膜（Low Temperature Oxid）を堆積す
る。気相成長層であるＬＴＯ膜３は、その厚さを３００
０Å以下とすることが望ましい。更に、ＬＴＯ膜３にレ
ジスト膜を全面に被着してパターニングし、レジストマ
スク１０を形成する。このレジストマスクの幅Ｌ1 は、
製造装置の最小解像寸法に設定するのが理想的である
が、多少の余裕を与えてもよい。
【００１６】次に、図１（ｂ）に示すように、パターニ
ングされたレジストマスク１０により、ＬＴＯ膜３をＲ
ＩＥ（Reacting Ion Etching）法等によってエッチング
して半導体基板面に帯状或いは矩形状のＬＴＯ膜９1 ，
９2 が形成される。ＬＴＯ膜９1 ，９2 の直下にはＲＩ
Ｅ法又はＣＤＥ（Chemical Dry Etching）法によってパ
ターニングされたシリコン窒化膜８1 ，８2 が形成され
る。その後、図１（ｃ）に示すように、導電性のポリシ
リコン層１１をＣＶＤ法によって堆積し、図１（ｄ）に
示すように、ポリシリコン層１１をＲＩＥ法による等方
向性エッチングによってエッチバックして導電性スペー
サ１１ａ，１１ｂを形成する。
ングされたレジストマスク１０により、ＬＴＯ膜３をＲ
ＩＥ（Reacting Ion Etching）法等によってエッチング
して半導体基板面に帯状或いは矩形状のＬＴＯ膜９1 ，
９2 が形成される。ＬＴＯ膜９1 ，９2 の直下にはＲＩ
Ｅ法又はＣＤＥ（Chemical Dry Etching）法によってパ
ターニングされたシリコン窒化膜８1 ，８2 が形成され
る。その後、図１（ｃ）に示すように、導電性のポリシ
リコン層１１をＣＶＤ法によって堆積し、図１（ｄ）に
示すように、ポリシリコン層１１をＲＩＥ法による等方
向性エッチングによってエッチバックして導電性スペー
サ１１ａ，１１ｂを形成する。
【００１７】図１（ｄ）に続く、図２（ａ）は、レジス
ト膜を全面に被着した後、パターニングしてレジストマ
スク１２を形成し、レジストマスク１２から露出するＬ
ＴＯ膜９1 ，９2 をＲＩＥ法によってエッチングする工
程であり、その後、レジストマスク１２を除去する。続
いて、図２（ｂ）に示すように、２００Å以下の厚さの
シリコン窒化膜１３をＣＶＤ法によって導電性スペーサ
１１ａ，１１ｂをを覆うように形成する。その後、図２
（ｃ）に示すように、ＲＩＥ法又はＣＤＥ法によってシ
リコン窒化膜１３をエッチバックして導電性スペーサ１
１ａ，１１ｂの側壁にシリコン窒化膜１３1 ，１３2 を
形成する。続いて、図２（ｄ）に示すように、導電性ス
ペーサ１１ａ、１１ｂとシリコン窒化膜１３1 ，１３2
をマスクとし、セルフアライメント法によって露出する
熱酸化膜２を除去してゲート酸化膜２1 乃至２4 を形成
する。
ト膜を全面に被着した後、パターニングしてレジストマ
スク１２を形成し、レジストマスク１２から露出するＬ
ＴＯ膜９1 ，９2 をＲＩＥ法によってエッチングする工
程であり、その後、レジストマスク１２を除去する。続
いて、図２（ｂ）に示すように、２００Å以下の厚さの
シリコン窒化膜１３をＣＶＤ法によって導電性スペーサ
１１ａ，１１ｂをを覆うように形成する。その後、図２
（ｃ）に示すように、ＲＩＥ法又はＣＤＥ法によってシ
リコン窒化膜１３をエッチバックして導電性スペーサ１
１ａ，１１ｂの側壁にシリコン窒化膜１３1 ，１３2 を
形成する。続いて、図２（ｄ）に示すように、導電性ス
ペーサ１１ａ、１１ｂとシリコン窒化膜１３1 ，１３2
をマスクとし、セルフアライメント法によって露出する
熱酸化膜２を除去してゲート酸化膜２1 乃至２4 を形成
する。
【００１８】図２（ｄ）の製造工程に続く図３（ａ）
は、熱酸化工程によって半導体基板１の露呈面に第２の
ゲート酸化膜となる熱酸化膜１４を形成する工程であ
る。この熱酸化工程で導電性スペーサ１１ａ，１１ｂの
表面にも熱酸化膜が形成される。熱酸化膜１４の厚さは
熱酸化膜２より薄い約１２０Åの厚さに形成される。図
３（ｂ）に示すように、シリコン窒化膜１３1 ，１３2
が除去された後に、導電性スペーサ１１ａ，１１ｂを覆
うように導電性のポリシリコン層１５がＬＰＣＶＤ法に
よって被着される。続いて、図３（ｃ）に示すように、
ポリシリコン層１５をＲＩＥ法によってエッチバック
し、導電性スペーサ１１ａ，１１ｂの側壁に導電性スペ
ーサ１５ａ，１５ｂが形成される。その後、図３（ｄ）
に示すように、導電性スペーサ１１ａ，１５ａ及び１１
ｂ，１５ｂをマスクとするセルフアライメント法によっ
て、ドーパントをイオン注入して、ソース・ドレイン拡
散層１６を形成する。導電性スペーサ１５ａ，１５ｂの
露呈面には酸化膜が形成される。その後、パッシベーシ
ョン膜等が形成され導電性スペーサをゲート電極とする
半導体装置が形成される。
は、熱酸化工程によって半導体基板１の露呈面に第２の
ゲート酸化膜となる熱酸化膜１４を形成する工程であ
る。この熱酸化工程で導電性スペーサ１１ａ，１１ｂの
表面にも熱酸化膜が形成される。熱酸化膜１４の厚さは
熱酸化膜２より薄い約１２０Åの厚さに形成される。図
３（ｂ）に示すように、シリコン窒化膜１３1 ，１３2
が除去された後に、導電性スペーサ１１ａ，１１ｂを覆
うように導電性のポリシリコン層１５がＬＰＣＶＤ法に
よって被着される。続いて、図３（ｃ）に示すように、
ポリシリコン層１５をＲＩＥ法によってエッチバック
し、導電性スペーサ１１ａ，１１ｂの側壁に導電性スペ
ーサ１５ａ，１５ｂが形成される。その後、図３（ｄ）
に示すように、導電性スペーサ１１ａ，１５ａ及び１１
ｂ，１５ｂをマスクとするセルフアライメント法によっ
て、ドーパントをイオン注入して、ソース・ドレイン拡
散層１６を形成する。導電性スペーサ１５ａ，１５ｂの
露呈面には酸化膜が形成される。その後、パッシベーシ
ョン膜等が形成され導電性スペーサをゲート電極とする
半導体装置が形成される。
【００１９】上述のような製造工程によって導電性スペ
ーサ１１ａ，１５ａ及び１１ｂ，１５ｂをそれぞれゲー
ト電極とするＭＯＳ型トランジスタ、所謂、スペーサ・
ゲート・トランジスタが形成される。このＭＯＳ型トラ
ンジスタは、最小解像寸法Ｌに隣接する二つの素子が形
成されることになり、従来の素子寸法の半分のサイズの
素子が形成される。又、導電性スペーサ１１ａ，１５ａ
の幅の大小によって非対称なＭＯＳトランジスタや、そ
れぞれの導電性スペーサの幅を等しくすれば対称なＭＯ
Ｓトランジスタを形成することができる。
ーサ１１ａ，１５ａ及び１１ｂ，１５ｂをそれぞれゲー
ト電極とするＭＯＳ型トランジスタ、所謂、スペーサ・
ゲート・トランジスタが形成される。このＭＯＳ型トラ
ンジスタは、最小解像寸法Ｌに隣接する二つの素子が形
成されることになり、従来の素子寸法の半分のサイズの
素子が形成される。又、導電性スペーサ１１ａ，１５ａ
の幅の大小によって非対称なＭＯＳトランジスタや、そ
れぞれの導電性スペーサの幅を等しくすれば対称なＭＯ
Ｓトランジスタを形成することができる。
【００２０】次に、本発明の他の実施例について、図４
に基づいて説明する。図４（ａ）は、図２（ａ）に続く
製造工程を示す断面図であり、ＬＴＯ膜を除去した後に
レジストマスクを除去して、図４（ｂ）に示すように、
ＲＩＥ法又はＣＤＥ法によってシリコン窒化膜８1 ，８
2 を除去する。図４（ｃ）に示すように、導電性スペー
サ１１ａ，１１ｂを覆うように導電性のポリシリコン層
１５をＣＶＤ法によって被着する。その後、図４（ｄ）
に示すように、ポリシリコン層１５をＲＩＥ法によって
エッチバックして導電性スペーサ１１ａ，１１ｂのそれ
ぞれの側壁に導電性スペーサ１５ａ，１５ｂを形成す
る。続いて、図４（ｅ）に示すように、導電性スペーサ
１１ａ，１５ａ及び１１ｂ，１５ｂをマスクとするセル
フアライメント法によって、ドーパントをイオン注入し
てソース・ドレイン拡散層１６を形成する。このような
製造工程は、最初に形成された熱酸化膜２をゲート酸化
膜とするものであり、熱酸化膜２を覆うシリコン窒化膜
の厚さを比較的厚く形成して、熱酸化膜２の保護膜とし
ており、導電性スペーサ１１ａ，１５ａ及び１１ｂ，１
５ｂをゲート電極とするスペーサ・ゲート・トランジス
タが形成される。
に基づいて説明する。図４（ａ）は、図２（ａ）に続く
製造工程を示す断面図であり、ＬＴＯ膜を除去した後に
レジストマスクを除去して、図４（ｂ）に示すように、
ＲＩＥ法又はＣＤＥ法によってシリコン窒化膜８1 ，８
2 を除去する。図４（ｃ）に示すように、導電性スペー
サ１１ａ，１１ｂを覆うように導電性のポリシリコン層
１５をＣＶＤ法によって被着する。その後、図４（ｄ）
に示すように、ポリシリコン層１５をＲＩＥ法によって
エッチバックして導電性スペーサ１１ａ，１１ｂのそれ
ぞれの側壁に導電性スペーサ１５ａ，１５ｂを形成す
る。続いて、図４（ｅ）に示すように、導電性スペーサ
１１ａ，１５ａ及び１１ｂ，１５ｂをマスクとするセル
フアライメント法によって、ドーパントをイオン注入し
てソース・ドレイン拡散層１６を形成する。このような
製造工程は、最初に形成された熱酸化膜２をゲート酸化
膜とするものであり、熱酸化膜２を覆うシリコン窒化膜
の厚さを比較的厚く形成して、熱酸化膜２の保護膜とし
ており、導電性スペーサ１１ａ，１５ａ及び１１ｂ，１
５ｂをゲート電極とするスペーサ・ゲート・トランジス
タが形成される。
【００２１】次に、本発明の他の実施例について、図５
に基づいて説明する。図１乃至図３の製造工程と略同様
な製造工程であるが、熱酸化膜２の上には、保護膜とし
てのシリコン窒化膜を形成することなく、ＬＴＯ膜等を
形成し、第１の導電性スペーサ１１ａ，１１ｂのみをゲ
ート電極として用いている。図５（ａ）に示すように、
レジスト膜をパターニングしてレジストマスク１２を形
成してその開口部からＬＴＯ膜９1 ，９2 を露出させた
後に、図５（ｂ）に示すように、ＲＩＥ法によってＬＴ
Ｏ膜９1 ，９2 を除去する。図５（ｃ）に示すように、
導電性スペーサ１１ａ，１１ｂをマスクとするセルフア
ライメント法によって、ドーパントをイオン注入して、
ソース・ドレイン拡散層１６を形成する。導電性スペー
サ１１ａ，１１ｂの表面には拡散工程と同時に酸化膜が
形成される。尚、図５の実施例では、熱酸化膜２に窒化
膜等の保護膜が除かれているが、保護膜を形成した後に
ＬＴＯ膜を堆積してもよいことは明らかである。
に基づいて説明する。図１乃至図３の製造工程と略同様
な製造工程であるが、熱酸化膜２の上には、保護膜とし
てのシリコン窒化膜を形成することなく、ＬＴＯ膜等を
形成し、第１の導電性スペーサ１１ａ，１１ｂのみをゲ
ート電極として用いている。図５（ａ）に示すように、
レジスト膜をパターニングしてレジストマスク１２を形
成してその開口部からＬＴＯ膜９1 ，９2 を露出させた
後に、図５（ｂ）に示すように、ＲＩＥ法によってＬＴ
Ｏ膜９1 ，９2 を除去する。図５（ｃ）に示すように、
導電性スペーサ１１ａ，１１ｂをマスクとするセルフア
ライメント法によって、ドーパントをイオン注入して、
ソース・ドレイン拡散層１６を形成する。導電性スペー
サ１１ａ，１１ｂの表面には拡散工程と同時に酸化膜が
形成される。尚、図５の実施例では、熱酸化膜２に窒化
膜等の保護膜が除かれているが、保護膜を形成した後に
ＬＴＯ膜を堆積してもよいことは明らかである。
【００２２】次に、本発明の他の実施例について、図６
に基づいて説明する。図５の実施例と同様な製造工程で
あるが、ＬＴＯ層９1 ，９2 を導電性ポリシリコン層と
したものである。図６（ａ）に示すように、レジスト膜
をパターニングしてレジストマスク１２を形成し、その
レジストマスク１２の開口部から導電性ポリシリコン層
９1 ′，９2 ′が選択的に露出している。図６（ｂ）に
示すように、レジストマスク１２から露出する導電性の
ポリシリコン層９1 ′，９2 ′を除去することによっ
て、導電性スペーサ１１ａ，１１ｂの側壁に導電性ポリ
シリコン層９ａ，９ｂが形成される。その後、図６
（ｃ）に示すように、導電性スペーサ１１ａ，１１ｂ及
び導電性のポリシリコン層９ａ，９ｂをマスクとするセ
ルフアライメト法により、ドーパントをイオン注入する
ことによってソース・ドレイン拡散層１６が形成され
る。この拡散工程で導電性スペーサ１１ａ，１１ｂと導
電性ポリシリコン層９ａ，９ｂの表面に熱酸化膜が形成
される。この実施例の場合は、素子間隔Ｌを最小解像寸
法に設定すればよく、この半導体装置では、導電性スペ
ーサ１１ａと導電性ポリシリコン層９ａをゲート電極と
するものである。
に基づいて説明する。図５の実施例と同様な製造工程で
あるが、ＬＴＯ層９1 ，９2 を導電性ポリシリコン層と
したものである。図６（ａ）に示すように、レジスト膜
をパターニングしてレジストマスク１２を形成し、その
レジストマスク１２の開口部から導電性ポリシリコン層
９1 ′，９2 ′が選択的に露出している。図６（ｂ）に
示すように、レジストマスク１２から露出する導電性の
ポリシリコン層９1 ′，９2 ′を除去することによっ
て、導電性スペーサ１１ａ，１１ｂの側壁に導電性ポリ
シリコン層９ａ，９ｂが形成される。その後、図６
（ｃ）に示すように、導電性スペーサ１１ａ，１１ｂ及
び導電性のポリシリコン層９ａ，９ｂをマスクとするセ
ルフアライメト法により、ドーパントをイオン注入する
ことによってソース・ドレイン拡散層１６が形成され
る。この拡散工程で導電性スペーサ１１ａ，１１ｂと導
電性ポリシリコン層９ａ，９ｂの表面に熱酸化膜が形成
される。この実施例の場合は、素子間隔Ｌを最小解像寸
法に設定すればよく、この半導体装置では、導電性スペ
ーサ１１ａと導電性ポリシリコン層９ａをゲート電極と
するものである。
【００２３】次に、本発明の他の実施例について、図７
に基づき説明する。図７は、フローティングゲートを備
えるＭＯＳ型トランジスタであり、導電性スペーサのア
スペクト比を低下させる平坦化処理工程を経て制御ゲー
ト層が形成されている。図７（ａ）は、図１乃至図３，
図４或いは図６の実施例に続く製造工程を示しており、
半導体基板１には、ゲート酸化膜２が比較的厚く形成さ
れるとともに、ゲート酸化膜２の厚さより薄いゲート酸
化膜１４が形成されている。これらのゲート酸化膜２，
１４の上に導電性スペーサ２０が形成されている。導電
性スペーサ２０は、上記実施例のような一つの導電性ス
ペーサや導電性スペーサと導電性ポリシリコン層とによ
るもの或いは一つの導電性スペーサによる導電層であっ
て、この導電層をフローティングゲートとするものであ
る。このような導電性スペーサ２０をマスクとしてドー
パントをイオン注入してソース・ドレイン拡散層１６が
形成される。導電性スペーサ２０の表面には、拡散工程
でシリコン酸化膜２０ａが形成されている。
に基づき説明する。図７は、フローティングゲートを備
えるＭＯＳ型トランジスタであり、導電性スペーサのア
スペクト比を低下させる平坦化処理工程を経て制御ゲー
ト層が形成されている。図７（ａ）は、図１乃至図３，
図４或いは図６の実施例に続く製造工程を示しており、
半導体基板１には、ゲート酸化膜２が比較的厚く形成さ
れるとともに、ゲート酸化膜２の厚さより薄いゲート酸
化膜１４が形成されている。これらのゲート酸化膜２，
１４の上に導電性スペーサ２０が形成されている。導電
性スペーサ２０は、上記実施例のような一つの導電性ス
ペーサや導電性スペーサと導電性ポリシリコン層とによ
るもの或いは一つの導電性スペーサによる導電層であっ
て、この導電層をフローティングゲートとするものであ
る。このような導電性スペーサ２０をマスクとしてドー
パントをイオン注入してソース・ドレイン拡散層１６が
形成される。導電性スペーサ２０の表面には、拡散工程
でシリコン酸化膜２０ａが形成されている。
【００２４】図７（ｂ）に示すように、導電性スペーサ
２０を覆うようにＬＴＯ層１７を形成する。その後、図
７（ｃ）に示すように、平坦化処理の為にＳＯＧ（Spin
-on-Glass)層１８を形成する。続いて、図７（ｄ）に示
すように、ＳＯＧ層１８をＲＩＥ法によってエッチバッ
クする。導電性スペーサ２０の表面に形成された酸化膜
２０ａを希釈したフッ化水素水で除去する。希フッ化水
素水は、ポリシリコン層に対し高い選択比でシリコン酸
化膜２０ａをエッチングする。シリコン酸化膜２０ａが
除去されるので導電性スペーサ２０の先端は削られる。
平坦化処理によってＳＯＧ層の残渣１８ａが形成される
が、残らないようにすることが望ましい。その後、図７
（ｅ）に示すように、導電性スペーサ２０を覆うように
ＯＮＯ膜１９を被着した後、導電性のポリサンド層２１
を被着し、ポリサイド層２１をパターニングして制御ゲ
ート層が形成される。図７に示すように、この導電性ス
ペーサ２０に絶縁膜を形成し、その絶縁膜上にポリサイ
ド層等の導電層を形成することにより、フローティング
ゲート及び制御ゲートを備える不揮発性半導体記憶素子
が形成される。このようなスペーサ・ゲート・トランジ
スタは、ＥＰＲＯＭ或いはフラッシュＥＥＰＲＯＭとし
て用いることができる。
２０を覆うようにＬＴＯ層１７を形成する。その後、図
７（ｃ）に示すように、平坦化処理の為にＳＯＧ（Spin
-on-Glass)層１８を形成する。続いて、図７（ｄ）に示
すように、ＳＯＧ層１８をＲＩＥ法によってエッチバッ
クする。導電性スペーサ２０の表面に形成された酸化膜
２０ａを希釈したフッ化水素水で除去する。希フッ化水
素水は、ポリシリコン層に対し高い選択比でシリコン酸
化膜２０ａをエッチングする。シリコン酸化膜２０ａが
除去されるので導電性スペーサ２０の先端は削られる。
平坦化処理によってＳＯＧ層の残渣１８ａが形成される
が、残らないようにすることが望ましい。その後、図７
（ｅ）に示すように、導電性スペーサ２０を覆うように
ＯＮＯ膜１９を被着した後、導電性のポリサンド層２１
を被着し、ポリサイド層２１をパターニングして制御ゲ
ート層が形成される。図７に示すように、この導電性ス
ペーサ２０に絶縁膜を形成し、その絶縁膜上にポリサイ
ド層等の導電層を形成することにより、フローティング
ゲート及び制御ゲートを備える不揮発性半導体記憶素子
が形成される。このようなスペーサ・ゲート・トランジ
スタは、ＥＰＲＯＭ或いはフラッシュＥＥＰＲＯＭとし
て用いることができる。
【００２５】上述のようなスペーサ・ゲート・トランジ
スタは、図８の断面図に示すように、１６D がドレイン
拡散層であり、１６S がソース拡散層が形成されてい
る。例えば、片側のゲート膜厚を厚くし、ソースを接地
し、ドレインに電圧を印加し、ゲート電圧を印加する
と、ドレイン側にチャネルができ難く、空乏層ａが形成
され、ソース側に偏ったチャネルｂが形成される。所
謂、ダイオード構造を有するＭＯＳトランジスタが形成
される。又、ゲート電極の膜厚を厚くすることができる
ので、ゲート電極の抵抗を低くすることができる。尚、
ゲート酸化膜の膜厚を等しくすることによって、左右対
称なＭＯＳ型トランジスタを形成することができる。
スタは、図８の断面図に示すように、１６D がドレイン
拡散層であり、１６S がソース拡散層が形成されてい
る。例えば、片側のゲート膜厚を厚くし、ソースを接地
し、ドレインに電圧を印加し、ゲート電圧を印加する
と、ドレイン側にチャネルができ難く、空乏層ａが形成
され、ソース側に偏ったチャネルｂが形成される。所
謂、ダイオード構造を有するＭＯＳトランジスタが形成
される。又、ゲート電極の膜厚を厚くすることができる
ので、ゲート電極の抵抗を低くすることができる。尚、
ゲート酸化膜の膜厚を等しくすることによって、左右対
称なＭＯＳ型トランジスタを形成することができる。
【００２６】無論、ソース・ドレイン拡散層は、図９
（ａ）に示すように、導電性スペーサ２０をマスクとし
て半導体基板に対して垂直にドーパントが入射されるよ
うにしてもよいが、図９（ｂ）に示すように、斜めにド
ーパントがイオン注入することによって、ソース・ドレ
イン拡散層がチャネルの内部まで深く形成し、チャネル
幅を狭くすることもできる。又、一方のみを斜めにドー
パントをイオン注入することによっても、非対称なＭＯ
Ｓ型トランジスタを形成することができる。又、図９
（ｃ），（ｄ）に示すように、ドーパントを斜めに打ち
込むことによって、オフセット領域が形成されるので、
これによりオフセット・ゲート型トランジスタ或いはオ
フセット・ゲート型フラッシュ・メモリセルを形成する
ことができる。
（ａ）に示すように、導電性スペーサ２０をマスクとし
て半導体基板に対して垂直にドーパントが入射されるよ
うにしてもよいが、図９（ｂ）に示すように、斜めにド
ーパントがイオン注入することによって、ソース・ドレ
イン拡散層がチャネルの内部まで深く形成し、チャネル
幅を狭くすることもできる。又、一方のみを斜めにドー
パントをイオン注入することによっても、非対称なＭＯ
Ｓ型トランジスタを形成することができる。又、図９
（ｃ），（ｄ）に示すように、ドーパントを斜めに打ち
込むことによって、オフセット領域が形成されるので、
これによりオフセット・ゲート型トランジスタ或いはオ
フセット・ゲート型フラッシュ・メモリセルを形成する
ことができる。
【００２７】次に、本発明の他の実施例であり、ＬＤＤ
（Lightly Doped Drain)構造のＭＯＳトランジスタにつ
いて、図１０に基づいて説明する。図１０（ａ）に示す
ように、導電性スペーサ２０をマスクとしてドーパント
をイオン注入してシャロー拡散層２２を形成し、その
後、図１０（ｂ）に示すように、ポリシリコン層２２を
形成する。図１０（ｃ）に示すように、ポリシリコン層
２２をＲＩＥ法によってエッチバックして、導電性スペ
ーサ２０の円弧状部に第２のスペーサ２２ａ，２２ｂを
形成する。その後、導電性スペーサ２０と第２のスペー
サ２２ａ，２２ｂをマスクとしてソース・ドレイン拡散
層１６D,１６Sを形成することによって、ＬＤＤ構造の
ＭＯＳトランジスタが形成される。無論、導電性スペー
サ２０とスペーサ２２ａ，２２ｂの上に制御ゲートを形
成することによって、フローティングゲートを有するＭ
ＯＳ型トランジスタを形成することができる。無論、図
５に示すような片側のみの導電性スペーサを形成し、こ
の導電性スペーサの円弧状部に導電性スペーサを形成し
てゲート電極或いはフローティングゲートとしてもよ
い。
（Lightly Doped Drain)構造のＭＯＳトランジスタにつ
いて、図１０に基づいて説明する。図１０（ａ）に示す
ように、導電性スペーサ２０をマスクとしてドーパント
をイオン注入してシャロー拡散層２２を形成し、その
後、図１０（ｂ）に示すように、ポリシリコン層２２を
形成する。図１０（ｃ）に示すように、ポリシリコン層
２２をＲＩＥ法によってエッチバックして、導電性スペ
ーサ２０の円弧状部に第２のスペーサ２２ａ，２２ｂを
形成する。その後、導電性スペーサ２０と第２のスペー
サ２２ａ，２２ｂをマスクとしてソース・ドレイン拡散
層１６D,１６Sを形成することによって、ＬＤＤ構造の
ＭＯＳトランジスタが形成される。無論、導電性スペー
サ２０とスペーサ２２ａ，２２ｂの上に制御ゲートを形
成することによって、フローティングゲートを有するＭ
ＯＳ型トランジスタを形成することができる。無論、図
５に示すような片側のみの導電性スペーサを形成し、こ
の導電性スペーサの円弧状部に導電性スペーサを形成し
てゲート電極或いはフローティングゲートとしてもよ
い。
【００２８】更に、図１１は、導電性スペーサとして、
導電性を有するサイドウォールと酸化膜で形成した実施
例を示している。図１１（ａ）は、半導体基板に比較的
厚いゲート酸化膜となる熱酸化膜が形成され、矩形状或
いは短冊状のＬＴＯ膜９が形成され、その側壁に導電性
を有するサイドウォール酸化膜２３が形成された後、ポ
リシリコン層２４を堆積する。その後、図１１（ｂ）に
示すように、ポリシリコン層２４をＲＩＥ法によってエ
ッチバックして、サイドウォール・ポリシリコン層２４
ａを形成する。続いて、図１１（ｃ）に示すように、Ｌ
ＴＯ膜９を除去して、再び、ゲート酸化膜１４を形成し
て、導電性のサイドウォール・スペーサ酸化膜２３ｂと
サイドウォール・ポリシリコン層２４ｂを形成する。こ
のようにサイドウォール・スペーサ酸化膜２３ａ，２３
ｂを導電性スペーサとするスペーサ・ゲート・トランジ
スタを形成することができる。
導電性を有するサイドウォールと酸化膜で形成した実施
例を示している。図１１（ａ）は、半導体基板に比較的
厚いゲート酸化膜となる熱酸化膜が形成され、矩形状或
いは短冊状のＬＴＯ膜９が形成され、その側壁に導電性
を有するサイドウォール酸化膜２３が形成された後、ポ
リシリコン層２４を堆積する。その後、図１１（ｂ）に
示すように、ポリシリコン層２４をＲＩＥ法によってエ
ッチバックして、サイドウォール・ポリシリコン層２４
ａを形成する。続いて、図１１（ｃ）に示すように、Ｌ
ＴＯ膜９を除去して、再び、ゲート酸化膜１４を形成し
て、導電性のサイドウォール・スペーサ酸化膜２３ｂと
サイドウォール・ポリシリコン層２４ｂを形成する。こ
のようにサイドウォール・スペーサ酸化膜２３ａ，２３
ｂを導電性スペーサとするスペーサ・ゲート・トランジ
スタを形成することができる。
【００２９】無論、上記実施例のＬＴＯ膜は、実施例に
限定することなく、８００℃以下の温度による気相成長
層（ＨＴＯ，High Temperation Oxide) や、プラズマＣ
ＶＤやスパッタ法による薄膜、ＴＥＯＳ（トリ・エチレ
ン・オルソ・シリケート）或いはＯ3 - ＴＥＯＳ（テト
ラエトキシシラン）系等による種々の薄膜形成層を用い
ることができる。又、ＨＴＯ膜を除く、ＬＴＯ膜、プラ
ズマＣＶＤ、スパッタ法、ＴＥＯＳ（トリ・エチレン・
オルソ・シリケート）或いはＯ3 - ＴＥＯＳ（テトラエ
トキシシラン）系等による薄膜形成層を用いた方がウエ
ット・エッチング時に、熱酸化膜との間で比較的高い選
択比（エッチングレート）が得られる。即ち、除去した
いＬＴＯ膜等の酸化膜を速く除去して、横方向エッチン
グを少なくすることができる。又、低温による薄膜形成
層とすることにより、ゲート酸化膜等のシリコン窒化膜
等の保護膜を形成することなく、次工程を行うことも可
能である。ＨＴＯ膜の場合には、ゲート酸化膜を破損す
るおそれがあるので、窒化膜等の厚さを厚くして十分な
保護を施す必要がある。
限定することなく、８００℃以下の温度による気相成長
層（ＨＴＯ，High Temperation Oxide) や、プラズマＣ
ＶＤやスパッタ法による薄膜、ＴＥＯＳ（トリ・エチレ
ン・オルソ・シリケート）或いはＯ3 - ＴＥＯＳ（テト
ラエトキシシラン）系等による種々の薄膜形成層を用い
ることができる。又、ＨＴＯ膜を除く、ＬＴＯ膜、プラ
ズマＣＶＤ、スパッタ法、ＴＥＯＳ（トリ・エチレン・
オルソ・シリケート）或いはＯ3 - ＴＥＯＳ（テトラエ
トキシシラン）系等による薄膜形成層を用いた方がウエ
ット・エッチング時に、熱酸化膜との間で比較的高い選
択比（エッチングレート）が得られる。即ち、除去した
いＬＴＯ膜等の酸化膜を速く除去して、横方向エッチン
グを少なくすることができる。又、低温による薄膜形成
層とすることにより、ゲート酸化膜等のシリコン窒化膜
等の保護膜を形成することなく、次工程を行うことも可
能である。ＨＴＯ膜の場合には、ゲート酸化膜を破損す
るおそれがあるので、窒化膜等の厚さを厚くして十分な
保護を施す必要がある。
【００３０】本発明の半導体装置は、ＭＯＳ型トランジ
スタのゲート電極或いはフローティングゲートとし、上
記のような種々な形態の導電性スペーサを用いたスペー
サ・ゲート・トランジスタであり、本発明の半導体装置
の製造方法によれば、設計ルールによって規制されるこ
となく、ＭＯＳ型トランジスタのゲート幅を、従来のゲ
ート電極の幅より狭い幅とすることができる。即ち、上
記実施例で示した距離Ｌが従来のゲート幅Ｌと同一であ
るとするならば、従来のＭＯＳトランジスタのおおよそ
半分の寸法の素子を形成することができる。無論、素子
間距離Ｌは、従来のＭＯＳトランジスタのゲート幅Ｌに
限定するものではないことはいうまでもない。又、本発
明によるスペーサ・ゲート・トランジスタと従来のＭＯ
Ｓトランジスタを混在して半導体装置を形成してもよい
ことは明らかである。
スタのゲート電極或いはフローティングゲートとし、上
記のような種々な形態の導電性スペーサを用いたスペー
サ・ゲート・トランジスタであり、本発明の半導体装置
の製造方法によれば、設計ルールによって規制されるこ
となく、ＭＯＳ型トランジスタのゲート幅を、従来のゲ
ート電極の幅より狭い幅とすることができる。即ち、上
記実施例で示した距離Ｌが従来のゲート幅Ｌと同一であ
るとするならば、従来のＭＯＳトランジスタのおおよそ
半分の寸法の素子を形成することができる。無論、素子
間距離Ｌは、従来のＭＯＳトランジスタのゲート幅Ｌに
限定するものではないことはいうまでもない。又、本発
明によるスペーサ・ゲート・トランジスタと従来のＭＯ
Ｓトランジスタを混在して半導体装置を形成してもよい
ことは明らかである。
【００３１】
【発明の効果】上述のように、本発明によれば、ＭＯＳ
型トランジスタのゲート電極又はフローティングゲート
を、導電性スペーサや導電性のサイドウオール酸化膜に
よって形成した、所謂、スペーサ・ゲート・トランジス
タであり、設計ルールによる配線幅より狭いゲート幅の
ＭＯＳ型トランジスタが容易に形成できる利点がある。
従って、既存の半導体製造装置によって、設計ルールに
規制されることなく、半導体装置の集積度を飛躍的に高
めることができる効果を奏するものである。又、本発明
によれば、従来のＭＯＳ型トランジスタの略半分の素子
寸法にすることができるので、半導体記憶装置や不揮発
性半導体記憶装置の記憶素子として用いれば、記憶素子
の集積度を飛躍的に高めることができる効果を奏するも
のである。
型トランジスタのゲート電極又はフローティングゲート
を、導電性スペーサや導電性のサイドウオール酸化膜に
よって形成した、所謂、スペーサ・ゲート・トランジス
タであり、設計ルールによる配線幅より狭いゲート幅の
ＭＯＳ型トランジスタが容易に形成できる利点がある。
従って、既存の半導体製造装置によって、設計ルールに
規制されることなく、半導体装置の集積度を飛躍的に高
めることができる効果を奏するものである。又、本発明
によれば、従来のＭＯＳ型トランジスタの略半分の素子
寸法にすることができるので、半導体記憶装置や不揮発
性半導体記憶装置の記憶素子として用いれば、記憶素子
の集積度を飛躍的に高めることができる効果を奏するも
のである。
【００３２】又、本発明によれば、二つの導電性スペー
サを用いたゲート電極であるとすると、一方の導電性ス
ペーサ直下のゲート酸化膜の膜厚を厚くし、他方の膜厚
を薄くすることができるので、ゲート電極の抵抗値は低
下し、高い周波数特性を有するＭＯＳトランジスタを形
成することができる利点がある。更に、導電性スペーサ
の幅を調整して、オフセット部を容易に形成できるの
で、ダイオード型のＭＯＳトランジスタが容易に形成で
きる。即ち、素子寸法の小さく、且つ、対称又は非対称
なＭＯＳ型トランジスタやＬＤＤ構造のＭＯＳトランジ
スタが容易に形成することができる効果を奏するもので
ある。
サを用いたゲート電極であるとすると、一方の導電性ス
ペーサ直下のゲート酸化膜の膜厚を厚くし、他方の膜厚
を薄くすることができるので、ゲート電極の抵抗値は低
下し、高い周波数特性を有するＭＯＳトランジスタを形
成することができる利点がある。更に、導電性スペーサ
の幅を調整して、オフセット部を容易に形成できるの
で、ダイオード型のＭＯＳトランジスタが容易に形成で
きる。即ち、素子寸法の小さく、且つ、対称又は非対称
なＭＯＳ型トランジスタやＬＤＤ構造のＭＯＳトランジ
スタが容易に形成することができる効果を奏するもので
ある。
【図面の簡単な説明】
【図１】（ａ）乃至（ｄ）は、本発明に係る半導体装置
の製造方法の一実施例の断面図である。
の製造方法の一実施例の断面図である。
【図２】（ａ）乃至（ｄ）は、図１（ｄ）に続く、製造
工程を示す断面図である。
工程を示す断面図である。
【図３】（ａ）乃至（ｄ）は、図２（ｄ）に続く、製造
工程を示す断面図である。
工程を示す断面図である。
【図４】（ａ）乃至（ｅ）は、本発明に係る半導体装置
の製造方法の他の実施例を示す断面図である。
の製造方法の他の実施例を示す断面図である。
【図５】（ａ）乃至（ｃ）は、本発明に係る半導体装置
の製造方法の他の実施例を示す断面図である。
の製造方法の他の実施例を示す断面図である。
【図６】（ａ）乃至（ｃ）は、本発明に係る半導体装置
の製造方法の他の実施例を示す断面図である。
の製造方法の他の実施例を示す断面図である。
【図７】（ａ）乃至（ｅ）は、本発明に係る半導体装置
の製造方法の他の実施例を示す断面図である。
の製造方法の他の実施例を示す断面図である。
【図８】スペーサ・ゲート・トランジスタを説明する為
の断面図である。
の断面図である。
【図９】ソース・ドレイン拡散層を形成する方法を示す
為の図である。
為の図である。
【図１０】（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法の他の実施例であるＬＤＤ構造のスペーサ
・ゲート・トランジスタを示す断面図である。
置の製造方法の他の実施例であるＬＤＤ構造のスペーサ
・ゲート・トランジスタを示す断面図である。
【図１１】（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法の他の実施例であるサイドウォール構造の
スペーサ・ゲート・トランジスタを示す断面図である。
置の製造方法の他の実施例であるサイドウォール構造の
スペーサ・ゲート・トランジスタを示す断面図である。
【図１２】（ａ）乃至（ｄ）は、従来の半導体装置の製
造方法を説明する為の製造工程を示す断面図である。
造方法を説明する為の製造工程を示す断面図である。
１ 半導体基板 ２ 熱酸化膜 ８，８1 ，８2 シリコン窒化膜 ９，９1 ，９2 ＬＴＯ膜（薄膜形成層） １０，１２ レジストマスク １１ ポリシリコン層 １１ａ，１１ｂ 導電性スペーサ １３，１３1 ，１３2 シリコン窒化膜 １４ 熱酸化膜 １５ 導電性のポリシリコン層 １５ａ，１５ｂ 導電性スペーサ １６ ソース・ドレイン拡散層 １６D ドレイン拡散層 １６S ソース拡散層 １７ ＬＴＯ膜 １８ ＳＯＧ膜 １９ ＯＮＯ膜 ２０ 導電性スペーサ ２０ａ 熱酸化膜 ２１ ポリサイド層 ２２ シャロー拡散層 ２３ａ，２３ｂ サイドウォール・スペーサ酸化膜 ２４ａ，２４ｂ サイドウォール・ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】 ソース・ドレイン拡散層を備える半導体
装置に於いて、 前記半導体装置のゲート電極又はフローティングゲート
が導電性スペーサからなることを特徴とする半導体装
置。 - 【請求項２】 ソース・ドレイン拡散層を備える半導体
装置に於いて、 前記半導体装置のゲート電極又はフローティングゲート
が互いに接する第１と第２の導電性スペーサからなるこ
とを特徴とする半導体装置。 - 【請求項３】 前記第１と第２の導電性スペーサが導電
性のサイドウォールと酸化膜からなることを特徴とする
請求項２に記載の半導体装置。 - 【請求項４】 ソース・ドレイン拡散層を備える半導体
装置に於いて、 前記半導体装置のゲート電極又はフローティングゲート
が互いに接する第１と第２の導電性スペーサと、前記第
１と第２の導電性スペーサの円弧状部にそれぞれ形成さ
れた第３と第４のスペーサとからなることを特徴とする
半導体装置。 - 【請求項５】 ソース・ドレイン拡散層を備える半導体
装置に於いて、 半導体基板の表面に形成されたゲート酸化膜と、前記ゲ
ート酸化膜上に互いに接する第１と第２の導電性スペー
サからなるフローティングゲートと、前記第１と第２の
導電性スペーサのアスペクト比を低下させる平坦化処理
層と、前記平坦化処理層と前記第１と第２の導電性スペ
ーサを覆う絶縁膜と、前記絶縁膜に形成された制御ゲー
ト層とからなることを特徴とする半導体装置。 - 【請求項６】 前記第１と第２の導電性スペーサの下層
にそれぞれ形成された第１と第２のゲート酸化膜の膜厚
が異なることを特徴とする請求項２に記載の半導体装
置。 - 【請求項７】 半導体装置の製造方法に於いて、 半導体基板の表面に形成された第１のゲート酸化膜に、
矩形状の薄膜形成層を形成し、前記矩形状の薄膜形成層
の両側端に第１の導電性スペーサを形成し、前記矩形状
の薄膜形成層を除去した後、第２のゲート酸化膜を形成
し、前記第１の導電性スペーサの側壁に第２の導電性ス
ペーサを形成し、前記第１と第２の導電性スペーサをマ
スクとしてソース・ドレイン拡散層を形成することを特
徴とする半導体装置の製造方法。 - 【請求項８】 半導体装置の製造方法に於いて、 半導体基板の表面にゲート酸化膜となる熱酸化膜を形成
する熱酸化工程と、 前記熱酸化膜に低温による薄膜形成層を形成する工程
と、 前記薄膜形成層を選択的にエッチングして素子間隔を設
定するパターニング工程と、 パターニングされた前記薄膜形成層を覆う第１の導電層
を堆積する工程と、 前記第１の導電層をエッチングして前記薄膜形成層の側
壁に導電性スペーサを形成する工程と、 前記薄膜形成層の全てを除去するか、又は、前記導電性
スペーサの側壁に前記気相成長層の一部を残すエッチン
グ工程と、 前記エッチング工程で形成された導電性スペーサ等をマ
スクとしてソース・ドレイン拡散層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体装置の製造方法に於いて、 半導体基板の表面に第１のゲート酸化膜となる熱拡散層
を形成する工程と、 前記熱拡散層を覆う窒化膜等の保護膜を形成する工程
と、 前記保護膜に薄膜形成層を形成する工程と、 前記薄膜形成層を選択的にエッチングして素子間隔を設
定するパターニング工程と、 パターニングされた前記薄膜形成層を覆う第１の導電層
を堆積する工程と、 前記第１の導電層をエッチングして前記薄膜形成層の両
側壁に第１の導電性スペーサを形成する工程と、 前記薄膜形成層とその下層の前記保護膜と前記熱酸化膜
を除去して前記半導体基板の表面を露出する工程と、 前記表面の露出した半導体基板に第２のゲート酸化膜と
なる熱酸化膜を形成する工程と、 前記第１の導電性スペーサを覆う第２の導電層を堆積す
る工程と、 前記第２の導電層をエッチングして前記第１の導電性ス
ペーサの側壁に第２の導電性スペーサを形成する工程
と、 前記第１と第２の導電性スペーサをマスクとしてソース
・ドレイン拡散層を形成する拡散工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体装置の製造方法に於いて、 半導体基板の表面にゲート酸化膜となる熱酸化膜を形成
する工程と、 前記熱酸化膜を覆う窒化膜等の保護膜を形成する工程
と、 前記保護膜に薄膜形成層を堆積する工程と、 前記薄膜形成層を選択的にエッチングして素子間隔を設
定するパターニング工程と、 パターニングされた前記薄膜形成層を覆う第１の導電層
を堆積する工程と、 前記第１の導電層をエッチングして前記薄膜形成層の両
側壁に第１の導電性スペーサを形成する工程と、 前記薄膜形成層とその下層の前記保護膜と前記ゲート酸
化膜を除去して前記半導体基板の表面を露出するエッチ
ング工程と、 前記表面の露出した半導体基板に第２のゲート酸化膜と
なる熱酸化膜を形成する工程と、 前記第１の導電性スペーサを覆う第２の導電層を堆積す
る工程と、 前記第２の導電層をエッチングして前記第１の導電性ス
ペーサの側壁に第２の導電性スペーサを形成する工程
と、 前記第１と第２の導電性スペーサをマスクとしてドーパ
ントをイオン注入してソース・ドレイン拡散層を形成す
る拡散工程と、 前記第１と第２の導電性スペーサのアスペクト比を低下
させる平坦化処理工程と、 前記平坦化処理工程の後に絶縁層を形成する工程と、 前記絶縁層を覆う導電層をパターニングして制御ゲート
層を形成するエッチグ工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405293A JPH0730110A (ja) | 1993-07-14 | 1993-07-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405293A JPH0730110A (ja) | 1993-07-14 | 1993-07-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730110A true JPH0730110A (ja) | 1995-01-31 |
Family
ID=15971783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17405293A Withdrawn JPH0730110A (ja) | 1993-07-14 | 1993-07-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730110A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004194A (ko) * | 1998-06-30 | 2000-01-25 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| KR20000065395A (ko) * | 1999-04-02 | 2000-11-15 | 김영환 | 단전자 트랜지스터의 제조 방법 |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2007165862A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010199300A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | マルチドットフラッシュメモリ及びその製造方法 |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
| US20250183035A1 (en) * | 2023-12-05 | 2025-06-05 | Semiconductor Components Industries, Llc | Methods for manufacturing power semiconductor devices and power semicondudctor structures |
-
1993
- 1993-07-14 JP JP17405293A patent/JPH0730110A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004194A (ko) * | 1998-06-30 | 2000-01-25 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| KR20000065395A (ko) * | 1999-04-02 | 2000-11-15 | 김영환 | 단전자 트랜지스터의 제조 방법 |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2007165862A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010199300A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | マルチドットフラッシュメモリ及びその製造方法 |
| US8456908B2 (en) | 2009-02-25 | 2013-06-04 | Kabushiki Kaisha Toshiba | Multi-dot flash memory and method of manufacturing the same |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
| US20250183035A1 (en) * | 2023-12-05 | 2025-06-05 | Semiconductor Components Industries, Llc | Methods for manufacturing power semiconductor devices and power semicondudctor structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3043135B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| JPH0414880A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH0730110A (ja) | 半導体装置及びその製造方法 | |
| JP3516616B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3360064B2 (ja) | 半導体素子の製造方法 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| US20070254433A1 (en) | Method of fabricating flash memory device | |
| JPH09237845A (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| US20060148164A1 (en) | Method of fabricating fin field-effect transistors | |
| JPH1041414A (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| JPH0563206A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5530276A (en) | Nonvolatile semiconductor memory device | |
| JP3526090B2 (ja) | 半導体装置の製造方法 | |
| KR100324830B1 (ko) | 장치의 분리 구조 내에 채널 컷 확산 영역을 갖는 반도체 장치 및 그 제조방법 | |
| TWI889123B (zh) | 非揮發性記憶體的製造方法 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| JPH0870055A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06318709A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| KR101038310B1 (ko) | 반도체 소자의 게이트 스페이서 형성방법 | |
| KR19990018041A (ko) | 반도체 메모리 소자 및 그의 제조방법 | |
| KR100250682B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| JPH0722524A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH07122641A (ja) | 半導体装置の自己整合コンタクト製造方法 | |
| JP2000100965A (ja) | 半導体装置の製造方法 | |
| JPH04241468A (ja) | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |