JPH0414880A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH0414880A JPH0414880A JP2117456A JP11745690A JPH0414880A JP H0414880 A JPH0414880 A JP H0414880A JP 2117456 A JP2117456 A JP 2117456A JP 11745690 A JP11745690 A JP 11745690A JP H0414880 A JPH0414880 A JP H0414880A
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- Japan
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- gate electrode
- forming
- insulating film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は特に２層以上のゲート電極を有し、オフセッ
ト領域をもつ書換え可能な不揮発性半導体メモリ装置の
製造方法に関する。
ト領域をもつ書換え可能な不揮発性半導体メモリ装置の
製造方法に関する。
（従来の技術）
第２図は従来のＥ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅ
ａｎｄｐｒｏｇｒａｓｓａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｓｏｒｙ）のメモリセル部分を示す断面図であり
、例えば、パンチスルーの耐圧を上げるためのオフセッ
ト領域を有する２層ゲート電極構造のＥＦＲＯＭセルを
示すものである。
ａｎｄｐｒｏｇｒａｓｓａｂｌｅ ｒｅａｄ ｏｎｌｙ
ｍｅｓｏｒｙ）のメモリセル部分を示す断面図であり
、例えば、パンチスルーの耐圧を上げるためのオフセッ
ト領域を有する２層ゲート電極構造のＥＦＲＯＭセルを
示すものである。
Ｐ型のシリコン基板３Ｉ上に絶縁膜３２を介してフロー
ティングゲート３３が形成され、このフローティングゲ
ート３３上を覆う絶縁膜３４−Ｌ及び基板上の絶縁膜３
４−２を介しコントロールゲート３５が形成されている
。基板３１表面にはフローティングゲート３３及びコン
トロールゲート３５を隔てて、ソース領域３Ｂ、ドレイ
ン領域３７が形成されている。３８がオフセット領域で
あり、ａはオフセット領域長である。
ティングゲート３３が形成され、このフローティングゲ
ート３３上を覆う絶縁膜３４−Ｌ及び基板上の絶縁膜３
４−２を介しコントロールゲート３５が形成されている
。基板３１表面にはフローティングゲート３３及びコン
トロールゲート３５を隔てて、ソース領域３Ｂ、ドレイ
ン領域３７が形成されている。３８がオフセット領域で
あり、ａはオフセット領域長である。
上記構造の形成方法では、第３図に示されるように、オ
フセット領域長ａをフォトレジスト３９でマスクするこ
とにより規定する方法が知られている。しかし、この方
法は微細化が困難であり、また、マスク合わせ工程に依
存するため、制御性が不十分であった。
フセット領域長ａをフォトレジスト３９でマスクするこ
とにより規定する方法が知られている。しかし、この方
法は微細化が困難であり、また、マスク合わせ工程に依
存するため、制御性が不十分であった。
このような問題を回避するために、第４図に示すような
方法が用いられる。第３図の工程の後、さらにフローテ
ィングゲート３３の側壁に形成した例えば酸化膜からな
る絶縁！Ｉ４０をマスクとしてソース、ドレイン領域３
６．３７を形成し、オフセット領域長すを設定する方法
である。しかし、この場合には、側壁の絶縁膜４０を形
成するための異方性エツチングにより、フローティンン
グゲート３３の上面がエツチングストッパ層としてエツ
チング雰囲気にさらされる。このため、フローティンン
グゲート３３の表面はダメージを受け、その後に形成さ
れるコントロールゲートとの間に形成されるゲート絶縁
膜の膜質が低下してしまう。こうなると、ゲート絶縁膜
の薄膜化が困難である。
方法が用いられる。第３図の工程の後、さらにフローテ
ィングゲート３３の側壁に形成した例えば酸化膜からな
る絶縁！Ｉ４０をマスクとしてソース、ドレイン領域３
６．３７を形成し、オフセット領域長すを設定する方法
である。しかし、この場合には、側壁の絶縁膜４０を形
成するための異方性エツチングにより、フローティンン
グゲート３３の上面がエツチングストッパ層としてエツ
チング雰囲気にさらされる。このため、フローティンン
グゲート３３の表面はダメージを受け、その後に形成さ
れるコントロールゲートとの間に形成されるゲート絶縁
膜の膜質が低下してしまう。こうなると、ゲート絶縁膜
の薄膜化が困難である。
さらに、上記した三方法とも、第２図に示されるように
、例えば、オフセット領域２８上に熱酸化法でゲート酸
化膜、つまり絶縁膜３４−２を形成する場合、同時にフ
ローティングゲート３３上にも絶縁膜３４−１が形成さ
れる。よって、絶縁膜３４−１．３４−２それぞれの膜
厚を任意に設定することが困難であった。
、例えば、オフセット領域２８上に熱酸化法でゲート酸
化膜、つまり絶縁膜３４−２を形成する場合、同時にフ
ローティングゲート３３上にも絶縁膜３４−１が形成さ
れる。よって、絶縁膜３４−１．３４−２それぞれの膜
厚を任意に設定することが困難であった。
（発明が解決しようとする３’ｌｉ）
このように従来ではオフセット領域を制御性よく形成で
きず、またゲート絶縁膜の膜厚の第１ 第１性、信頼性
を損なうという欠点がある。
きず、またゲート絶縁膜の膜厚の第１ 第１性、信頼性
を損なうという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、制御性よくオフセット領域が形成さ
れる高信頼性の不揮発性半導体メモリ装置の製造方法を
提供することにある。
あり、その目的は、制御性よくオフセット領域が形成さ
れる高信頼性の不揮発性半導体メモリ装置の製造方法を
提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の不揮発性半導体メモリ装置の製造方法は第１
導電型の半導体基板上に選択的に第１の絶縁膜を介して
第１のゲート電極を形成する工程と、前記第１のゲート
電極上に第２の絶縁膜及び第３の絶縁膜を順次形成する
工程と、前記第１のゲート電極を覆うように前記第１及
び第２の絶縁膜と異なるエツチング速度を有する導電体
もしくは半導体からなる第１の膜を形成する工程と、前
記第１の膜を異方性エツチングにより第１のゲート電極
の側壁にのみ残存させ側壁膜を形成する工程と、前記第
１のゲート電極と前記側壁膜をマスクとして第２導電型
の不純物を導入する工程と、等方性エツチングにより前
記側壁膜を除去する工程と、前記第３の絶縁膜を除去す
る工程と、前記基板上及び前記第１のゲート電極を覆う
第４の絶縁膜を形成する工程と、少なくとも前記第１の
ゲート電極及びその端部下の第１導電型の基板上の一部
分を覆うように第２のゲート電極を形成する工程と、前
記第２のゲート電極をマスクに第２導電型の不純物を導
入する工程とから構成される。
導電型の半導体基板上に選択的に第１の絶縁膜を介して
第１のゲート電極を形成する工程と、前記第１のゲート
電極上に第２の絶縁膜及び第３の絶縁膜を順次形成する
工程と、前記第１のゲート電極を覆うように前記第１及
び第２の絶縁膜と異なるエツチング速度を有する導電体
もしくは半導体からなる第１の膜を形成する工程と、前
記第１の膜を異方性エツチングにより第１のゲート電極
の側壁にのみ残存させ側壁膜を形成する工程と、前記第
１のゲート電極と前記側壁膜をマスクとして第２導電型
の不純物を導入する工程と、等方性エツチングにより前
記側壁膜を除去する工程と、前記第３の絶縁膜を除去す
る工程と、前記基板上及び前記第１のゲート電極を覆う
第４の絶縁膜を形成する工程と、少なくとも前記第１の
ゲート電極及びその端部下の第１導電型の基板上の一部
分を覆うように第２のゲート電極を形成する工程と、前
記第２のゲート電極をマスクに第２導電型の不純物を導
入する工程とから構成される。
（作用）
この発明では、オフセット領域長は、第１のゲート電極
の側壁膜として残存させる導電膜もしくは半導体膜のゲ
ート電極端部下の基板表面を覆う領域で決まる。よって
、このオフセット領域は第１のゲート電極の端部に対し
て自己整合的に形成される。また、酸化膜、窒化膜の２
層構造の第２の絶縁膜により、第１のゲート電極の側壁
膜の形成、除去においてゲート絶縁膜へのダメージがな
い。ストッパ層としての第３の絶縁膜を除去した後、オ
フセット領域上の第４の絶縁膜を形成するとき、窒化膜
を含む第２の絶縁膜上には第４の絶縁膜は追加されに＜
＜、第２の絶縁膜はほとんど膜厚変動がない。よって、
オフセット領域上の第４の絶縁膜及び第１のゲート電極
上の第２の絶縁膜の膜厚をそれぞれ自由に設定できる。
の側壁膜として残存させる導電膜もしくは半導体膜のゲ
ート電極端部下の基板表面を覆う領域で決まる。よって
、このオフセット領域は第１のゲート電極の端部に対し
て自己整合的に形成される。また、酸化膜、窒化膜の２
層構造の第２の絶縁膜により、第１のゲート電極の側壁
膜の形成、除去においてゲート絶縁膜へのダメージがな
い。ストッパ層としての第３の絶縁膜を除去した後、オ
フセット領域上の第４の絶縁膜を形成するとき、窒化膜
を含む第２の絶縁膜上には第４の絶縁膜は追加されに＜
＜、第２の絶縁膜はほとんど膜厚変動がない。よって、
オフセット領域上の第４の絶縁膜及び第１のゲート電極
上の第２の絶縁膜の膜厚をそれぞれ自由に設定できる。
（実施例）
第１図（ａ）〜（ｇ）はそれぞれこの発明の一実施例方
法に係るＥＦＲＯＭセルの製造工程を順次示す断面図で
ある。
法に係るＥＦＲＯＭセルの製造工程を順次示す断面図で
ある。
第１図（ａ）に示されるように、Ｐ型シリコン基板ｌの
表面に熱酸化法により、例えば２０ｎｍの酸化膜２を形
成する。フローティングゲートとなる第１のゲート電極
の下方のチャネル領域を含む部分３にしきい値制御用の
Ｐ型の不純物、例えばボロンを２Ｘ１０”ｃｍ−２イオ
ン注入する。次に、４０ ｎ ｍ程度のポリシリコン層
をＣＶＤ法（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎ
ｇ）により形成する。このポリシリコン層上に酸化膜／
窒化膜／酸化膜を順次形成し、バターニングすることに
より第１のゲート電極４が形成される。従って、この第
１ゲート電極４上には酸化膜５、窒化膜６、酸化膜７か
らなる積層膜８が形成される。
表面に熱酸化法により、例えば２０ｎｍの酸化膜２を形
成する。フローティングゲートとなる第１のゲート電極
の下方のチャネル領域を含む部分３にしきい値制御用の
Ｐ型の不純物、例えばボロンを２Ｘ１０”ｃｍ−２イオ
ン注入する。次に、４０ ｎ ｍ程度のポリシリコン層
をＣＶＤ法（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎ
ｇ）により形成する。このポリシリコン層上に酸化膜／
窒化膜／酸化膜を順次形成し、バターニングすることに
より第１のゲート電極４が形成される。従って、この第
１ゲート電極４上には酸化膜５、窒化膜６、酸化膜７か
らなる積層膜８が形成される。
次に、第１図（ｂ）に示されるように、フォトレジスト
９を形成し、第１のゲート電極４及びこのフォトレジス
ト９をマスクとしてオフセット領域を含む部分１０にオ
フセット領域部のしきい値制御用の不純物１１をイオン
注入する。この不純物１１はデバイスの仕様により、Ｐ
型、Ｎ型の両者か存り得る。
９を形成し、第１のゲート電極４及びこのフォトレジス
ト９をマスクとしてオフセット領域を含む部分１０にオ
フセット領域部のしきい値制御用の不純物１１をイオン
注入する。この不純物１１はデバイスの仕様により、Ｐ
型、Ｎ型の両者か存り得る。
次に、第１図（Ｃ）に示されるように、フォトレジスト
１２を形成し、ソース、ドレイン拡散領域となる部分の
一部分１３にＮ型の不純物、例えばＡｓを２×１０ ｌ
５ｃｍ−２イオン注入する。
１２を形成し、ソース、ドレイン拡散領域となる部分の
一部分１３にＮ型の不純物、例えばＡｓを２×１０ ｌ
５ｃｍ−２イオン注入する。
次に、第１図（ｄ）に示されるように、フォトレジスト
１２剥離後、熱酸化して第１のゲート電極４の側壁を酸
化膜１４で覆う。ＣＶＤ法により、ポリシリコン層を堆
積し、異方性エツチングを行う。
１２剥離後、熱酸化して第１のゲート電極４の側壁を酸
化膜１４で覆う。ＣＶＤ法により、ポリシリコン層を堆
積し、異方性エツチングを行う。
これにより、第１のゲート電極４の側壁に沿って、第１
のゲート電極４近傍の基板上を覆うポリシリコン側壁１
５が形成される。
のゲート電極４近傍の基板上を覆うポリシリコン側壁１
５が形成される。
引き続き、第１図（ｅ）に示されるように、第］のゲー
ト電極４とポリシリコン側壁１５をマスクとしてソース
、ドレイン領域となる部分の一部分１６にＮ型の不純物
、例えば、Ａｓを２Ｘ１０”ｃｍ−２イオン注入する。
ト電極４とポリシリコン側壁１５をマスクとしてソース
、ドレイン領域となる部分の一部分１６にＮ型の不純物
、例えば、Ａｓを２Ｘ１０”ｃｍ−２イオン注入する。
次に、第１図（ｆ）に示されるように、等方性エツチン
グ、例えばＣＤＥ法を用いて、ポリシリコン側壁Ｉ５を
除去する。このとき、第１のゲート電極４上の積層膜８
もエツチングガスにさらされるが、最上層の酸化膜７の
みがエツチングされるだけで窒化膜６以下はエツチング
されない。酸化膜２はゲー１［極４下を残してエツチン
グ除去される。
グ、例えばＣＤＥ法を用いて、ポリシリコン側壁Ｉ５を
除去する。このとき、第１のゲート電極４上の積層膜８
もエツチングガスにさらされるが、最上層の酸化膜７の
みがエツチングされるだけで窒化膜６以下はエツチング
されない。酸化膜２はゲー１［極４下を残してエツチン
グ除去される。
次に、第１図（ｇ）に示されるように、オフセット領域
のゲート酸化膜１７を熱参加法により、３０ｎｍ程度形
成する。このとき、第１のゲート電極４の側壁部と窒化
膜６の表面にも酸化膜が形成される。たたし、窒化膜６
の酸化率は非常に低く、酸化膜Ｉ７の形成における酸化
時間によらず、窒化膜６の表面に薄く形成される酸化膜
の膜厚はほとんど変化しないため、積層膜８の実効膜厚
はほとんど変化しない。よって、酸化膜１７と積層膜８
の膜厚は自由に設定できることになる。続いて、第１の
ゲート電極４が形成された基板上に第１のゲート電極４
を覆うポリシリコン層をＣＶＤ法により４０ｎｍ程度堆
積し、フォトマスク工程によりバターニングしてコント
ロールゲートとなる第２のゲート電極１８を形成する。
のゲート酸化膜１７を熱参加法により、３０ｎｍ程度形
成する。このとき、第１のゲート電極４の側壁部と窒化
膜６の表面にも酸化膜が形成される。たたし、窒化膜６
の酸化率は非常に低く、酸化膜Ｉ７の形成における酸化
時間によらず、窒化膜６の表面に薄く形成される酸化膜
の膜厚はほとんど変化しないため、積層膜８の実効膜厚
はほとんど変化しない。よって、酸化膜１７と積層膜８
の膜厚は自由に設定できることになる。続いて、第１の
ゲート電極４が形成された基板上に第１のゲート電極４
を覆うポリシリコン層をＣＶＤ法により４０ｎｍ程度堆
積し、フォトマスク工程によりバターニングしてコント
ロールゲートとなる第２のゲート電極１８を形成する。
さらに、この第２のゲート電極１８をマスクとして、必
要に応じ拡散領域となる一部にＡｓを２Ｘ１０Ｉ５ａｍ
−２イオン注入する。このようにして、ソース領域１９
、ドレイン領域２０が形成される。この後、層間絶縁膜
２１を形成し、ソース領域１９、ドレイン領域２０の一
部が露出するコンタクトホールを開孔し、配線２２２３
をバターニング形成する。
要に応じ拡散領域となる一部にＡｓを２Ｘ１０Ｉ５ａｍ
−２イオン注入する。このようにして、ソース領域１９
、ドレイン領域２０が形成される。この後、層間絶縁膜
２１を形成し、ソース領域１９、ドレイン領域２０の一
部が露出するコンタクトホールを開孔し、配線２２２３
をバターニング形成する。
上記実施例方法によれば、オフセット領域長Ｓ（第１図
（ｇ）に図示）は、第１のゲート電極４の側壁として残
存させるポリシリコン側壁１５によってゲート電極４端
部下の基板表面が覆われる領域てほぼ決定される。よっ
て、このオフセット領域は第１のゲート電極４の端部に
対して自己整合的に形成され、制御性が良く、微細化か
可能である。また、ポリシリコン側壁１５の剥離にＣＤ
Ｅ法を用い、かつ、窒化膜６上は再酸化されるため信頼
性が高い。
（ｇ）に図示）は、第１のゲート電極４の側壁として残
存させるポリシリコン側壁１５によってゲート電極４端
部下の基板表面が覆われる領域てほぼ決定される。よっ
て、このオフセット領域は第１のゲート電極４の端部に
対して自己整合的に形成され、制御性が良く、微細化か
可能である。また、ポリシリコン側壁１５の剥離にＣＤ
Ｅ法を用い、かつ、窒化膜６上は再酸化されるため信頼
性が高い。
なお、この発明の方法の実施例ではＥ Ｆ ＲＯＭセル
を用いて説明したが、これにげんていされることなく、
２層以上のゲート電極を有した同種の構造を持つ一部消
去型Ｅ Ｅ Ｆ ＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ） 、ＥＥＰＲＯＭ。
を用いて説明したが、これにげんていされることなく、
２層以上のゲート電極を有した同種の構造を持つ一部消
去型Ｅ Ｅ Ｆ ＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ） 、ＥＥＰＲＯＭ。
マスクＲＯＭ ＳＤ ＲＡ Ｍ （ｄｙｎａｌｃ ｒａ
ｎｒＪｏｔｓａｃｃｅｓｓ ｍｅｍｏｒｙ） などで
も同様に適用できる。
ｎｒＪｏｔｓａｃｃｅｓｓ ｍｅｍｏｒｙ） などで
も同様に適用できる。
［発明の効果コ
以上説明したようにこの発明の方法によれば、自己整合
的にオフセット領域が形成されるので、制御性よくオフ
セット領域が形成でき、しかも、製造工程途中で第１と
第２のゲート電極の間の絶縁膜にダメージを与えず、そ
れぞれのゲート膜厚を任意に設定できるので、微細化を
向上しつつ高信頼性の不揮発性半導体メモリ装置の製造
方法が提供できる。
的にオフセット領域が形成されるので、制御性よくオフ
セット領域が形成でき、しかも、製造工程途中で第１と
第２のゲート電極の間の絶縁膜にダメージを与えず、そ
れぞれのゲート膜厚を任意に設定できるので、微細化を
向上しつつ高信頼性の不揮発性半導体メモリ装置の製造
方法が提供できる。
第１図（ａ）〜（ｇ）はそれぞれこの発明の一実施例方
法による構成を工程順に示す断面図、第２図は従来のＥ
ＦＲＯＭセルの構成を示す断面図、第３図は従来のＥＦ
ＲＯＭセルの製造方法における一部の工程を示す断面図
、第４図は従来のＥＦＲＯＭセルの製造方法における一
部の工程を示す断面図である。 １・・・Ｐ型シリコン基板、２． ５． ７．１４・・
・酸化膜、４・・第１のゲート電極、６・・・窒化膜、
８・・・積層膜、９・・・フォトレジスト、１５・・・
ポリシリコン側壁、１７・ゲート酸化膜、１８・第２の
ゲート電極、１９・・・ソース領域、２０・・・ドレイ
ン領域、２１・・・層間絶縁膜、２２．２３・・・配線
。 出願人代理人 弁理士 鈴江武彦 第１図
法による構成を工程順に示す断面図、第２図は従来のＥ
ＦＲＯＭセルの構成を示す断面図、第３図は従来のＥＦ
ＲＯＭセルの製造方法における一部の工程を示す断面図
、第４図は従来のＥＦＲＯＭセルの製造方法における一
部の工程を示す断面図である。 １・・・Ｐ型シリコン基板、２． ５． ７．１４・・
・酸化膜、４・・第１のゲート電極、６・・・窒化膜、
８・・・積層膜、９・・・フォトレジスト、１５・・・
ポリシリコン側壁、１７・ゲート酸化膜、１８・第２の
ゲート電極、１９・・・ソース領域、２０・・・ドレイ
ン領域、２１・・・層間絶縁膜、２２．２３・・・配線
。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (5)
- （１）第１導電型の半導体基板上に選択的に第１の絶縁
膜を介して第１のゲート電極を形成する工程と、 前記第１のゲート電極上に第２の絶縁膜及び第３の絶縁
膜を順次形成する工程と、 前記第１のゲート電極を覆うように前記第１及び第２の
絶縁膜と異なるエッチング速度を有する導電体もしくは
半導体からなる第１の膜を形成する工程と、 前記第１の膜を異方性エッチングにより第１のゲート電
極の側壁にのみ残存させ側壁膜を形成する工程と、 前記第１のゲート電極と前記側壁膜をマスクとして第２
導電型の不純物を導入する工程と、等方性エッチングに
より前記側壁膜を除去する工程と、 前記第３の絶縁膜を除去する工程と、 前記基板上及び前記第１のゲート電極を覆う第４の絶縁
膜を形成する工程と、 少なくとも前記第１のゲート電極及びその端部下の第１
導電型の基板上の一部分を覆うように第２のゲート電極
を形成する工程と、 前記第２のゲート電極をマスクに第２導電型の不純物を
導入する工程と を具備したことを特徴とする不揮発性半導体メモリ装置
の製造方法。 - （２）前記第１の膜を形成する以前に前記第１のゲート
電極の少なくとも一端部をマスクとして不純物を導入す
る工程を複数回有することを特徴とする請求項１記載の
不揮発性半導体メモリ装置の製造方法。 - （３）前記第２の絶縁膜は酸化膜とシリコン窒化膜を順
次積層してなることを特徴とする請求項１または２記載
の不揮発性半導体メモリ装置の製造方法。 - （４）前記第２の絶縁膜は酸化膜とシリコン窒化膜を順
次積層してなり、前記第１、第３、第４の絶縁膜はシリ
コン酸化膜であることを特徴とする請求項１または２記
載の不揮発性半導体メモリ装置の製造方法。 - （５）前記第１の膜を形成する以前に前記第１のゲート
電極の少なくとも一端部をマスクとして複数回導入する
不純物は第１導電型、第２導電型の両者を含むことを特
徴とする請求項２記載の不揮発性半導体メモリ装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117456A JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
| KR1019910006658A KR940007654B1 (ko) | 1990-05-09 | 1991-04-25 | 불휘발성 반도체 메모리장치의 제조방법 |
| US07/694,674 US5210044A (en) | 1990-05-09 | 1991-05-02 | Method of manufacturing a floating gate type nonvolatile memory cell having an offset region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117456A JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414880A true JPH0414880A (ja) | 1992-01-20 |
| JPH088318B2 JPH088318B2 (ja) | 1996-01-29 |
Family
ID=14712117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117456A Expired - Fee Related JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5210044A (ja) |
| JP (1) | JPH088318B2 (ja) |
| KR (1) | KR940007654B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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