JPH07302471A

JPH07302471A - 変調方式

Info

Publication number: JPH07302471A
Application number: JP9323094A
Authority: JP
Inventors: Takeshi Mori; 健森; Shinzou Matsui; 紳造松井
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1994-05-02
Filing date: 1994-05-02
Publication date: 1995-11-14
Anticipated expiration: 2017-10-15
Also published as: JP3335470B2

Abstract

(57)【要約】【目的】冗長度が少なく、記録媒体上へのコードデータ
の記録に適した変調方式を提供すること。【構成】８ビットのデータを、マーカと区別するため
に、１０ビットに変換する。この場合、紙面に於ける黒
（“１”）の連続個数が２個までとなるようにし、一次
元に変調をかける。まず、入力端１よりディジタルデー
タを入力する。そのデータより加算する係数を加算数算
出回路２にて算出し、出力された係数を加算器３にて元
のデータと加算する。その加算結果のデータをレジスタ
４にてパラレルシリアル変換し、出力端６に導く。さら
に、レジスタ４では、０付加回路５にて最上位ビットに
“０”を付加し、出力するように動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの変調方式に関
する。

【０００２】

【従来の技術】これまで記録媒体に適した形でデータを
変調し、記録する方法が種々開発されている。その代表
的なものがＮＲＺ（non return to zero）変調である。
この変調は、図８に示すように、データがディジタルデ
ータに於けるハイレベルの時に極性を転ずるような波形
に変調するものである。この変調の場合、データにロー
レベル即ち“０”が連続すると、変調後のデータも
“０”が続くことになるが、実際には、“０”が続く限
度も規定している。これは、再生側で、セルフクロック
をし易くするためである。

【０００３】ところで、本発明の出願人は、特願平５−
２６０４６４号にて、紙面等にデータドットを配列した
ドットコードを記録し、そのドットコードを再生する装
置を提案している。その際、使用されるドットコードは
変調されている。この変調に対する規則は、マーカ（紙
面に於いては黒の連続）に無いパターンにデータを変換
するところにある。マーカが黒の連続であれば、データ
は白の連続があってもかまわない。これは、前述のＮＲ
Ｚ変調とは性質が異なる。それは、セルフクロック的な
動作は行なわず、読み取りに当たってマーカよりデータ
サンプル位置を導き出すのみだからである。

【０００４】なお、ドットコードは、図９に示すような
フォーマットとなっている。即ち、１つのブロック１７
２は、マーカ１７４、ブロックアドレス１７６、及びア
ドレスのエラー検出，エラー訂正データ１７８と、実際
のデータが入るデータエリア１８０とから成っている。
そして、このブロック１７２が縦，横、二次元的に多数
配列され、それが集まってコードデータであるドットコ
ード１７０という形で形成される。ここで、マーカ１７
４は、例えば、直径が７ドット（データドット７個）の
黒丸である。

【０００５】

【発明が解決しようとする課題】従来の変調方式では、
サイクル同期を規定しているため、変調に自由度がな
く、変調するための冗長度が増えてしまう。また、特願
平５−２６０４６４号では、コードデータの記録に適し
た変調方式については、考慮されていなかった。本発明
は、上記の点に鑑みてなされたもので、冗長度が少な
く、記録媒体上へのコードデータの記録に適した変調方
式を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明による変調方式は、入力データに変調をか
けて光学的に読み取り可能なコードデータとして記録媒
体に記録する際に、上記コードデータの読み取りの基準
となる所定のデータ値の所定の連続数を含む基準指標と
区別するために、前記コードデータに於ける前記所定の
データ値の連続数が前記基準指標に於ける前記所定のデ
ータ値の前記所定の連続数よりも少なくなるように、入
力データに変調をかけることを特徴とする。

【０００７】

【作用】即ち、本発明の変調方式によれば、コードデー
タに於ける所定のデータ値の連続数が、基準指標に於け
る所定のデータ値の所定の連続数よりも少なくなるよう
に、入力データに変調をかける。例えば、コードデータ
としてのドットコードの読み取りの基準となる所定のマ
ーカを、例えば記録媒体（紙面）上で所定のデータ値即
ち黒の連続とするならば、データ上は白の連続は全て許
容し、黒の連続のみを規定するように変調をかける。即
ち、上記マーカに於ける黒の連続数よりも少なくなるよ
うにする。逆に、マーカを紙面上で白の連続とするなら
ば、データは黒の連続は許容することになる。

【０００８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。［第１実施例］図１の（Ａ）は、本発明の第１実施例の
変調方式を実施するための構成を示す図である。本実施
例では、８ビットのデータを、基準指標としてのマーカ
と区別するために、１０ビットに変換する。ここでは紙
面に於ける黒（ディジタルデータでは“１”とする）の
連続個数が２個までとなるようにし、一次元に変調をか
ける。

【０００９】まず、入力端１よりディジタルデータを入
力する。そのデータより加算する係数を加算数算出回路
２にて算出し、出力された係数を加算器３にて元のデー
タと加算する。その加算結果のデータをレジスタ４にて
パラレルシリアル変換し、出力端６に導く。さらに、レ
ジスタ４では、０付加回路５にて最上位ビット（以下Ｍ
ＳＢと略）に“０”を付加し、出力するように動作させ
る。これは、隣のビットデータとつながった場合も
“１”のデータが連続しないようにするためである。

【００１０】ここで、上記加算数算出回路２に於ける係
数（加算数）の算出方法について、図１の（Ｂ）を用い
て説明する。入力端１に、全データ“０”のデータ１か
ら１ずつ増加するカウンタの信号が入力されたとする。
そして、データ８になると“１”が３個連続するので、
加算数算出回路２は“０００００００１”即ち「１」を
係数として出力することにより、“１”が３個連続する
数を除外するようにしている。以後、データ１３まで
“０００００００１”を出力して、“１”が３個連続せ
ず、且つ前データと一致しないようにしている。そし
て、データ１４になったところで、“００００００１
１”即ち「３」を出力する。これは、“００００１１０
１”に“０００００００１”を加算すると“００００１
１１０”となるためで、“１”が３個連続しないように
するには、出力データを“０００００１００００”にし
なくてはいけないからである。ここで、加算数を「２」
としないのは、「２」を加算すると依然として“１”が
３個連続するためである。上記の算出方法により、デー
タを変調する。

【００１１】また、復調するときの算出方法は変調の場
合の逆であり、入力されたデータに対して、“１”が３
個連続するデータがいくつ存在するか計算し、減算する
係数（減算数）を出力する。例えば、入力データが“０
００００１００００”であれば、それ以下の数で“１”
が３個以上連続するデータは“０００００００１１
１”、“００００００１１１０”“００００００１１１
１”の３個のデータあるので、係数として“０００００
０１１”を出力する。

【００１２】復調回路を図２を用いて説明する。復調回
路の入力端７より１０ビットのデータが入力され、レジ
スタ８にてシリアルパラレル変換を行なう。この際、Ｍ
ＳＢは必ず“０”になっているはずである。“１”にな
っているときは誤りとして、ＭＳＢだけ“０”に変更し
ても良い。そして、下位９ビットを減算数算出回路９に
導き、前述の算出方式にて係数を出力する。同時に減算
器１０にて係数と減算を行ない、８ビットデータとして
出力端１３から出力する。

【００１３】なお、上記減算数算出回路９及び加算数算
出回路２はＲＯＭ構成にしても良い。また、隣接データ
との境に「１」の連続を避けるためにＭＳＢに“０”を
付加したが、最下位ビット（以下ＬＳＢと略）に“０”
を付加しても良い。

【００１４】また、変調回路及び復調回路をルックアッ
プテーブル（以下、ＬＵＴと略す）を利用した構成にす
ることもできる。図３の（Ａ）は変調回路、（Ｂ）が復
調回路を示し、これらの図中の数字は各ラインの階調数
（ビット）を示している。変調回路に於いては、入力端
１より８ビットのデータが入力し、ＬＵＴ１１にて変調
したディジタルデータを出力し、レジスタ４にてパラレ
ルシリアル変換して出力端６から出力する。また、復調
回路に於いては、入力端７よりシリアルデータを入力
し、レジスタ８にてシリアルパラレル変換し、ＬＵＴ１
２で８ビットデータに復調して出力端１３より出力す
る。

【００１５】ＬＵＴで構成する場合は、図１の（Ｂ）に
示す規則に基づいて変調をかけても良いし、他の規則あ
るいは規則性のない変調にしても良く、その際、８ビッ
トデータと１０ビットデータは１対１対応でなければな
らない。本実施例では、黒の連続を２までとしたが、マ
ーカと区別できる連続量であれば良い。好ましいのは、
マーカの１／２以下であれば検出し易くなる。

【００１６】なお、本実施例の説明では８−１０変調と
したが、“１”の連続を３まで許容すれば、８−９変調
も可能である。８−９変調にすれば、冗長度が少なくな
り、より多くのデータを入力できる。その際、隣接デー
タとのつながりを考慮する。例えば、９ビット出力中の
最上位２ビットは“００”又は“１０”として、最下位
３ビットは“０００”、“００１”、“０１０”、“０
１１”、“１００”、“１０１”、“１１０”とすれ
ば、隣接データとのつなぎで“１”の４ビット連続はな
くなる。このような変調をかける必要がある。

【００１７】［第２実施例］次に、図４の（Ａ）を参照
して、変調方式の第２実施例を説明する。この変調は、
４−５変調とする。即ち、本実施例では、入力４ビット
に対して出力を５ビットにし、“１”の連続が２までと
なるようにしている。回路構成は、図１の（Ａ）及び図
２と同様であり、階調数が異なっただけである。

【００１８】変調後のデータは、隣接データとのつなが
りを考慮し、最上位２ビットが“００”、“１０”、
“０１”までとし、最下位２ビットに“１１”が出力し
ないようにしている。図１の（Ａ）の加算数算出回路に
於ける係数（加算数）及び図２の減算数算出回路の出力
（減算数）は図４の（Ａ）のようになる。

【００１９】また、本実施例をＬＵＴにて回路を構成す
る場合、図４の（Ａ）に示すような規則に基づいてテー
ブル変換しても良いが、この変調データ以外に“１０１
１０”も前記の条件を満たしている。そこで、“１０１
１０”をデータの中に組み入れても良い。

【００２０】以上のように、４−５変調にすることによ
り、１ビット誤りが生じた場合、範囲は４ビットにとど
まり、８−１０変調や８−９変調に比べ、エラーの影響
範囲を少なくすることができる。

【００２１】また、上記第１及び第２実施例は、一次元
の変調であるために、図４の（Ｂ）に示すようにデータ
の走査方向と変調方向が一致していた方が好ましい。変
調を走査方向と直交する方向にかけてしまうと、走査し
ただけでは“１”の連続はマーカ以外でも多く発生し、
走査変換しないとマーカ検出がしにくくなるからであ
る。

【００２２】［第３実施例］次に、本発明の第３実施例
として、二次元変調をかける場合を説明する。二次元に
変調をかけることにより、どの方向から走査しても
“１”の連続が４個以下にすることができ、走査を９０
゜傾けても、基準指標としてのマーカを検出できる利点
がある。

【００２３】図５の（Ａ）乃至（Ｇ）は、８ビットのデ
ータを３×３の単位ブロックに変調する例を示してい
る。変調としては８−９変調になる。まず、図５の
（Ａ）に示すように全部“０”の場合は、１通りとな
る。また、同図の（Ｂ）は、単位ブロックの中のドット
の１個が“１”になる場合を示し、以下順に、（Ｃ）は
２個、（Ｄ）は３個、（Ｅ）は４個、（Ｆ）は５個、
（Ｇ）は６個が“１”になる場合を示す。

【００２４】ここで、規則として、縦横一列に“１”が
並ばない構成にする。その場合、同図の（Ａ）は１通
り、（Ｂ）は９通り、（Ｃ）は３６通り、（Ｄ）は７８
通り、（Ｅ）は９０通り、（Ｆ）は４５通り、（Ｇ）は
６通りになる。合計すると、１＋９＋３６＋７８＋９０＋４５＋６＝２６５通りあり、よって２５６階調を表現することは可能となる。
この２６５通りの中で、“１”の密度の高いパターン
や、隣接する単位ブロックと結び付いてマーカと区別し
にくい“１”の単位ブロックが生じるようなパターンを
除外すれば良い。

【００２５】なお、この実施例では二次元の単位ブロッ
クを選ぶ規則として縦横一列に“１”が並ばない構成に
したが、隣接する単位ブロックと接して“１”の固まり
ができないようにするために、図６の（Ａ）及び（Ｂ）
に示すパターンも許容するという考え方もできる。印刷
等の状態により、どのような規則で変調をかけるかは、
適した方法をとれば良い。

【００２６】さらに、本実施例では、３×３の単位ブロ
ックとしたが、４×４の単位ブロックとして１５−１６
変調としても良い。本発明の要旨を逸脱しない範囲内で
適宜変更可能である。

【００２７】図７の（Ａ）及び（Ｂ）に３×３の単位ブ
ロックの二次元変調時の変調回路及び復調回路を示す。
変調回路では、入力端１からの入力データをＬＵＴ１４
にて変調し、レジスタ４にてパラレルシリアル変換す
る。その出力をメモリ１５に入力し、アドレス制御回路
１６にてメモリへの書き込みアドレスを制御することで
単位ブロック化を行なう。そして、この単位ブロック化
したデータを紙面の配列に適した形式に出力端６より出
力することで変調が終了する。

【００２８】また、復調回路では、入力端７からの入力
データをメモリ１７に入力し、アドレス制御回路１８に
て単位ブロックごとにデータを出力する。そのデータを
レジスタ８にてシリアルパラレル変換し、ＬＵＴ１９に
て復調して出力端１３より出力する。

【００２９】このように二次元変調することによって、
走査する方向の制約がなくなり、走査しやすくなる。以
上実施例に基づいて本発明を説明したが、本発明は上述
した実施例に限定されるものではなく、本発明の要旨の
範囲内で種々の変形や応用が可能である。ここで、本発
明の要旨をまとめると以下のようになる。

【００３０】（１）入力データに変調をかけて光学的
に読み取り可能なコードデータとして記録媒体に記録す
る際に、上記コードデータの読み取りの基準となる所定
のデータ値の所定の連続数を含む基準指標と区別するた
めに、上記コードデータに於ける上記所定のデータ値の
連続数が上記基準指標に於ける上記所定のデータ値の上
記所定の連続数よりも少なくなるように、入力データに
変調をかけることを特徴とする変調方式。

【００３１】即ち、冗長度が少なく、基準指標とデータ
との区別が行い易くなり、特願平５−２６０４６４号に
記されたようなドットコードの記録に特に適した変調方
式を提供できる。

【００３２】（２）上記コードデータは、上記入力デ
ータの内容に応じて配列されたデータドットと該データ
ドットとは異なるパターンを有し且つデータドットに関
して所定の位置関係で配置された基準指標としてのマー
カとから少なくとも成るブロックを多数含んで構成され
たものであることを特徴とする（１）記載の変調方式。

【００３３】即ち、コードデータをデータドットとマー
カとから少なくとも成るブロックの集合体として構成し
てあるため、マーカとデータとの区別が行い易くなるの
は勿論のこと、コードデータの二次元での展開に制約が
無くなり記録のレイアウト上好都合となる。

【００３４】（３）上記コードデータに於ける上記所
定のデータ値の連続数が、上記基準指標に於ける上記所
定のデータ値の上記所定の連続数の半分以下の連続数と
なるように、上記入力データに変調をかけることを特徴
とする（１）又は（２）記載の変調方式。

【００３５】即ち、隣接する単位ブロックと接しても、
所定のデータ値即ち“１”の連続数が基準指標に於ける
連続数を越えることがないようにでき、より確実な基準
指標とデータの区別が期待できる。

【００３６】（４）上記変調を一次元的にかける場
合、読取装置にて上記コードデータを読み込む際の走査
方向と同方向に変調をかけることを特徴とする（１）又
は（２）記載の変調方式。

【００３７】即ち、変調を走査方向と直交する方向にか
けてしまうと、走査しただけでは“１”の連続は基準指
標以外でも多く発生し、走査変換が完了しないと基準指
標の検出がしにくくなるという問題を回避できる。

【００３８】（５）二次元的に変調をかけることを特
徴とする（１）又は（２）記載の変調方式。即ち、二次
元変調することによって、走査する方向の制約がなくな
り、走査しやすくなる。

【００３９】

【発明の効果】以上詳述したように、本発明によれば、
冗長度が少なく、記録媒体上へのコードデータの記録に
適した変調方式を提供することができる。

【図面の簡単な説明】

【図１】（Ａ）は本発明の第１実施例の変調方式を実施
するための構成を示す図であり、（Ｂ）は加算数算出回
路及び減算数算出回路に於ける係数の算出方法を説明す
るための図である。

【図２】第１実施例に於ける復調回路の構成を示す図で
ある。

【図３】（Ａ）及び（Ｂ）は第１実施例の変調方式を実
施するための変調回路及び復調回路の別の構成例を示す
図である。

【図４】（Ａ）は本発明の第２実施例の変調方式を説明
するための図であり、（Ｂ）は一次元の変調方向とデー
タの走査方向との関係を説明するための図である。

【図５】（Ａ）乃至（Ｇ）は本発明の第３実施例の変調
方式を説明するための８ビットのデータを３×３の単位
ブロックに変調する例を示す図である。

【図６】（Ａ）及び（Ｂ）は第３実施例に於いてさらに
許容可能なパターンを示す図である。

【図７】（Ａ）及び（Ｂ）は第３実施例の３×３の単位
ブロックの二次元変調を実施するための変調回路及び復
調回路を示す図である。

【図８】従来の変調方式の代表的なものであるＮＲＺ
（non return to zero）変調を説明するための図であ
る。

【図９】特願平５−２６０４６４号に記されたドットコ
ードのフォーマットを示す図である。

【符号の説明】

１，７…入力端２…加算数算出回路３…加算器４，８…レジスタ５…０付加回路６，１３…出力端９…減算数算出回路１０…減算器１１，１２，１４，１９…ルックアップテーブル（ＬＵ
Ｔ）１５，１７…メモリ１６，１８…アドレス制御回路

Claims

【特許請求の範囲】

【請求項１】入力データに変調をかけて光学的に読み
取り可能なコードデータとして記録媒体に記録する際
に、前記コードデータの読み取りの基準となる所定のデータ
値の所定の連続数を含む基準指標と区別するために、前
記コードデータに於ける前記所定のデータ値の連続数が
前記基準指標に於ける前記所定のデータ値の前記所定の
連続数よりも少なくなるように、入力データに変調をか
けることを特徴とする変調方式。
【請求項２】前記コードデータは、前記入力データの
内容に応じて配列されたデータドットと該データドット
とは異なるパターンを有し且つデータドットに関して所
定の位置関係で配置された基準指標としてのマーカとか
ら少なくとも成るブロックを多数含んで構成されたもの
であることを特徴とする請求項１記載の変調方式。
【請求項３】前記コードデータに於ける前記所定のデ
ータ値の連続数が、前記基準指標に於ける前記所定のデ
ータ値の前記所定の連続数の半分以下の連続数となるよ
うに、前記入力データに変調をかけることを特徴とする
請求項１又は２記載の変調方式。
【請求項４】前記変調を一次元的にかける場合、読取
装置にて前記コードデータを読み込む際の走査方向と同
方向に変調をかけることを特徴とする請求項１又は２記
載の変調方式。
【請求項５】二次元的に変調をかけることを特徴とす
る請求項１又は２記載の変調方式。