JPH07302797A - 半導体素子ならびにその製造および使用方法 - Google Patents

半導体素子ならびにその製造および使用方法

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Abstract

(57)【要約】 【目的】 拡張共晶領域を形成することができるはんだ
バンプを形成し、直接チップ接着処理を簡素化する半導
体素子、その製造方法および使用方法を提供する。 【構成】 半導体素子（３２）は、簡素化されたＤＣＡ
に用いるための、拡張共晶領域を形成することができる
付着済みはんだバンプ（３４）を有する。付着済みはん
だバンプ（３４）は、素子上の接合パッド（１４）のＵ
ＢＭ上に配された第１錫層（４０）を有する。第１錫層
はＵＢＭ内で金属層（３６）と反応し、前記はんだバン
プを接合パッドに接着するための中間金属を形成する。
厚い鉛層（４２）を第１錫層上に配し、はんだバンプの
主要構成物とする。第１錫層（４４）を鉛層上に配し、
リフローの間に、バンプの上面に局部共晶を形成する。
少なくともこのはんだバンプ構造を有する素子は、セラ
ミック基板またはＰＣ基板のいずれかに直接接着するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体素子上の
フリップ・チップ・ボンディング用はんだバンプ、かか
るはんだバンプの作成方法、および半導体素子の検査方
法に関し、更に特定すれば、拡張共晶領域を有するはん
だバンプ、その作成方法、およびかかるはんだバンプを
有する半導体素子を検査し、良好なダイを提供する方法
に関するものである。
【０００２】
【従来の技術】半導体チップと次のレベルの相互接続配
線に物理的および電気的に接続するためには、現在直接
チップ接着(direct chip attach)（ＤＣＡ）または高温
フリップ−チップ・ボンディング(flip-chip bonding)
が用いられている。次のレベルの相互接続とは、例え
ば、セラミック・チップ・キャリアまたは有機(organi
c)印刷回路（ＰＣ）基板のようなものである。ＤＣＡ法
の１つでは、半導体ダイ上の濡れ性のある接合パッド(w
ettable bonding pad)上にはんだバンプを配する過程を
必要とする。これらのはんだバンプは、次のレベルの相
互説続部上のトレース(trace)にはんだ付けされ、ダイ
の内部機能部分と次のレベルの相互接続部に連結する。
【０００３】接合パッドは、ダイ表面への物理的な接合
と、半導体ダイの実際の回路への電気的連結との双方を
設けるものである。加えて、接合パッドは、以降に配さ
れるはんだバンプを接着するものでもある。濡れ性のあ
る接合パッドを用意するには、通常、マスクを介した半
導体ウエハ上への蒸着によって、一連の局部パッド制限
メタルルジ(localized pad limiting metallurgy)（Ｐ
ＬＭ）或いはアンダー・バンプ・メタルルジ(under bum
p metallurgy)（ＵＢＭ）を選択的に配する。或いは、
これらの物質のブランケット・フィルムを直接ウエハ上
に配置し、選択的にエッチングを行うことによって、選
択された領域に濡れ性のある接合パッドを残すこともで
きる。メタルルジは、典型的に、クローム−銅−金の積
層体で構成されるが、クロームの代替物として、チタン
またはチタン／タングステンも用いられており、更にニ
ッケルも銅の代替物として用いられている。積層体最上
部の金層が、これらＰＬＭ内の銅の酸化を防止する。こ
れらの層全体の厚さは、典型的に約５，０００ないし２
０，０００オングストロームである。
【０００４】ＰＬＭを付着した後、濡れ性接合パッドを
形成するために用いられるのと同一または同様のマスク
を用いて、はんだバンプを２工程で形成する。典型的
に、このバンプ用物質は鉛と錫とで構成され、２層の積
層体として付着される。最初の工程で鉛と錫を次の順番
で付着させる。約１００−１２５ミクロンの鉛層をまず
付着させ、これに続いて約２．５−１８ミクロンの別個
の錫層を付着させる。付着されたはんだバンプの形状
は、厚い鉛の基台と薄い錫のキャップとを有する、円錐
柱(truncated column)に類似したものとなる。
【０００５】はんだバンプ形成の第２工程では、３５５
℃を越える温度において上述のように付着されたバンプ
の高温リフローを行うことにより、鉛層および錫層の組
成混合(compositional blending)を完成させる。この方
法で生成される球に近いバンプは約２−１０％の錫を含
む。この錫の比率は最初に付着された層の厚さの比によ
って左右される。リフロー処理の間、付着済み(as-depo
sited)はんだバンプ頂部の錫層は、鉛層を介して拡散
し、はんだバンプとＵＢＭとの界面において銅／錫中間
金属(intermetallic)を形成する。この中間金属は典型
的にＣｕ6Ｓｎ5および／またはＣｕ3Ｓｎであるが、強
いが壊れやすいので、はんだバンプをクローム−銅−金
パッド・メタルルジ(metallurgy)に接着しなければなら
ない。図１は、当技術では公知の処理によって形成され
た、はんだバンプ１２を有する半導体ダイ１０の一部を
断面図で示す。はんだバンプ１２は接合パッド１４のＵ
ＢＭ上に付着される。ＵＢＭはクローム層１６、クロー
ム−銅層１８、および銅／錫中間金属層２０で構成され
ている。銅／錫中間金属層２０は、リフロー処理の結果
形成されたものである。リフローの前にクローム−銅−
金積層体に付着された金は、リフローの間素早くこれら
金属を通じて拡散するので、効果的に消散する。図１か
ら分かるように、はんだバンプは、半導体基板２４上に
配された下地の金属トレース２２に、電気的に接続され
る。パシベーション層２６，２８，３０がダイ回路を保
護する。ＵＢＭもパシベーション層の縁部を遮蔽する。
【０００６】はんだバンプを有する半導体ダイをセラミ
ック基板またはチップ担体に取り付ける際、バンプされ
たダイは、半導体上で対応するはんだパッド(mating so
lderpads)に整合される。次に、第２リフロー処理で全
てのはんだバンプを再度溶融し、ダイを基板に接合させ
る。リフロー温度は、典型的に３５５℃を越える。通
常、表面の酸化物を減らすと共に接合処理を助けるため
に、有機酸フラックス(organic acid fluxes)をバンプ
周囲に配する。
【０００７】はんだバンプを有する半導体ダイを直接有
機ＰＣ基板上の銅トレースに接合することが望ましい場
合、ＰＣ基板を過度の熱に晒すことによる損傷を与えず
に、ダイを有機基板に接着するには、低温接合処理を用
いなければならない。鉛の含有が多いはんだバンプを設
けた半導体ダイを有機ＰＣＢ基板に接着する解決案の１
つは、基板上のトレース端部に特別に製造された大きな
サイズのパッドに共晶鉛−錫はんだを選択的に配置し、
大きな共晶表面をＤＣＡのために設けることである。こ
の方法を選択すれば、基板上のパッド上の共晶金属を溶
融し、それによってダイ上の高温はんだバンプを濡らす
だけでよいので、より低い温度を用いてダイをＰＣ基板
に接合することが可能となる。この処理の間、高温バン
プが溶融する必要はない。溶融してリフローした共晶は
んだは、はんだバンプを濡らし、それらをＰＣ基板に接
合する。
【０００８】
【発明が解決しようとする課題】現在実用化されている
ＤＣＡ法にはいくつかの重大な欠点がある。銅トレース
上に共晶はんだパッドを選択的に付着する処理はコスト
がかかり、しかも精度が要求されるので制御が困難であ
る。ＰＣ基板が複雑になると、この選択付着処理の難易
度およびコストが更に上昇することになる。更に、これ
ら共晶はんだパッドは実際のトレースよりも必然的に広
いので、トレース間のピッチ即ち間隔を広げて、パッド
が収容できるようにしなければならない。トレースのピ
ッチは最少間隔で維持しなければならないので、ダイの
サイズ縮小またはバンプの密度低下は実現不可能であ
り、これは微小化および基板の高密度化という業界の傾
向に反するものである。
【０００９】
【課題を解決するための手段】本発明の一実施例では、
半導体素子は、多重金属層を備えた接合パッドを有し、
直接チップ接着（ＤＣＡ）に用いるための拡張共晶領域
を形成する潜在性(potential)を有するはんだバンプを
設ける。第１金属層を接合パッド上に形成し、以後に付
着される金属層の接着層とする。第２金属層を前記第１
金属層上に配する。これら第１および第２金属層は、ア
ンダー・バンプ・メタルルジ（ＵＢＭ）を構成する。第
１錫層、鉛層、および第２錫層から成るはんだバンプ
を、ＵＢＭ上に形成する。第１錫層を前記第２金属層上
に配し、前記第２金属層と前記第１錫層との中間金属が
形成されるように、前記第１錫層および第２金属層は相
溶性があるものとする。前記鉛層は前記第１錫層上に配
される。前記鉛層は前記第１錫層よりも大幅に厚く、Ｄ
ＣＡに実装された時に、前記鉛層が素子に高さを与える
ようになっている。前記第２錫層は前記鉛層上に配さ
れ、前記第２錫層を前記鉛層より薄くして、はんだリフ
ローの間に、バンプの頂部に局部共晶が形成されるよう
になっている。
【００１０】また、本発明は半導体素子の接合パッド上
にはんだバンプを形成する方法も提供する。前記はんだ
バンプは、直接チップ接着（ＤＣＡ）のための拡張共晶
領域を形成する潜在性を有する。第１金属層を前記接合
パッド上に設け、はんだバンプを半導体素子に接着す
る。次に、第２金属層を前記第１金属層上に設ける。前
記第１および第２金属層はＵＢＭを構成し、その上には
んだバンプを形成する。真空環境において、前記第２金
属層上に位置するように第１錫層を形成する。前記第１
錫層と前記第２金属層は、前記第２金属層と前記第１錫
層との中間金属が形成できるように、互いに溶融可能で
ある。真空を悪化させずに、前記第１錫層上に鉛層を形
成する。鉛層を前記第１錫層よりも大幅に厚くして、前
記はんだバンプの主要な構成物とする。次に、真空環境
を破壊せずに前記鉛層上に第２錫層を形成する。第２錫
層は前記鉛層よりも薄くして、はんだリフローの間に、
前記バンプの頂部に局部共晶形成が得られるようにす
る。
【００１１】本発明の他の実施例は、直接チップ接着を
行う方法を提供する。本発明の一実施例による拡張共晶
領域を形成する潜在性を有するはんだバンプを有する半
導体素子を用意する。前記半導体素子には、実装用基板
上の導電トレース上に配されそれに面するはんだバンプ
が位置付けられる。前記はんだバンプが前記導電トレー
スの実質的に中央に位置するように、前記はんだバンプ
と導電トレースとを整合する。前記はんだバンプを前記
導電トレースと物理的に接触させる。次に、はんだバン
プを、ほぼ１８３℃から２５０℃の範囲の温度に加熱す
る。この際、前記第２錫層と前記鉛層の一部とで構成さ
れる共晶液相はんだ(eutectic liquidussolder)が、は
んだバンプ表面に形成される。前記共晶液相はんだは、
前記導電トレースを濡らし、前記半導体素子を実装用基
板に接合する。
【００１２】これらおよびその他の特徴および利点は、
添付図面に関連つけた以下の詳細な説明から明確に理解
されよう。図は必ずしも原寸通りに描れてはおらず、本
発明の実施例には、ここに具体的に例示していないもの
もあることを指摘するのは重要なことである。
【００１３】
【実施例】以下、添付図面を参照しながら本発明の種々
の実施例について論じていく。図面中、同一のまたは実
質的に同様な機能を有する構造的要素には、同一のまた
は同様の参照番号を用いて表記してある。
【００１４】図２は、半導体素子３２の一部を示す拡大
断面図であり、本発明の第１実施例において拡張共晶領
域を形成する本質的潜在性を有する、付着済みの(as-de
posited)はんだバンプ３４を示すものである。この図は
図示を容易にするため１つのはんだバンプしか描いてい
ないが、完成された素子は素子上の接合パッドの数に対
応する複数のはんだバンプを有することは理解されよ
う。
【００１５】図２に示すこの第１実施例において、半導
体素子は、金属線２２上に配されたクローム−銅−金Ｐ
ＬＭ（それぞれ層１６’，３６，３８）を有する。実際
には、クローム層１６’と銅層３６との間に薄いクロー
ム−銅フェーズ層(phase layer)（図示せず）がある。
ＰＬＭまたはＵＢＭは、当技術では公知の従来からの機
器および付着技術を用いて付着させることができる。Ｐ
ＬＭ層を形成した後、真空度を悪化させずに１台の蒸着
装置(evapolator)ではんだバンプ３４を構成する複数の
層を付着する。ＰＬＭの直接上に、即ち隣接して、第１
錫層４０を付着する。この第１錫層４０は十分に厚くし
て、以後の処理において良好な金属間接合(intermetall
ic bond)を確保することは重要である。中間金属形成の
機構は、以下の説明から容易に明白となろう。本発明を
実用に供するには、第１錫層４０の厚さを２０００ない
し１２００オングストローム（０．２ないし１．２ミク
ロン）程度の範囲で形成する。第１錫層４０を付着する
厚さは、機器の付着速度モニタによって、或いは蒸着機
器の一部である他の適当な制御部によって制御すること
ができる。
【００１６】次に、鉛層４２を第１錫層４０の上に付着
する。鉛層４２の厚さは、１００ないし１５０ミクロン
の範囲である。第１錫層４０との対比では比較的厚いこ
の鉛層４２は、ＤＣＡ用はんだバンプのバルク成分(bul
k component)を形成する。次に、第２錫層４４を鉛層４
２上に付着する。第２錫層４４の厚さは、ほぼ２．５な
いし１８ミクロンの範囲である。ここに示した第２錫層
４４の厚さの上限は、既存の蒸着機器では実用的ではな
い。この第２錫層４４の厚さ範囲は、所望する使用方法
によっては、蒸着機器の進歩のために、上述の範囲から
も変動し得ることも理解すべきである。これについて
は、後に詳しく述べる。しかしながら、現行の蒸着機器
を用いる場合には、真空度を悪化することなく錫４０−
鉛４２−錫４４積層体を形成しつつ、第１錫層４０と鉛
層４２との間に酸化錫が形成されないようにすることが
重要である。この界面(interface)に酸化錫が形成され
ると、はんだバンプの信頼性および強度を劣化させる潜
在性があり、応力を受けた時にその界面においてしばし
ばバンプが破壊される原因となる。約１ｘ１０-6ｍｂａ
ｒの真空圧が、本発明の実施には十分であることが認め
られている。
【００１７】以上のように、本発明の第１実施例におい
てはんだバンプが形成された半導体素子３２は、クロー
ム１６’、銅３６、および金３８から成るＰＬＭと、錫
４０、鉛４２、および錫４４の別個の層から成るはんだ
バンプとで構成されている。本発明の付着済みはんだバ
ンプ(as-deposited solder bump)３４は、ＰＬＭに隣接
して第１錫層４０が存在するという点で従来技術のもの
とは異なっている。この第１錫層４０のために、当技術
で現在実施されている３５５℃での高温はんだバンプ均
質化リフローの必要性をなくすことができる。その結
果、かかる付着済みはんだバンプ構造を有する半導体素
子は、以下のような低温リフロー処理を用いて、次のレ
ベルの相互接続部に直接接着することができる。
【００１８】はんだバンプ付着済み半導体素子は、１８
３℃ないし２５０℃程度の範囲のリフロー温度を用い
て、セラミック製チップ担体または有機ＰＣ基板のよう
な実装用基板に接着し、基板上の典型的には銅で形成さ
れたトレースに、直接素子を接合することができる。こ
の接合処理を行うために、素子をトレース上の中央に整
合し、はんだバンプをトレースと対向するように位置付
ける。次に、リフローを行う前に、バンプをトレースと
直接接触するように配置する。はんだバンプ自体が、リ
フロー温度で拡張共晶領域(exteuded eutectic region)
を形成する本質的な潜在性を有するので、はんだバンプ
の接合パッドへの良好な金属間接合、およびはんだバン
プの銅トレースへの良好なはんだ接合が確保される。チ
ップ接着のためのリフロー処理の間、第１錫層４０は、
６３％の錫と３７％の鉛とを有する共晶はんだの融点で
ある１８３℃より高い温度で、隣接する鉛層４２からの
鉛原子と反応し、ＰＬＭに隣接して溶融錫濃厚液相(mol
ten tin-rich liquidus)を形成する。この環境におい
て、金層３８内の金原子は素早くＰＬＭから拡散する。
銀またはパラディウムの薄層のような、はんだを介して
素早く拡散する他の金属も、これと同一の特性を有する
ので、金の代わりに用いることができよう。これら高速
拡散金属の溶解速度は、２００℃ないし２５０℃の温度
範囲において、０．０１μｍ／秒ないし１．０μｍ／秒
の範囲である。第１錫層４０からの錫原子は素早くＰＬ
Ｍの厚い銅層３６に移動し、銅−錫中間金属物質の連続
層を形成する。この銅−錫中間金属は、はんだバンプ３
４とＰＬＭとの間の活性接合素子(vital bonding eleme
nt)となる。形成された中間金属は、典型的にＣｕ6Ｓｎ
5および／またはＣｕ3Ｓｎであり、要素の比率はほぼ１
対１である。したがって、第１錫層を十分厚くして、十
分な量の中間金属を銅層と共に形成し、半導体素子のは
んだバンプと接合パッドとの間に良好な接着が確実に得
られるようにすることが重要である。しかしながら、第
１錫層が厚すぎて錫原子の数が得られる銅原子数よりも
多い場合、銅全てが錫と反応して銅−錫中間金属が形成
され、過剰な錫原子がはんだバンプ内に残留することに
なる。しかしながら、通常第１錫層よりも銅のほうが多
く付着されるので、第１錫層内の錫原子が全て中間金属
を形成するために用いられるため、このような自体は、
実際には起こる潜在性はない。錫が過剰な場合でも、こ
の量ははんだバンプの特性を大幅に変化させるには不十
分である。
【００１９】この中間金属形成方法は従来技術の方法と
は異なり、それよりも優れたものである。本発明を実施
する際、銅−錫中間金属の形成は、従来技術で行われる
暫定的均質化リフロー工程の間ではなく、ＤＣＡ処理自
体の間に行われる。更に、従来技術では銅−錫中間金属
の形成速度は、中間金属の形成が銅の界面において起こ
り得る前の、鉛層の厚さを介した錫のバンプ頂部からの
拡散に依存するが、これに対して、本発明では、中間金
属の形成に必要な錫原子はＰＬＭに隣接しているので、
銅−錫中間金属の形成に必要な時間は短縮される。この
ように、本発明によって提供される中間金属形成法は、
従来技術のものよりも効率的である。
【００２０】第１錫層４０の存在によってＤＣＡの間に
銅−錫中間金属が形成されることに加えて、付着済みは
んだバンプ３４の頂部にある第２錫層４４が、隣接する
鉛層４２からの鉛原子と反応して、バンプ３４の頂部に
拡張共晶液相プール(extended eutectic liquidus poo
l)を形成するが、主として鉛から成るはんだバンプの固
まりは溶融しない。バンプ３４の底部に第１錫層４０が
あることにより、第２錫層４４から厚い鉛層４２を介し
た錫の拡散を遅らせるため、この局部共晶(localized e
utectic)の形成に錫が使用することができる。したがっ
て、半導体素子を基板上のトレースに接合するのに必要
なこの頂部はんだ液相(solder liquidus)の厚さは、第
２錫層４４の厚さを変えることによって制御することが
できる。付着済みはんだバンプは、リフローが行われる
時に、バンプの頂部に拡張共晶領域を形成する本質的な
潜在性を有するので、選択的に共晶を設ける必要性や、
有機ＰＣ基板上にトレースのめっきを行う必要性をなく
すことができる。１８３℃ないし２５０℃の範囲のリフ
ロー温度によってはんだ液相を形成することによって、
有機ＰＣ基板を熱的に劣化させない温度で、バンプを直
接トレースに接合することができるようになる。共晶液
相は１８３℃で形成されるが、１８３℃より高い温度で
は、液相内にわずかな組成のばらつきが起こることがあ
る。しかしながら、一旦液相が形成されれば、これらわ
ずかなパーセントのばらつきは、本発明において提案さ
れる直接チップ接着法に大きな影響を与えることはな
い。
【００２１】第２錫相の厚さは、結果的に得られる共晶
液相層の厚さを決定し、これが実装基板(mounting subs
trate)のトレース上に流れてそれを濡らすことになる。
この方法では、十分厚い錫層を蒸着し、隣接する鉛原子
と反応させて、十分厚い共晶層を形成して、意図する目
的を達成することが好ましい。厚い共晶層の結果、強い
永久接合が得られるが、一方共晶層を薄くすれば、接着
後ダイの除去を容易に行うことができる。したがって、
はんだバンプが設けられた半導体素子を実装基板に永久
的に接合することを望む場合、共晶層は実用可能な限り
厚くすべきである。このように意図した永久接合を図３
に示す。図示のように、半導体素子３２は、導電トレー
ス４８を表面に有する実装基板４６に接合されている。
実装基板４６は、セラミック製チップ担体か、或いはエ
ポキシ・ガラス繊維複合材である、ＦＲ−４のような有
機ＰＣ基板のいずれかとすることができる。点線は、リ
フロー処理の間に形成された共晶はんだ領域を表わす。
先に述べたように、共晶液相層は、温度が共晶はんだ
（６３％錫、３７％鉛）の融点を越えた時に形成され
る。この液相はんだはトレース３８を濡らし、固化して
素子を基板に接合する。したがって、この液相領域を十
分に厚くして、素子と実装基板との間に信頼性の高いは
んだ接合を得ることが重要である。液相形成はリフロー
されたままのバンプ(as-reflowed bump)の頂部に位置す
るため、残りのバンプ形状は影響を受けず、バンプの頂
部は平坦のままなので、高さの制御ができると共に、半
導体ダイ２４と実装基板４６との間の良好な界面接触を
得ることができる。本発明を実施する際、このギャップ
をポリマー材料で充填し最終素子の信頼性を高めるよう
にすることも可能である。
【００２２】しかしながら、マルチチップ・モデュール
のような他の用途に、公知の良好なダイ(known good di
e)を提供するために、はんだバンプを設けた素子の検査
および／または焼き入れ(burn-in)が望まれる場合、共
晶相をできるだけ薄くして、はんだバンプ自体を損傷す
ることなく、検査用基板からバンプを設けた素子を容易
に除去できるようにする。このような応用例を図４に示
す。ここでは、半導体素子３２’は検査基板５１上の検
査用トレースに電気的に接続されている。破線は、半導
体素子を検査基板上の検査用トレース５２に物理的に接
合するために必要な共晶領域５０’の最少の厚さを表わ
す。検査用トレース５２上の濡れ性領域(wettable are
a)がバンプ頂部の領域の約１０％ないし２０％に制限さ
れる場合、はんだバンプと検査用トレースとの間に「タ
ック」接合部(tack joint)を形成する。検査基板(subst
rate or board)は、熱的および電気的応力の下でのダイ
の電気的性能を評価するために特別に設計されるもので
ある。検査および焼き入れの終了後、はんだバンプに重
大な損傷を与えることなく、公知の良好なダイ３２’
を、検査基板から物理的に除去することができる。かか
る除去は、タック接合部に剪断または伸張応力を加える
ことによって、或いは化学的エッチングまたはその他の
適切な方法によって行うことができる。次に、公知の良
好なダイを次のレベルの相互接続部に再度接着する。あ
るいは、公知の良好なダイにリフロー処理を施し、バン
プ内に未だに残っている錫と鉛とを均質化してもよい。
これによって、セラミックまたは高温実装基板に直接接
着することができる。
【００２３】リフローの間に拡張共晶領域を形成する付
着済みはんだバンプの本質的な潜在性のために、支持用
有機ＰＣ基板（board substrate)上に特別な共晶接合パ
ッドを設ける必要性がなくなる。また、拡張共晶領域に
よって、はんだバンプを実装基板上のトレースに首尾良
くしかも信頼性高く接着することができる。こうして、
トレース間のピッチを最少にまで狭めることができるの
で、ＰＣ基板上に大幅な空間の節約を実現することがで
きる。更に、本発明を実施することによって、高価な選
択的共晶めっき処理およびそれに伴うコストも、完全に
回避することができる。
【００２４】図５は、本発明の第２実施例における、付
着済みはんだバンプ３４”を有する半導体素子３２”の
一部を拡大断面図で示す。この第２実施例は、図２に示
した第１実施例と実質的に同様であるが、第２錫層４４
上に第２鉛層５４が付加されている。第２鉛層５４は、
蒸着器内で真空を破壊しないように、第２錫層４４に対
して鉛と錫をほぼ４：６の割合で付着する。したがっ
て、第２鉛層５４は、第２錫層４４よりも多少薄い。こ
の第２実施例は、錫がバルク鉛層４２へ移動するのでは
なく、その代わりに第２鉛層５４を介して実装基板上の
トレースに向かって移動する点において、第１実施例と
は異なる錫原子の拡散経路を設けたものである。この錫
４０−鉛４２−錫４４−鉛５４の４層からなる積層体
は、リフロー温度が１８３℃以上の時、ＤＣＡ処理中
に、リフローされたままのバンプの頂部に、共晶液層線
はんだをより速く形成することができるので、ＤＣＡ接
着処理の間、トレースを有機基板上に素早く接合するこ
とができる。したがって、基板上の敏感な素子を高温に
晒すことが制限される。
【００２５】図示しない他の実施例では、更に鉛層を第
１錫層４０とＰＬＭとの間に介在させて、鉛−錫−鉛−
錫から成る付着済みはんだバンプを形成する。この積層
体の底部に加える鉛層は、鉛対錫を約４対６の割合と
し、１８３℃以上の温度で、バンプがＰＬＭにより素早
く接合できるようにする構造を形成する。この構造で
は、第１錫層４０からの錫原子は、付加鉛層を介してＰ
ＬＭ構造に向かって拡散し、処理中に共晶を形成する。
或いは、第３鉛層を本実施例に付加し、鉛−錫−鉛−錫
−鉛から成る５層の積層体を形成してもよい。共晶はん
だの融点以上の温度で、錫は最も近い鉛層を介して実装
基板上の導電トレースおよびＰＬＭの双方に向かって拡
散するので、界面が反応し効果的な接合部を形成する時
間を最適化する。
【００２６】図６は、本発明の更に別の実施例における
半導体素子６０の一部を示す拡大断面図である。この実
施例は、図２に示した第１実施例と実質的に同様であ
る。しかしながら、この実施例では、ＰＬＭがチタン層
またはチタン−タングステン層６２で構成されている。
チタンは窒化物や酸化物にはよく接着するが、ポリイミ
ッドとの接着性はよくないので、ポリイミッドを表わす
パシベーション層３０’に凹部を設けてＰＬＭとの接着
を避ける。第２金属層３６は、銅でもニッケルでもよい
が、第３金属層３８は、第２金属層を酸化から防止する
ために、典型的に金またははんだ内のその他の薄膜高速
拡散金属(thin film fast metal diffusers)である。実
際には、チタンまたはチタン−タングステン層６２と第
２金属層３６との間には、薄いチタン−銅またはチタン
−ニッケル・フェーズ層（図示せず）がある。付着済み
はんだバンプ３４”は、先に論じたように、錫−鉛−錫
積層体で構成されている。具体的に図示しないが、第二
錫層４４’上に第２鉛層を付加したり、第１錫層４０’
と金層３８との間に鉛層を介在させたり、先に論じたよ
うな他の錫−鉛積層結合体を加えることも可能である。
【００２７】任意の工程において、前述の付着済みはん
だバンプ構造のいずれかにしたがって、予備的なリフロ
ー工程を所定時間量の間低温で行い、有機ＰＣ基板に接
着する前に、各々のそして全てのはんだバンプ上に拡張
共晶領域を予め規定することもできる。この予備的リフ
ロー工程の温度範囲は１８３℃ないし２２５℃の間であ
り、約２ないし６分の時間で十分である。この予備的リ
フローは、個々の半導体素子に行っても、またはウエハ
全体に行ってもよい。直接チップ接着は、後に行うこと
ができる。
【００２８】本明細書に含まれるこれまでの説明および
例示は、本発明に伴う多くの利点を明らかにするもので
ある。特に、拡張共晶領域を形成するための本質的な潜
在性を有する半導体素子のはんだバンプを形成し、直接
チップ接着処理を簡素化すると共に、公知の良好なダイ
に用いるために半導体素子を検査する手段を提供する。
リフローの間に拡張共晶領域を形成する付着済みはんだ
バンプの本質的な潜在性によって、支持用有機ＰＣ基板
上に特別な共晶接合パッドを設ける必要性もなくなる。
また、拡張共晶領域によって、はんだバンプを実装基板
上のトレースに首尾良くしかも信頼性高く接着すること
ができる。更に、トレースの特殊で選択的な共晶メッキ
を除去することにより、用いられるトレース間のピッチ
を更に狭くすることができるので、半導体素子がパッド
による制限を受けなくて済む。更に、制御が難しくしか
も高価なＰＣ基板の選択的共晶メッキの処理工程がもは
や必要ではなくなる。更に別の利点は、３６０℃での高
温均質化リフロー工程も回避することができる。付着済
みはんだバンプの頂部が平坦なため、実装基板上のトレ
ースに対して良好な接触界面を得ることができる。した
がって、この特定の付着済みはんだバンプ構造を有する
半導体素子は、セラミック・チップ担体または有機ＰＣ
基板のいずれに実装するのにも、非常に適している。こ
のようにＤＣＡを低温で行うことにより、有機ＰＣ基板
に熱による劣化を起こすことなく、素子をセラミックま
たはＰＣ基板のいずれにも接着することができる。
【００２９】以上の説明から、本発明によって、先に説
明した要求および利点を完全に満足する、付着済みはん
だバンプ構造を有する半導体素子、およびその製造およ
び使用方法が提供されたことは明白である。本発明を具
体的な実施例を参照して説明しかつ図示したが、本発明
がこれら図示した実施例に限定されることは意図してい
ない。本発明の精神から逸脱することなく、変更や改造
が可能であることを、当業者は認めよう。例えば、本発
明は、決してセラミック・チップ担体または有機ＰＣ基
板のみに対する直接チップ接着には限定される訳ではな
い。裸ダイ(bare die)用の他の実装基板にも適してい
る。加えて、本発明は、半導体チップを適切な担体に接
合することに限定される訳ではなく、抵抗、コンデン
サ、インダクタ、接続器等、他の回路素子を高温または
低温実装基板のいずれかに接着するために用いることも
できる。また、本発明は均質化された高温（２％〜１０
％の錫）バンプを形成する選択肢も可能である。しかし
ながら、多くの用途ではこの工程を除去するようが有利
である。この柔軟性は、同一の付着用工具を用いて、低
温直接チップ接着用、或は高温セラミック接合用のいず
れにも同等のバンプを作成可能であることを意味する。
更に、ＤＣＡを行う際に本発明を実施するためには、１
８３℃ないし２５０℃のリフロー温度範囲が好適である
と述べたが、本発明による付着済みはんだバンプ(as-de
posited solder bumped device)を有する素子について
は、実装基板の熱容量によっては、より高温で直接リフ
ローを行ってもよい。したがって、本発明は、特許請求
の範囲に該当するかかる改造および変更全てを包含する
ことを意図するものである。
【図面の簡単な説明】
【図１】当技術で公知の半導体素子上のフリップ・チッ
プはんだバンプの拡大断面図。
【図２】本発明の第１実施例による拡張共晶領域を形成
する本質的潜在性を有するはんだバンプの拡大断面図。
【図３】基板上に取り付けられた、本発明によるはんだ
バンプを有する半導体素子を示す断面図。
【図４】検査の目的のために検査用基板に一時的に実装
された、本発明によるはんだバンプを有する半導体素子
の断面図。
【図５】本発明の第２実施例による拡張共晶領域を形成
する本質的潜在性を有する別のはんだバンプの拡大断面
図。
【図６】本発明の第３実施例による拡張共晶領域を形成
する本質的潜在性を有する更に別のはんだバンプの拡大
断面図。
【符号の説明】 ３２ 半導体素子 ２２ 接合パッド ３４ はんだバンプ １６’ 第１金属層 ３６ 第２金属層 ４０ 第１錫層 ４２ 鉛層 ４４ 第２錫層 ５４ 第２鉛層 ４８ 導電トレース ５０ 共晶液層線はんだ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】接合パッド（２２）を有する半導体素子
    （３２）であって：前記接合パッド（２２）上に配され
    た第１金属層（１６’）；前記第１金属層（１６’）上
    に配された第２金属層（３６）；およびはんだバンプ
    （３４）であって：前記第２金属層（３６）上に配され
    た第１錫層（４０）であって、前記第１錫層（４０）と
    前記第２金属層（３６）とによって中間金属が形成され
    るように前記第２金属層と相溶性がある前記第１錫層；
    前記第１錫層（４０）上に配され、前記第１錫層（４
    ０）よりも大幅に厚い鉛層（４２）；および前記鉛層
    （４２）上に配された第２錫層（４４）であって、はん
    だリフローの間に前記バンプの上面に局部共晶を形成す
    るように、前記鉛層（４２）よりも薄い前記第２錫層
    （４４）；から成る前記はんだバンプ（３４）；から成
    り、前記第１金属層は、前記はんだバンプを前記半導体
    素子に接着させることを特徴とする半導体素子。
  2. 【請求項２】半導体素子（３２）の接合パッド上にはん
    だバンプ（３４）を作成する方法であって：前記接合パ
    ッド上に第１金属層（１６’）を設け、前記はんだバン
    プの前記半導体素子への接着を行うステップ；前記第１
    金属層（１６’）上に第２金属層（３６）を設けるステ
    ップ；真空環境において前記第２金属層（３６）上に第
    １錫層（４０）を形成し、前記第２金属層と前記第１錫
    層との中間金属が形成されるように、前記第１錫層（４
    ０）と前記第２金属層（３６）が互いに溶解可能とする
    ステップ；真空環境を悪化させずに、前記第１錫層（４
    ０）上に鉛層（４２）を形成し、該鉛層（４２）を前記
    第１錫層（４０）よりも大幅に厚く形成するステップ；
    および真空環境を悪化させずに、前記鉛層（４２）上に
    第２錫層（４４）を形成し、該第２錫層（４４）を前記
    鉛層（４２）より薄くして、はんだリフローの間に、前
    記バンプの頂部に局部共晶を形成するステップ；から成
    ることを特徴とする方法。
  3. 【請求項３】半導体素子（３２）の接合パッド（２２）
    上にはんだバンプ（３４）を形成する方法であって：前
    記接合パッド上に第１金属層（１６’）を設け、前記は
    んだバンプの前記半導体素子への接着を行うステップ；
    前記第１金属層（１６’）上に第２金属層（３６）を設
    けるステップ；真空環境において前記第２金属層（３
    ６）上に第１錫層（４０）を形成し、前記第２金属層と
    前記第１錫層との中間金属が形成されるように、前記第
    １錫層（４０）と前記第２金属層（３６）が互いに溶解
    可能とするステップ；真空環境を悪化させずに、前記第
    １錫層（４０）上に鉛層（４２）を形成し、該鉛層（４
    ２）を前記第１錫層（４０）よりも大幅に厚く形成する
    ステップ；真空環境を悪化させずに、前記鉛層（４２）
    上に第２錫層（４４）を形成し、該第２錫層（４４）を
    前記鉛層（４２）より薄くして、はんだリフローの間
    に、前記バンプの頂部に局部共晶を形成するステップ；
    および真空環境を悪化させずに、前記第２錫層に対し
    て、鉛対錫をほぼ４対６の割合で前記第２錫層（４４）
    上に第２鉛層（５４）を付着させるステップ；から成る
    ことを特徴とする方法。
  4. 【請求項４】直接チップ接着を行う方法であって：接合
    パッド（２２）上に配され、以後の金属層を前記半導体
    素子に接着する第１金属層（１６’）と、前記第１金属
    層（１６’）上に配された第２金属層（３６）と、はん
    だバンプ（３４）とを有する半導体素子（３２）を用意
    するステップであって、前記はんだバンプは、前記第２
    金属層（３６）上に配された第１錫層（４０）であっ
    て、前記第１錫層（４０）と前記第２金属層（３６）と
    によって中間金属が形成されるように前記第２金属層と
    相互に溶融可能な前記第１錫層と、前記第１錫層（４
    ０）上に配され、前記第１錫層（４０）よりも大幅に厚
    い鉛層（４２）と、前記鉛層（４２）上に配された第２
    錫層（４４）であって、はんだリフローの間に前記バン
    プ（３４）の上面に局部共晶を形成するように、前記鉛
    層（４２）よりも薄い前記第２錫層（４４）から成るは
    んだバンプ（３４）とから成る前記半導体素子を用意す
    るステップ；前記はんだバンプ（３４）が実装基板（４
    ６）上の導電トレース（４８）上に対向するように、前
    記半導体素子を位置付けるステップ；前記はんだバンプ
    （３４）と前記導電トレース（４８）とを整合し、前記
    はんだバンプを実質的に前記導電トレースの中央に位置
    付けるステップ；前記はんだバンプを導電トレースと物
    理的に接触させるステップ；および前記はんだバンプを
    ほぼ１８３℃ないし２５０℃の範囲の温度に加熱し、前
    記はんだバンプ表面に、前記第２錫層と前記鉛層の一部
    から成る共晶液層線はんだ（５０）を形成するステッ
    プ；から成り、 前記共晶液層線はんだが前記導電トレースを濡らし、前
    記半導体素子を前記実装基板に接合することを特徴とす
    る方法。
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