JPH07302804A - 半導体素子のチャネル領域製造方法 - Google Patents

半導体素子のチャネル領域製造方法

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JPH07302804A
JPH07302804A JP7119098A JP11909895A JPH07302804A JP H07302804 A JPH07302804 A JP H07302804A JP 7119098 A JP7119098 A JP 7119098A JP 11909895 A JP11909895 A JP 11909895A JP H07302804 A JPH07302804 A JP H07302804A
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silicon nitride
layer
nitride layer
insulating layer
semiconductor material
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JP7119098A
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Robert B Davies
ロバート・ビー・ディビーズ
Charles B Anderson
チャールズ・ビー・アンダーソン
Jr Lawrence S Klingbeil
ローレンス・エス・キリングベイル・ジュニア
George B Norris
ジョージ・ビー・ノリス
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Motorola Inc
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Abstract

(57)【要約】 【目的】 自己整合ゲート・プロセスによって、ゲート
長が短い半導体素子を製造する方法を提供する。 【構成】 ゲート長の短縮は、アニール処理しない窒化
シリコン層（１７）には等方性エッチングを行うことが
できるが、アニール処理された窒化シリコン層（１３）
にはエッチングができないという事実を利用することに
よって得られるものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体素子に関
し、特にゲート長が短いガリウム砒素素子を含む半導体
素子およびその製造方法に関するものである。尚、本発
明はガリウム砒素素子に限定される訳ではないことを付
け加えておく。
【０００２】
【従来の技術】ＭＥＳＦＥＴ（金属半導体電界効果トラ
ンジスタ）或いはＨＥＭＴ（高電子移動トランジスタ）
のようなガリウム砒素素子の重要な特徴は、そのゲート
長にある。ゲート長は、これらガリウム砒素素子の周波
数応答に直接比例するものである。ゲート長が短い素子
程、高い周波数応答を達成することができる。標準的な
処理によって製造される素子は、典型的に、２０ＧＨｚ
で動作する性能を有する。１００ＧＨｚで動作する性能
を有するＭＥＳＦＥＴを製造することが望まれている。
しかしながら、過去においては、現在の標準フォトリソ
グラフ処理手段の処理上の制約により、標準的な処理技
術を用いて製造可能な長さの短いゲートには限界があっ
た。
【０００３】
【発明が解決しようとする課題】ゲート長をより短くす
るには、標準的なフォトリソグラフ処理手段よりも電子
ビーム技術を用いる方法のほうが適している。しかしな
がら、電子ビーム処理は生産には適しておらず、現時点
ではそれを使用するとコストがかかってしまう。また、
電子ビーム技術を用いずに、自己整合ゲート・プロセス
によって、ゲート長が短い素子を製造することも望まし
いものである。自己整合ゲート・プロセスは再生産を向
上させ、しかも素子内の寄生容量を低減することができ
るからである。
【０００４】
【課題を解決するための手段】本発明の半導体素子のチ
ャネル領域を製造する方法は、上面を含む半導体材料を
用意する段階を含む。第１窒化シリコン層を前記半導体
材料の上面に形成し、アニール処理を行う。窒化シリコ
ン層の上に絶縁層を形成し、この絶縁層の上に第２窒化
シリコン層を形成する。前記第２窒化シリコン層の一部
の上にマスク層を形成する。そして、前記第２窒化シリ
コン層の一部と絶縁層の一部とに等方性エッチングを行
う。前記マスク層を除去する。前記マスク層を除去する
段階の後、前記第２窒化シリコン層にアニール処理を行
う。イオン注入によって、前記半導体材料にチャネル領
域を形成する。この際、チャネル領域は第１および第２
部分を有するように形成される。前記第１部分は前記第
２部分よりも、上面から半導体材料の深い位置にまで達
する。絶縁層の一部に等方性エッチングを行い、次に前
記第２窒化シリコン層、および絶縁層が上に形成されて
いない前記第１窒化シリコン層の部分を除去する。
【０００５】
【実施例】図１は、製造の初期段階における、本発明の
第１実施例の拡大断面図を示す。図１は、上面１１を有
する半導体材料１０を図示するものである。好適実施例
では、半導体材料１０は、半絶縁基板、好ましくはドー
プされていないガリウム砒素で構成される。まず、半導
体材料１０の上面１１上に第１窒化シリコン層１３を形
成する。好適実施例では、第１窒化シリコン層１３の厚
さは、約３００−７００オングストロームの範囲であ
り、プラズマ・エンハンス化学蒸着プロセスによって形
成される。
【０００６】次に、絶縁層１５を、第１窒化シリコン層
１３上に形成する。好適実施例では、絶縁層１５は二酸
化シリコンで構成され、約１０００−２０００オングス
トロームの範囲の厚さを有する。絶縁層１５の形成後、
この構造にアニール処理を施し、第１窒化シリコン層１
３および絶縁層１５を高密度化する。好適実施例では、
前記アニール処理は、約８００℃から９００℃の温度で
約３０−５０秒の間、高速熱アニール・プロセス（ｒａ
ｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ ｐｒｏｃｅｓ
ｓ）によって行う。他のアニール処理にも適したものが
ある。
【０００７】その後、第２窒化シリコン層１７を絶縁層
１５上に形成する。好適実施例では、第２窒化シリコン
層１７の厚さは、約３００−７００オングストロームの
範囲であり、プラズマ・エンハンス化学蒸着プロセスに
よって形成される。
【０００８】図２は、次の処理過程における図１の構造
を示す。絶縁層１５および第２窒化シリコン層１７の一
部を除去し、第２窒化シリコン層１７に等方性アンダー
カットを行うと共に、絶縁層１５にも等方性アンダーカ
ットを行う。好ましくは、これら双方の層のアンダーカ
ットは、約１５００−２５００オングストロームの範囲
で行う。
【０００９】この段階は、第２窒化シリコン層１７上に
パターニングされたフォトレジスト層１９を形成し、次
に第２窒化シリコン層１７にドライ・エッチングを行う
ことによって達成される。このドライ・エッチングは、
反応性イオン・エッチングまたはプラズマ・エッチング
のいずれかであり、選択的に第２窒化シリコン層１７に
エッチングを行うものである。次に、絶縁層１５および
第２窒化シリコン層１７に等方性エッチングを行う。例
えば、湿性フッ化水素酸（ｗｅｔ ｈｙｄｒｏｆｌｕｏ
ｒｉｃ ａｃｉｄ）を基剤としたエッチング剤を用いる
ことができる。エッチングする際、アニール処理されて
いない第２窒化シリコン層１７にアンダーカットを施
す。第２窒化シリコン層１７は、第１窒化シリコン層１
３のようにこの段階に先だってアニール処理されていれ
ば、実質的に全くエッチングされない。アニール処理を
受けた窒化シリコンとアニール処理を受けていない窒化
シリコンは異なるエッチング特性を有するという事実が
認められなければ、本発明は実現されなかったであろ
う。フッ化水素酸を基剤としたエッチング剤は、エッチ
ング・プロセスの間、図２の構造に対し噴霧（ｓｐｒａ
ｙ）および浸漬（ｓｏａｋ）を交互に行うことが最適で
ある。
【００１０】より具体的には、以下の式１および２によ
って噴霧および浸漬時間を規定することにより、プロセ
スの後半段階では垂直方向へのウエット・エッチングが
主に行われることになるので、エッチングの後半段階に
おいて、第２窒化シリコン層１７のアンダーカットが防
止される。 式１： Ｔｓｐｒａｙ＝ｅ（ｘ−１）、ここで、ｘ ＝
｛０， １， ２，３，４， ．．． Ａ−ｌ，
Ａ｝ 式２： Ｔｓｏａｋ＝ｅ（ｙ−１）、 ここで、ｙ ＝
｛Ａ Ａ−ｌ， ．． ．．４， ３， ２， １，
０｝ また、ｘ＋ｙ＝Ａである。Ｔｓｐｒａｙは、前記構造に
フッ化水素酸を基剤にしたエッチング剤を噴霧する時間
量であり、Ｔｓｏａｋは前記構造をフッ化水素酸を基剤
にしたエッチング剤に浸漬する時間量である。
【００１１】このプロセスは好適な輪郭も形成するの
で、これを後続の処理において注入マスクとして用いる
と、好ましいチャネル領域２０（図３に示す）の注入輪
郭が規定できる。加えて、この噴霧／浸漬プロセスは、
絶縁層１５と実質的に同じ速度で第２窒化シリコン層１
７のアンダーカットを可能にする。また、絶縁層１５も
高密度化（アニール処理）されているので、アニール処
理されていない第２窒化シリコン１７とアニール処理さ
れた絶縁層１５との間のエッチング速度の差を少なくす
ることによって、再生産性（ｒｅｐｅａｔａｂｉｌｉｔ
ｙ）を改善することができる。
【００１２】図３は、更に次の段階の処理における図２
の構造を示す。フォトレジスト層１９を除去する。次
に、アニール処理を行って第２窒化シリコン層１７を高
密度化することにより、残存する第２窒化シリコン層１
７がマスクとして作用し、第２窒化シリコン層１７にエ
ッチングを行うことなく（このエッチング段階について
は図４を参照して述べる）、絶縁層１５に２度目の等方
性またはアンダーカット・エッチングを行って素子のゲ
ート長を規定できるようにする。
【００１３】次に、半導体材料１０にイオン注入を行う
ことによって、チャネル領域２０を形成する。本実施例
では、チャネル領域２０は、シリコンのようなＮ−型ド
ーパントをイオン注入することによって形成される。好
ましくは、チャネル領域２０が第１部分２１を有するよ
うに形成され、この第１部分が、絶縁層１５および窒化
シリコン層１７の下方に位置する第２部分２２よりも、
上面１１から半導体材料１０の更に深い位置にまで達す
るように、このイオン注入のパラメータが選択される。
第１部分２１は第２部分２２と連続する。絶縁層１７の
輪郭がチャネル領域２０にも複製される（ｒｅｐｌｉｃ
ａｔｅｄ）ことに注意されたい。好適実施例では、イオ
ン注入ドーパントの最高濃度は、３５００オングストロ
ームである。
【００１４】図４は、更に次の段階の処理における図３
の構造を示す。上面１１における絶縁層１５の縁部が、
第２部分２２は第１部分２１に入り込んでいるチャネル
領域２０の第２部分２２の縁部に非常に接近するよう
に、絶縁層１５に更に等方性エッチング即ちアンダーカ
ットを行うために絶縁層１５にエッチングを行う。湿性
フッ化水素酸を基剤としたエッチング剤が適している。
【００１５】図５は、更に次の段階の処理における図４
の構造を示す。まず、第１および第２窒化シリコン層１
３，１７の露出部分を除去する。このエッチングには、
ドライ・エッチングを用いることが好ましい。このプロ
セスでは絶縁層１５にはエッチングが行われないので、
絶縁層１５は第１窒化シリコン層１３のためのマスクと
して作用する。プレメタル蒸着洗浄（ｐｒｅｍｅｔａｌ
ｄｅｐｏｓｉｔｉｏｎ ｃｌｅａｎ）として作用す
る、酸化物エッチング（ｏｘｉｄｅ ｅｔｃｈ）を多少
行う。同時に、絶縁層１５が酸化物または他の種類の絶
縁層で構成されている場合、その一部をエッチングす
る。これも、酸化物をエッチングするエッチング剤でエ
ッチングされる。
【００１６】続いて、ゲート層２３が上面１１の一部の
上に形成され、絶縁層１５の一部の上に延在する。ゲー
ト層２３は、耐熱金属で構成される。チャネル領域２２
の第２部分は動作中実質的に空乏となるので、チャネル
領域２１の第１部分上にゲート層２３の重複によって、
有効ゲート長３０を設定することができる。約０．１５
から０．２５ミクロン未満の有効ゲート長３０を有する
ＭＥＳＦＥＴ（図５に示す）が、ここに示した方法を用
いることによって製造することができる。ゲート長３０
は、ゲート層２３がチャネル領域２１と物理的に接触す
る量によって規定される。第１導電型のソース／ドレイ
ン領域２５，２６を、チャネル領域２１の第１部分とチ
ャネル領域２２の第２部分とに重なり合う部分に、半導
体基板１０に形成する。好ましくは、ソース／ドレイン
領域２５，２６は、適当なＮ＋ドーパントのイオン注入
によって形成する。続いて、当技術では周知のプロセス
によって、ソース／ドレイン領域２５，２６に電気接点
を設ける。
【００１７】以上の説明から容易にわかるように、自己
整合ＭＥＳＦＥＴの製造方法が提供された。このＭＥＳ
ＦＥＴのゲート長は、エッチング技術およびアニール処
理を行った窒化シリコンと行わない窒化シリコンのエッ
チング特性を利用して達成されたものである。このゲー
ト長は、標準フォトリソグラフ処理手段で達成可能なゲ
ート長よりも短いので、本発明を用いて高周波数応答素
子を製造することができる。
【図面の簡単な説明】
【図１】製造の初期段階における、本発明の一実施例の
拡大断面図。
【図２】次の製造段階における、本発明の前記実施例の
拡大断面図。
【図３】更に次の製造段階における、本発明の前記実施
例の拡大断面図。
【図４】更に次の製造段階における、本発明の前記実施
例の拡大断面図。
【図５】更に次の製造段階における、本発明の前記実施
例の拡大断面図。
【符号の説明】
１０ 半導体材料 １１ 上面 １３ 第１窒化シリコン層 １５ 絶縁層 １７ 第２窒化シリコン層 １９ フォトレジスト層 ２０ チャネル領域 ２１ 第１部分 ２２ 第２部分 ２３ ゲート層 ２５ ソース領域 ２６ ドレイン領域 ３０ 有効ゲート長
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・ビー・アンダーソン アメリカ合衆国アリゾナ州マリコパ、ダブ リュー・ピーターズ・アンド・ネイル 52491 (72)発明者 ローレンス・エス・キリングベイル・ジュ ニア アメリカ合衆国アリゾナ州チャンドラー、 エヌ・リタ・レーン422 (72)発明者 ジョージ・ビー・ノリス アメリカ合衆国アリゾナ州フェニックス、 イー・アンバー・リッジ・ウェイ2528

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体素子のチャネル領域を製造する方法
    であって：上面（１１）を有する半導体材料（１０）を
    用意する段階；前記半導体材料（１０）の上面（１１）
    上に第１窒化シリコン層（１３）を形成する段階；前記
    第１窒化シリコン層（１３）にアニール処理を行う段
    階；前記窒化シリコン層（１３）上に絶縁層（１５）を
    形成する段階；前記絶縁層（１５）上に第２窒化シリコ
    ン層（１７）を形成する段階；前記第２窒化シリコン層
    （１７）の一部の上にマスク層（１９）を形成する段階 前記マスク層（１９）をマスクとして用いて、前記第２
    窒化シリコン層（１７）の一部と前記絶縁層（１５）の
    一部とに、等方性エッチングを行う段階；前記マスク層
    （１９）を除去する段階；前記マスク層（１９）を除去
    する段階の後に、前記第２窒化シリコン層（１７）にア
    ニール処理を行う段階；前記半導体材料（１０）内にチ
    ャネル領域をイオン注入する段階であって、前記チャネ
    ル領域は第１部分（２１）および第２部分（２２）とを
    有し、前記第１部分（２１）は前記第２部分（２２）よ
    りも、上面（１１）から前記半導体材料（１０）の深い
    位置にまで達するように、イオン注入する段階；前記絶
    縁層（１５）の一部に等方性エッチングを行う段階；お
    よび前記第２窒化シリコン層（１７）および、前記第１
    窒化シリコン層（１３）の内前記絶縁層（１５）が形成
    されていない部分を除去する段階；から成ることを特徴
    とする方法。
  2. 【請求項２】前記第２窒化シリコン層（１７）の一部と
    前記絶縁層（１５）の一部とに等方性エッチングを行う
    段階が、フッ化水素を基剤としたエッチング剤によって
    エッチングすることを特徴とする請求項１記載の方法。
  3. 【請求項３】前記前記第２窒化シリコン層（１７）の一
    部と前記絶縁層（１５）の一部とに等方性エッチングを
    行う段階が、フッ化水素を基剤としたエッチング剤の噴
    霧および浸漬を、前記半導体材料（１０）に交互に行う
    ことによってエッチングすることを特徴とする請求項１
    記載の方法。
  4. 【請求項４】前記第２窒化シリコン層（１７）の一部と
    前記絶縁層（１５）の一部とに等方性エッチングを行う
    段階が、以下の式にしたがって、フッカ水素を基剤とし
    たエッチング剤の噴霧および浸漬を、前記半導体材料
    （１０）に交互に行うことによってエッチングすること
    を特徴とする請求項１記載の方法。 Ｔｓｐｒａｙ＝ｅ（ｘ−１）、ここで、ｘ ＝ ｛０，
    １， ２， ３，４， ．．． ，Ａ−ｌ， Ａ｝お
    よび Ｔｓｏａｋ＝ｅ（ｙ−１）、 ここで、ｙ ＝ ｛Ａ
    Ａ−ｌ， ．．． ，４， ３， ２， １， ０｝ また、ｘ＋ｙ＝Ａである。Ｔｓｐｒａｙは、前記半導体
    材料（１０）にフッ化水素酸を基剤としたエッチング剤
    を噴霧する時間量であり、Ｔｓｏａｋは前記半導体材料
    （１０）をフッ化水素酸を基剤としたエッチング剤に浸
    漬する時間量である。
  5. 【請求項５】半導体素子のチャネル領域を加工する方法
    であって：上面（１１）を有する半導体材料（１０）を
    用意する段階；前記半導体材料（１０）の上面（１１）
    上に第１窒化シリコン層（１３）を形成する段階；前記
    第１窒化シリコン層（１３）にアニール処理を行う段
    階；前記窒化シリコン層（１３）上に絶縁層（１５）を
    形成する段階；前記絶縁層（１５）上に第２窒化シリコ
    ン層（１７）を形成する段階；前記第２窒化シリコン層
    （１７）の一部の上にマスク層（１９）を形成する段
    階；前記第２窒化シリコン層（１７）の一部と前記絶縁
    層（１５）の一部とを、アンダーカットする段階；前記
    マスク層（１９）を除去する段階；前記マスク層（１
    ９）を除去する段階の後に、前記第２窒化シリコン層
    （１７）にアニール処理を行う段階；前記半導体材料
    （１０）内にチャネル領域をイオン注入する段階であっ
    て前記チャネル領域は第１部分（２１）および第２部分
    （２２）とを有し、前記第１部分（２１）は、前記第２
    部分（２２）よりも、上面（１１）から前記半導体材料
    （１０）の深い位置にまで達するようにイオン注入する
    段階；前記絶縁層（１５）の一部をアンダーカットする
    段階；前記第２窒化シリコン層（１７）および、前記第
    １窒化シリコン層（１３）の内前記絶縁層（１５）が形
    成されていない部分を除去する段階；前記半導体材料
    （１０）の上面（１１）上の、前記チャネル領域の第１
    部分（２１）および第２部分（２２）の一部にわたっ
    て、ゲート層（２３）を形成する段階；および前記ゲー
    ト層（２３）をマスクとして用いて、前記半導体材料
    （１０）の一部内にソース領域（２５）とドレイン領域
    （２６）とを形成する段階；から成ることを特徴とする
    方法。
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