JPH03248439A - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法

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JPH03248439A
JPH03248439A JP2045225A JP4522590A JPH03248439A JP H03248439 A JPH03248439 A JP H03248439A JP 2045225 A JP2045225 A JP 2045225A JP 4522590 A JP4522590 A JP 4522590A JP H03248439 A JPH03248439 A JP H03248439A
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resist pattern
etching
structural layer
hole
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Yoshikazu Nakagawa
義和 中川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 の 本発明は、化合物半導体装置の製造方法に関する。更に
詳しくは、例えばマイグロ波帯の低雑音増幅素子として
用いられる高電子移動度トランジスタ（以下ｒ　ＨＥＭ
ＴＪという）のような化合物半導体装置の製造方法に関
する。
支釆堕１亙 上記ＨＥＭＴの製造方法としては、例えば以下に述べる
方法が知られている。
先ず第１工程において、第２図（ａ）に示すようにＧａ
Ａｓバッファ−　（ｎｏｎ−ｄｏｐｅｄ　ＧａＡｓ）（
１）上にｎ”ＡＩＧａＡＳ層（２）とｎ″ＧａＡｓ層（
３）とを顕次積層する。
第２工程において、第２図（ｂ）に示すようにｎ”Ｇａ
Ａｓ層（３）上にＡｕＧｅ，Ｎｉ，Ａｕ等のオーミック
接触をなすドレイン電極（８）及びソース電極（９）を
通常の方法により形成する。例えば、ドレイン電極（８
）及びソース電極（９）は、開口を有するレジストパタ
ーンをマスクとして金属蒸着を行なうことによって形成
される。このｎ”ＧａＡｓ層（３）が後で第２図（ｆ）
に示すようにＨＥＭＴのドレイン領域（３ａ）及びソー
ス領域（３ｂ）として用いられる。
第３工程において、第２図（Ｃ）に示すようにｎ″Ｇａ
Ａｓ層（３）及び各電極（８）（９）上に逆テーパ−形
状の開口（４）を有するレジストパターン（５）を形成
する。
開口（４）をこのような形状にするのは、後述する第６
工程におけるリフトオフを容易に行なうためである。
第４工程において、レジストパターン（５）をマスクと
して開口（４）から露出しているｎ”ＧａＡｓ層（３）
のリセスエッチングを行い、第２図（ｄ）に示すように
ｎ”ＡＩＧａＡｓ層（２）を露出させる。リセスエッチ
ングは、例えば通常用いられているエツチング剤（Ｈ２
Ｏ。とＨ２ＳＯ４との混合液等）によるウェットエツチ
ングによって行なわれる。
第５工程において、前記レジストパターン（５）をマス
クとして開口（４）から露出しているｎ＋ＡＩＧａＡｓ
層（２）に対して垂直にＡＩＪ等のゲート金１４　（６
）を蒸着することによって、ｎ”ＡＩＧａＡｓ層（２）
上にゲート電極（７）を形成する（第２図（ｅ））。
第６工程において、前記レジストパターン（５）を除去
することにより不要なゲート金属（６）をリフトオフし
て、ｎ″ＧａＡｓ層（３）並びにその上に形成されてい
るドレイン電極（８）及びソース電極（９）を露出させ
、ＨＥＭＴの製造が終了する（第２図（ｆ））。
一般に、ゲートがソースに近いほどソース抵抗は小さく
なり、その結果、ＨＥＭＴの低雑音特性は向上する。上
記の方法によれば、第２図（ｆ）に示すようにゲート電
極（７）とドレイン領域（３ａ）との間隔がゲート電極
（７）とソース領域（３ｂ）との間隔と等しく形成され
てしまう。従って、ゲート電極（７）とソース領域（３
ｂ）との間隔を小さくすることによって低雑音特性を向
上させようとすると、ゲート電極（７）とドレイン領域
（３ａ）との間隔が小さくなる結果、ゲート・ドレイン
間耐圧が低下してしまうという問題が生じる。
ゲート・ドレイン間耐圧の低下を防止するために、特開
昭６３〜２１８７７号公報ではマスク材の斜方蒸着によ
りゲート電極とドレイン領域との間隔を小さくする方法
が提案されている。
が　゛　しよ　と　る しかし、この方法によればマスクの開口位置が斜方蒸着
量によって決定するため、ゲート電極を所定の位置に精
度よく形成するのは困難である。
また、ＨＥＭＴの低雑音特性を向上させるためには、ゲ
ート長を短縮し、ゲート容量（Ｃｇｓ）を下げ、相互コ
ンダクタンス（ｇ．）を大きくすることが、最も有効で
ある。しかし、ゲート長を短縮すると、それに伴ってゲ
ート抵抗が大きくなり、その結果低雑音特性が低下して
しまうという問題がある。
本発明はこのような問題を解決し、ゲート電極とソース
領域との間隔及びゲート電極とドレイン領域との間隔を
精度よく制御しつる化合物半導体装置の製造方法を提供
することを目的とする。更に、本発明ではゲート抵抗が
小さく且つゲート長が短い化合物半導体装置の製造方法
を提供することを目的とする。
るための 上記目的を達成するため、本発明の化合物半導体装置の
製造方法は、半導体基板上に電子移動層形成用の第１半
導体層とソース及びドレイン形成用の第２半導体層と第
１構造層とを順次積層する第１工程と、前記第１構造層
上に所定の開口を有する第１レジストパターンを形成す
る第２工程と、前記第１レジストパターンをマスクとし
て前記開口から露出している第１構造層をエツチングし
第２半導体層を露出させたのち前記第１レジストパター
ンを除去する第３工程と、露出した第２半導体層及び第
１構造層の全面に特定のエツチング剤に対して溶解され
る第２構造層と該エツチング剤に対して第２構造層より
も溶解されにくい第３構造層を順次形成する第４工程と
、前記第１構造層のエツチングされた範囲と対応する第
３構造層上にドレインを形成する側から離れソースを形
成する側に近接した開口を有する第２レジストパターン
を形成する第５工程と、該第２レジストバタンをマスク
として第２構造層及び第３構造層をエツチングして第２
半導体層を露出させたのち前記第２レジストパターンを
除去する第６工程と、前記エツチングにより第３構造層
に形成された穴を介して前記エツチング剤により第２構
造層のサイドエツチングを行なう第７工程と、前記サイ
ドエツチングにより第２構造層に形成された穴から露出
している第２半導体層をエツチングし第１半導体層を露
出させる第８工程と、前記第３構造層に形成された穴か
ら露出している第１半導体層に対して垂直にゲート金属
を蒸着する第９工程と、を具備している。
また、本発明の化合物半導体装置の製造方法は、前記第
６工程と第７工程との間に、前記第６工程においてエツ
チングにより第３構造層に形成された穴より大きい開口
を有する第３レジストパターンを該開口内に前記穴が位
置するように形成する工程を含み、前記第１半導体層上
に形成されるゲート金属が第３構造層をこえて堆積する
まで蒸着を行なう構成となっている。
負辷−月一 このような構成によれば、例えばゲート電極をソース領
域に近づけると共にドレイン領域から離して形成する場
合、第３工程におけるエツチングにより形成される第１
構造層のソース側端部でソース領域の位置が規制され、
第７工程におけるサイドエツチングにより形成される第
２構造層のドレイン側端部でドレイン領域の位置が規制
され、第６工程におけるエツチングにより形成される第
３構造層の穴でゲート電極の位置が規制される。
ス」１例− 以下、本発明の実施例を図面を参照しつつ説明する。
第１図（ａ）〜（ｋ）は本発明の一実施例を示す製造工
程図であり、各工程における構造を断面的に示している
。以下、本発明をＨＥＭＴの製造に適用した場合につい
て説明するが、本発明はこれに限らず低雑音ＧａＡｓＦ
ＥＴ等の化合物半導体装置の製造にも適用可能である。
先ず工程（ａ）において、半導体基板として用いるＧａ
Ａｓバッファー（１１）上に電子移動層形成用のｎ”Ａ
ｌＧａＡｓ層（１２）とソース及びドレイン形成用のｎ
”ＧａＡｓ層（１３）と絶縁性のＳｉＮ層（１４）とを
順次積層する（第１図（ａ））。
次に工程（ｂ）において、ＳｉＮ層（１４）上に所定の
開口（１６）を有するレジストパターン（１５）を形成
する（第１図（ｂ））。尚、本実施例におけるレジスト
パターンの形成は、通常行なわれているフォトリソグラ
フィにより行なう。
工程（Ｃ）において、前記レジストパターン（１５）を
マスクとして開口（１６）から露出しているＳｉＮ層（
１４）をエツチングしｎ”ＧａＡｓ層（１３）露出させ
たのちレジストパターン（１５）を除去する（第１図（
Ｃ））。この工程におけるエツチングは、一般に行なわ
れているウェットエツチングやドライエツチング等を適
用することができる。
工程（ｄ）において、露出したｎ″ＧａＡｓ層（１３）
及びＳｉＮ層（１４）の全面に５ｉＯＮ層（１７）とＳ
ｉＮ層（１８）とを順次形成する（第１図（ｄ））。
工程（ｅ）において、前記ＳｉＮ層（１４）のエツチン
グされた範［（第１図（Ｃ））と対応するＳｉＮ層（１
８）上に、ドレインを形成する側から離れソースを形成
する側に近接した開口（２０）を有するレジストパター
ン（１９）を形成する（第１図（ｅ））。第１図（ｅ）
中、向かって左側がドレインを形成する側であり、右側
がソースを形成する側である。尚、後述するゲート長が
開口（２０）の大きさに対応する。言い換えると、この
開口（２０）によってゲート長が規制される。
工程（ｆ）において、前記レジストパターン（１９）を
マスクとして５ｉＯＮ層（１７）及びＳｉＮ層（１８）
をエツチングしてｎ″ＧａＡｓ層（１３）を露出させた
のちレジストパターン（１９）を除去する（第１図（ｆ
））。本実施例では、この工程におけるエツチングを反
応性イオンエツチング（ＲＩＥ）等のドライエツチング
によって行なっている。従って、５ｉＯＮ層（１７）及
びＳｉＮ層（１８）には開口（２０）のサイズとほぼ等
しい異方性エツチングによる穴（２１）の形成が可能に
なる。
工程（ｇ）において、工程（ｆ）のエツチングによりＳ
ｉＮ層（１８）に形成された穴（２１）より大きい開口
（２２）を有するレジストパターン（１９）を、開口（
２２）内に前記穴（２１）が位置するように形成する（
第１図（ｇ））。この開口（２２）のサイズが後述する
ゲート電極（２７）　（第１図（ｋ））の上部のサイズ
と対応する。尚、後述する工程（ｋ）におけるレジスト
パターンのリフトオフを容易に行なうために、開口（２
２）は逆テーパー形状になっている。
工程（ｈ）において、ＳｉＮ層（１８）に形成された穴
（２１）を介して特定のエツチング剤により５ｉＯＮ層
（１７）のサイドエツチングを行なう（第１図（ｈ））
。この特定のエツチング剤としては、例えばフッ酸を用
いることができる。フッ酸は酸素原子を多く含むものほ
どエツチングしやすいため、フッ酸に対しては、５ｉＯ
Ｎ層（１７）は溶解されるが、ＳｉＮ層（１８）は５ｉ
ＯＮ層（１７）よりも溶解されにくい。尚、Ｓ　ｉＯＮ
層（１７）及びＳｉＮ層（１８）は絶縁性の材料から成
っているが、特にこれらに限らず、特定のエツチング剤
とそれに対する溶解性の違う材料から成る構造層との組
合せを適宜選択して用いてもよい。本実施例においては
、ソース側のＳｉＮ層（１４）が露出するまで上記サイ
ドエツチングを行なっているため、ソース領域となるｎ
″ＧａＡｓ層（１３）のゲート電極（２７）　（第１図
（ｋ））に対する位置が規制される。
工程（ｉ）において、前記サイドエツチングにより５ｉ
ＯＮ層（１７）に形成された穴（２１ａ）から露出して
いるｎ’ＧａＡｓ層（１３）をエツチングしｎ″″Ａｌ
ＧａＡｓ層（１２）を露出させる（第１図（ｉ））。本
工程（ｉ）におけるエツチングは、前記従来例の第３工
程（第２図（Ｃ））と同様のリセスエッチングであり、
従来より知られているウェットエツチングよって行なわ
れる。
工程（ｊ）において、前記穴（２１）から露出している
ｎ″ＡｌＧａＡｓ層（１２）に対して垂直にＡＩ、Ｗ等
のゲート金属（２６）を蒸着する（第１図（ｊ））。蒸
着は、ｎ”ＡｌＧａＡｓ層（１２）上に形成されるゲー
ト金属（２６）がＳｉＮ層（１８）をこえて堆積するま
で行なう。
工程（ｋ）において、前記レジストパターン（１９）　
（第１図（ｊ））を除去することにより、レジストパタ
ーン（１９）上に堆積した不要のゲート金属（２６）を
リフトオフする（第１図（ｋ））。図示のように、形成
されたゲート電極（２７）は上部が大きく、ＳｉＮ層（
１８）の開口（２１）のサイズや工程（ｊ）で蒸着され
るゲート金属（２６）の堆積量により、断面が丁字形状
又はマツシュルーム形状となる。その結果、ゲート長が
短いにもかかわらず、ゲート抵抗が小さくなる。
また、ゲート電極（２７）は絶縁性のＳｉＮ層（１８）
によって支持されるように形成される。従って、ゲート
電極（２７）の機械的な安定性をよくするために、Ｓｉ
Ｎ層（１４）、　５ｉＯＮ層（１７）及びＳｉＮ層（１
８）を一部残した状態としてもよい。尚、ドレイン電極
及びソース電極の形成は、本実施例では省略しているが
、これらの電極は前述の従来例（第２図）と同様にして
形成することができる。上述のようにして、ゲート電極
（２７）をドレイン電極（３３ａ）から離間させ、ソー
ス電極（３３ｂ）に近づけることができる。
玉」１Ωｊ１朱。
以上説明した通り、本発明によれば、第３構造層に形成
した穴によってゲート電極が形成される位置を規制して
いる。しかも、この第３構造層に形成した穴はエツチン
グによって形成するものである。従って、ゲート電極と
ソース領域との間隔及びゲート電極とドレイン領域との
間隔を精度よく制御することができる。ゲート電極をソ
ース領域に近づけると共にドレイン領域から離して形成
することが可能になるので、ゲート・ドレイン間耐圧が
大きくソース抵抗の小さい、低雑音特性に優れたＨＥＭ
Ｔを製造することができる。
更に、本発明では第１半導体層上に形成されるゲート金
属が第３構造層をこえて堆積するまで蒸着が行なった場
合、ゲート抵抗が小さく且つゲート長が短い化合物半導
体装置を製造することができる。従って、低雑音特性に
優れたＨＥＭＴを製造することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す工程図であり、第２図
は従来例を示す工程図である。 （１）−＝　ＧａＡｓバッファ　　、　　（２）＝ｎ”
ＡｌＧａＡｓ層。 （３）−ｎ”ＧａＡｓ層、　　（３ａ）−ドレイン領域
。 （３ｂ）・・・ソース電極、（４）・・・開口。 （５）・・・レジストパターン、（６）・・・ゲート金
属。 （７）・・・ゲート電極、（８）・・・ドレイン電極。 （９）・・・ソース電極。 （１１）−ＧａＡｓバッフｙ　−（１２）＝ｎ″ＡｌＧ
ａＡｓ層。 （１３）−ｎ″ＧａＡｓ層、　　（１３ａ）−・・ドレ
イン領域。 （１３ｂ）−”Ｊ　−ス領域、　　（１４）−３ｉＮ層
。 （１５）・・・レジストパターン、　　（１６）・・・
開口。 （１７）・・・５ｉＯＮ層、　　（１８）・・・ＳｉＮ
層。 （１９）・・・レジストパターン、　　（２０）・−・
開口。 （２１）（２１ａ）−穴、　　（２２）・・・開口。 （２６）・・・ゲート金ｉ、　　（２７）・・・ゲート
電極。 （３３ａ）・・・ドレイン領域、　　（３３ｂ）・・・
ソース領域。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に電子移動層形成用の第１半導体層
    とソース及びドレイン形成用の第２半導体層と第１構造
    層とを順次積層する第１工程と、前記第１構造層上に所
    定の開口を有する第１レジストパターンを形成する第２
    工程と、前記第１レジストパターンをマスクとして前記
    開口から露出している第１構造層をエッチングし第２半
    導体層を露出させたのち前記第１レジストパターンを除
    去する第３工程と、露出した第２半導体層及び第１構造
    層の全面に特定のエッチング剤に対して溶解される第２
    構造層と該エッチング剤に対して第２構造層よりも溶解
    されにくい第３構造層を順次形成する第４工程と、前記
    第１構造層のエッチングされた範囲と対応する第３構造
    層上にドレインを形成する側から離れソースを形成する
    側に近接した開口を有する第２レジストパターンを形成
    する第５工程と、該第２レジストパターンをマスクとし
    て第２構造層及び第３構造層をエッチングして第２半導
    体層を露出させたのち前記第２レジストパターンを除去
    する第６工程と、前記エッチングにより第３構造層に形
    成された穴を介して前記エッチング剤により第２構造層
    のサイドエッチングを行なう第７工程と、前記サイドエ
    ッチングにより第２構造層に形成された穴から露出して
    いる第２半導体層をエッチングし第１半導体層を露出さ
    せる第８工程と、前記第３構造層に形成された穴から露
    出している第１半導体層に対して垂直にゲート金属を蒸
    着する第９工程と、を具備することを特徴とする化合物
    半導体装置の製造方法。
  2. （２）前記第６工程と第７工程との間に、前記第６工程
    においてエッチングにより第３構造層に形成された穴よ
    り大きい開口を有する第３レジストパターンを該開口内
    に前記穴が位置するように形成する工程を含み、前記第
    １半導体層上に形成されるゲート金属が第３構造層をこ
    えて堆積するまで蒸着を行なうことを特徴とする第１請
    求項に記載の化合物半導体装置の製造方法。
JP2045225A 1990-02-26 1990-02-26 化合物半導体装置の製造方法 Pending JPH03248439A (ja)

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JP2045225A JPH03248439A (ja) 1990-02-26 1990-02-26 化合物半導体装置の製造方法
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