JPH07302844A - デュアルゲート構造の相補形ｍｉｓ半導体装置 - Google Patents
デュアルゲート構造の相補形ｍｉｓ半導体装置Info
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- JPH07302844A JPH07302844A JP6114762A JP11476294A JPH07302844A JP H07302844 A JPH07302844 A JP H07302844A JP 6114762 A JP6114762 A JP 6114762A JP 11476294 A JP11476294 A JP 11476294A JP H07302844 A JPH07302844 A JP H07302844A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 デュアルゲート型半導体装置におけるゲート
電極ポリシリコン層の不純物が横方向に拡散するのを防
止するとともに、ゲート電極の抵抗値の増加も抑える。 【構成】 ゲート酸化膜３上及びフィールド酸化膜２上
にＮチャネルトランジスタ用にＮ型ポリシリコン層４、
Ｐチャネルトランジスタ用にＰ型ポリシリコン層５が形
成されている。フィールド酸化膜２上では、Ｎ型ポリシ
リコン層４とＰ型ポリシリコン層５の接合部９を含む領
域にポリシリコン層の膜厚を薄くするように凹部１０が
形成されている。ポリシリコン層４，５上には連続した
シリサイド層８が形成されており、シリサイド層８はフ
ィールド酸化膜２上の凹部１０では膜厚が薄く、トラン
ジスタの活性領域上では厚くなっている。
電極ポリシリコン層の不純物が横方向に拡散するのを防
止するとともに、ゲート電極の抵抗値の増加も抑える。 【構成】 ゲート酸化膜３上及びフィールド酸化膜２上
にＮチャネルトランジスタ用にＮ型ポリシリコン層４、
Ｐチャネルトランジスタ用にＰ型ポリシリコン層５が形
成されている。フィールド酸化膜２上では、Ｎ型ポリシ
リコン層４とＰ型ポリシリコン層５の接合部９を含む領
域にポリシリコン層の膜厚を薄くするように凹部１０が
形成されている。ポリシリコン層４，５上には連続した
シリサイド層８が形成されており、シリサイド層８はフ
ィールド酸化膜２上の凹部１０では膜厚が薄く、トラン
ジスタの活性領域上では厚くなっている。
Description
【０００１】
【産業上の利用分野】本発明はＰチャネル型ＭＩＳトラ
ンジスタのゲート電極にはＰ型ポリシリコンゲート電極
を用い、Ｎチャネル型ＭＩＳトランジスタのゲート電極
にはＮ型ポリシリコンゲート電極を用いたデュアルゲー
ト型の相補形ＭＩＳ半導体装置に関するものである。
ンジスタのゲート電極にはＰ型ポリシリコンゲート電極
を用い、Ｎチャネル型ＭＩＳトランジスタのゲート電極
にはＮ型ポリシリコンゲート電極を用いたデュアルゲー
ト型の相補形ＭＩＳ半導体装置に関するものである。
【０００２】
【従来の技術】ＬＳＩプロセス技術の進歩により、ＣＭ
ＯＳ半導体装置などの相補形ＭＩＳ半導体装置も微細化
されてハーフミクロン以下の製品が開発されている。Ｃ
ＭＯＳ半導体装置では、Ｐチャネル型トランジスタとＮ
チャネル型トランジスタの両ゲート電極として共通にＮ
型ポリシリコンゲート電極を用い、Ｎチャネル型トラン
ジスタを表面チャネル型、Ｐチャネル型トランジスタを
埋込みチャネル型にすることが多い。しかし、サブハー
フミクロン以下と呼ばれる微細なパターンをもつ半導体
装置では、Ｐチャネルの埋込みチャネルトランジスタの
パンチスルー耐圧の低下により、短チャネル効果を制御
しにくい問題が生じる。そこで、Ｐチャネル型トランジ
スタも表面チャネル型にする方が有利になる。その場
合、Ｐチャネル型トランジスタのゲート電極はＰ型ポリ
シリコンゲート電極になり、デュアルゲート型トランジ
スタとなる。
ＯＳ半導体装置などの相補形ＭＩＳ半導体装置も微細化
されてハーフミクロン以下の製品が開発されている。Ｃ
ＭＯＳ半導体装置では、Ｐチャネル型トランジスタとＮ
チャネル型トランジスタの両ゲート電極として共通にＮ
型ポリシリコンゲート電極を用い、Ｎチャネル型トラン
ジスタを表面チャネル型、Ｐチャネル型トランジスタを
埋込みチャネル型にすることが多い。しかし、サブハー
フミクロン以下と呼ばれる微細なパターンをもつ半導体
装置では、Ｐチャネルの埋込みチャネルトランジスタの
パンチスルー耐圧の低下により、短チャネル効果を制御
しにくい問題が生じる。そこで、Ｐチャネル型トランジ
スタも表面チャネル型にする方が有利になる。その場
合、Ｐチャネル型トランジスタのゲート電極はＰ型ポリ
シリコンゲート電極になり、デュアルゲート型トランジ
スタとなる。
【０００３】デュアルゲート型ＣＭＯＳ半導体装置で
は、Ｐ型ポリシリコン層とＮ型ポリシリコン層の接続
は、そのままではＰＮ接合を形成するため、ポリシリコ
ンゲート電極上にシリサイド層を積層してオーミックな
接続にしなければならない。デュアルゲート構造のＣＭ
ＯＳ半導体装置では、ゲート電極のＰ型ポリシリコン層
とＮ型ポリシリコン層の接合部でのＰＮ接合の影響を防
止するためにポリシリコン層上にシリサイド層が積層さ
れるが、ソース・ドレインを形成するために基板にイオ
ン注入された不純物を活性化するなどのゲート電極形成
後の高温プロセスにおいて、ポリシリコン層の不純物が
横方向に拡散する。特に、Ｐ型ポリシリコン層の不純物
であるボロン（Ｂ）はポリシリコン層、特にシリサイド
層を横方向に拡散してＮ型ポリシリコン層のフェルミ準
位に影響を与える。
は、Ｐ型ポリシリコン層とＮ型ポリシリコン層の接続
は、そのままではＰＮ接合を形成するため、ポリシリコ
ンゲート電極上にシリサイド層を積層してオーミックな
接続にしなければならない。デュアルゲート構造のＣＭ
ＯＳ半導体装置では、ゲート電極のＰ型ポリシリコン層
とＮ型ポリシリコン層の接合部でのＰＮ接合の影響を防
止するためにポリシリコン層上にシリサイド層が積層さ
れるが、ソース・ドレインを形成するために基板にイオ
ン注入された不純物を活性化するなどのゲート電極形成
後の高温プロセスにおいて、ポリシリコン層の不純物が
横方向に拡散する。特に、Ｐ型ポリシリコン層の不純物
であるボロン（Ｂ）はポリシリコン層、特にシリサイド
層を横方向に拡散してＮ型ポリシリコン層のフェルミ準
位に影響を与える。
【０００４】このポリシリコン層の不純物の横方向拡散
を抑えながら、ソース・ドレインのために基板に注入さ
れた不純物を活性化する方法として、熱処理をＲＴＡ
（Rapid Thermal Annealing）により行なう方法が提案
されている（Symp. on VLSI Technology, 17, 1989, p
p.29-30 を参照）。しかし、ＲＴＡによる熱処理では砒
素（Ａｓ）とボロンの最適分布を両立する制御が難し
い。特に、砒素を活性化する際、Ｎ型ポリシリコンゲー
ト電極の空乏化を防止するための熱処理温度は高くなる
ので、ボロンの横方向拡散が顕著になる。
を抑えながら、ソース・ドレインのために基板に注入さ
れた不純物を活性化する方法として、熱処理をＲＴＡ
（Rapid Thermal Annealing）により行なう方法が提案
されている（Symp. on VLSI Technology, 17, 1989, p
p.29-30 を参照）。しかし、ＲＴＡによる熱処理では砒
素（Ａｓ）とボロンの最適分布を両立する制御が難し
い。特に、砒素を活性化する際、Ｎ型ポリシリコンゲー
ト電極の空乏化を防止するための熱処理温度は高くなる
ので、ボロンの横方向拡散が顕著になる。
【０００５】シリサイド層の膜厚を薄くすればシリサイ
ド層を通してボロンが横方向に拡散するのを防止するこ
とができる。しかし、ゲート電極の抵抗値が高くなって
しまう問題が生じる。そこで、ゲート電極のＰ型ポリシ
リコン層とＮ型ポリシリコン層を素子分離領域上で分離
し、その分離された領域に絶縁物を埋め込むことによっ
て、ポリシリコンゲート電極上に形成された高融点金属
膜がシリサイド化されるときに、絶縁物上には高融点金
属の状態で残すようにすることにより、シリサイド膜中
を通ってボロンが拡散するのを防ぐことが提案されてい
る（特開平２−２３９６５６号公報参照）。
ド層を通してボロンが横方向に拡散するのを防止するこ
とができる。しかし、ゲート電極の抵抗値が高くなって
しまう問題が生じる。そこで、ゲート電極のＰ型ポリシ
リコン層とＮ型ポリシリコン層を素子分離領域上で分離
し、その分離された領域に絶縁物を埋め込むことによっ
て、ポリシリコンゲート電極上に形成された高融点金属
膜がシリサイド化されるときに、絶縁物上には高融点金
属の状態で残すようにすることにより、シリサイド膜中
を通ってボロンが拡散するのを防ぐことが提案されてい
る（特開平２−２３９６５６号公報参照）。
【０００６】
【発明が解決しようとする課題】本発明はデュアルゲー
ト型半導体装置におけるゲート電極ポリシリコン層の不
純物が横方向に拡散するのを防止するとともに、ゲート
電極の抵抗値の増加も抑えるようにした新規な構造のゲ
ート電極をもつ半導体装置を提供することを目的とする
ものである。
ト型半導体装置におけるゲート電極ポリシリコン層の不
純物が横方向に拡散するのを防止するとともに、ゲート
電極の抵抗値の増加も抑えるようにした新規な構造のゲ
ート電極をもつ半導体装置を提供することを目的とする
ものである。
【０００７】
【課題を解決するための手段】本発明はデュアルゲート
型のＣＭＯＳなどの半導体装置などの相補形ＭＩＳ半導
体装置であって、両トランジスタのポリシリコン層上に
は連続したシリサイド層が積層されている半導体装置に
関するものであり、フィールド酸化膜上の一部の領域の
シリサイド層の膜厚がＭＩＳトランジスタの活性領域上
のシリサイド層の膜厚より薄くなっているものである。
シリサイド層は半導体装置で通常用いられるものであ
り、例えばチタンシリサイド（ＴｉＳｉｘ）、タンタル
シリサイド（ＴａＳｉｘ）、モリブデンシリサイド（Ｍ
ｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）など
である。
型のＣＭＯＳなどの半導体装置などの相補形ＭＩＳ半導
体装置であって、両トランジスタのポリシリコン層上に
は連続したシリサイド層が積層されている半導体装置に
関するものであり、フィールド酸化膜上の一部の領域の
シリサイド層の膜厚がＭＩＳトランジスタの活性領域上
のシリサイド層の膜厚より薄くなっているものである。
シリサイド層は半導体装置で通常用いられるものであ
り、例えばチタンシリサイド（ＴｉＳｉｘ）、タンタル
シリサイド（ＴａＳｉｘ）、モリブデンシリサイド（Ｍ
ｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）など
である。
【０００８】シリサイド層の膜厚が薄くなっている領域
は、ポリシリコン層のＰＮ接合、Ｐｉ接合もしくはｉＮ
接合のいずれかを含んでいるか、又はＰ型ポリシリコン
領域、Ｎ型ポリシリコン領域もしくはｉ型ポリシリコン
領域のみに属する。シリサイド層の膜厚が薄くなってい
る領域ではポリシリコン膜の膜厚もＭＩＳトランジスタ
の活性領域でのポリシリコン層の膜厚よりも薄くなって
いることが好ましい。シリサイド層を経てボロンなどの
不純物が横方向に拡散するのをより有効に防止するため
には、シリサイド層の膜厚が薄くなっている領域のその
シリサイド層の膜厚はグレインサイズ１個以下の厚さで
あることが好ましい。
は、ポリシリコン層のＰＮ接合、Ｐｉ接合もしくはｉＮ
接合のいずれかを含んでいるか、又はＰ型ポリシリコン
領域、Ｎ型ポリシリコン領域もしくはｉ型ポリシリコン
領域のみに属する。シリサイド層の膜厚が薄くなってい
る領域ではポリシリコン膜の膜厚もＭＩＳトランジスタ
の活性領域でのポリシリコン層の膜厚よりも薄くなって
いることが好ましい。シリサイド層を経てボロンなどの
不純物が横方向に拡散するのをより有効に防止するため
には、シリサイド層の膜厚が薄くなっている領域のその
シリサイド層の膜厚はグレインサイズ１個以下の厚さで
あることが好ましい。
【０００９】
【作用】フィールド酸化膜上にはシリサイド層の膜厚が
薄くなった領域が形成されているので、ポリシリコンゲ
ート電極の不純物、特にボロンがシリサイド層を通って
横方向に拡散するのが抑えられる。その領域はフィール
ド酸化膜上にさえあればよく、その領域が接合を含んで
いてもよく、又は接合を含んでおらず、Ｐ型ポリシリコ
ン領域、Ｎ型ポリシリコン領域もしくはｉ型ポリシリコ
ン領域のみにあってもよい。Ｐチャネル型トランジスタ
のゲート電極のボロンがＮチャネル型トランジスタのゲ
ート電極へ拡散してフェルミ準位を変化させるために
は、両トランジスタ間のフィールド酸化膜上を経てボロ
ンなどの不純私物が拡散しなければならないからであ
る。
薄くなった領域が形成されているので、ポリシリコンゲ
ート電極の不純物、特にボロンがシリサイド層を通って
横方向に拡散するのが抑えられる。その領域はフィール
ド酸化膜上にさえあればよく、その領域が接合を含んで
いてもよく、又は接合を含んでおらず、Ｐ型ポリシリコ
ン領域、Ｎ型ポリシリコン領域もしくはｉ型ポリシリコ
ン領域のみにあってもよい。Ｐチャネル型トランジスタ
のゲート電極のボロンがＮチャネル型トランジスタのゲ
ート電極へ拡散してフェルミ準位を変化させるために
は、両トランジスタ間のフィールド酸化膜上を経てボロ
ンなどの不純私物が拡散しなければならないからであ
る。
【００１０】フィールド酸化膜上の一部の領域ではポリ
シリコン層の膜厚も薄くなることがあるが、ＭＩＳトラ
ンジスタの活性領域上のポリシリコンゲート電極の厚さ
は通常必要とされる厚さであるので、熱工程による不純
物分布の制御も従来通りに行なうことができる。
シリコン層の膜厚も薄くなることがあるが、ＭＩＳトラ
ンジスタの活性領域上のポリシリコンゲート電極の厚さ
は通常必要とされる厚さであるので、熱工程による不純
物分布の制御も従来通りに行なうことができる。
【００１１】
【実施例】図１に一実施例を示す。（Ａ）は平面図、
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、（Ｃ）は
Ｙ−Ｙ’線位置での断面図である。シリコン基板１の表
面に選択的に素子分離用フィールド酸化膜２が形成され
ており、フィールド酸化膜２で囲まれたシリコン基板１
の表面にはゲート酸化膜３が形成されている。ゲート酸
化膜３上及びフィールド酸化膜２上にＮチャネルトラン
ジスタ用にＮ型ポリシリコン層４、Ｐチャネルトランジ
スタ用にＰ型ポリシリコン層５が形成されている。フィ
ールド酸化膜２上では、Ｎ型ポリシリコン層４とＰ型ポ
リシリコン層５の接合部９を含む領域にポリシリコン層
の膜厚を薄くするように凹部１０が形成されている。ポ
リシリコン層４，５上には連続したシリサイド層８が形
成されている。シリサイド層８は例えばタングステンシ
リサイド（ＷＳｉｘ）であり、そのシリサイド層８はフ
ィールド酸化膜２上の凹部１０では膜厚が薄く、トラン
ジスタの活性領域上では凹部１０でのシリサイド層の膜
厚よりも厚くなっている。凹部１０でのシリサイド層の
膜厚は例えば５０ｎｍ、活性領域でのシリサイド層の膜
厚は例えば１５０ｎｍである。このシリサイド層８は凹
部１０では１層であり、活性領域上ではシリサイド層
６，７の２層にすることによって膜厚に差を設けてい
る。タングステンシリサイドに代えて他のシリサイドを
用いてもよい。
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、（Ｃ）は
Ｙ−Ｙ’線位置での断面図である。シリコン基板１の表
面に選択的に素子分離用フィールド酸化膜２が形成され
ており、フィールド酸化膜２で囲まれたシリコン基板１
の表面にはゲート酸化膜３が形成されている。ゲート酸
化膜３上及びフィールド酸化膜２上にＮチャネルトラン
ジスタ用にＮ型ポリシリコン層４、Ｐチャネルトランジ
スタ用にＰ型ポリシリコン層５が形成されている。フィ
ールド酸化膜２上では、Ｎ型ポリシリコン層４とＰ型ポ
リシリコン層５の接合部９を含む領域にポリシリコン層
の膜厚を薄くするように凹部１０が形成されている。ポ
リシリコン層４，５上には連続したシリサイド層８が形
成されている。シリサイド層８は例えばタングステンシ
リサイド（ＷＳｉｘ）であり、そのシリサイド層８はフ
ィールド酸化膜２上の凹部１０では膜厚が薄く、トラン
ジスタの活性領域上では凹部１０でのシリサイド層の膜
厚よりも厚くなっている。凹部１０でのシリサイド層の
膜厚は例えば５０ｎｍ、活性領域でのシリサイド層の膜
厚は例えば１５０ｎｍである。このシリサイド層８は凹
部１０では１層であり、活性領域上ではシリサイド層
６，７の２層にすることによって膜厚に差を設けてい
る。タングステンシリサイドに代えて他のシリサイドを
用いてもよい。
【００１２】図１では図示が省略されているが、フィー
ルド酸化膜で囲まれた基板にはソース・ドレインのため
に不純物が注入された拡散層が形成されている。また、
さらに層間絶縁膜が形成され、層間絶縁膜にはコンタク
トホールが開けられてメタル配線が形成されて、半導体
装置が完成する。ソース・ドレインをＬＤＤ（Lightly
Doped Drain）構造とするためには、ゲート電極の側面
に絶縁物のサイドウォールが形成され、そのサイドウォ
ールの形成の前後で基板に不純物が注入される。
ルド酸化膜で囲まれた基板にはソース・ドレインのため
に不純物が注入された拡散層が形成されている。また、
さらに層間絶縁膜が形成され、層間絶縁膜にはコンタク
トホールが開けられてメタル配線が形成されて、半導体
装置が完成する。ソース・ドレインをＬＤＤ（Lightly
Doped Drain）構造とするためには、ゲート電極の側面
に絶縁物のサイドウォールが形成され、そのサイドウォ
ールの形成の前後で基板に不純物が注入される。
【００１３】図１の実施例のゲート電極を形成する工程
を図２から図４により説明する。ここではフィールド酸
化膜上の部分のみを示す。 （Ａ）まず、シリコン基板１の表面に選択的にフィール
ド酸化膜２を形成した後、ゲート酸化膜を形成し、ＬＰ
ＣＶＤ（減圧化学気相成長）法により膜厚１５０〜２５
０ｎｍのノンドープポリシリコン（不純物を含んでいな
いポリシリコン）層２０３を全面に成膜する。
を図２から図４により説明する。ここではフィールド酸
化膜上の部分のみを示す。 （Ａ）まず、シリコン基板１の表面に選択的にフィール
ド酸化膜２を形成した後、ゲート酸化膜を形成し、ＬＰ
ＣＶＤ（減圧化学気相成長）法により膜厚１５０〜２５
０ｎｍのノンドープポリシリコン（不純物を含んでいな
いポリシリコン）層２０３を全面に成膜する。
【００１４】（Ｂ）Ｎ型領域に開口をもつフォトレジス
トパターン２０４Ｎをフォトリソグラフィーにより形成
し、それをマスクとして砒素イオンを３０〜６０ＫｅＶ
のエネルギーで、１×１０15〜１×１０16／ｃｍ2のド
ーズ量で注入する。その後レジスト２０４Ｎを除去す
る。 （Ｃ）次に、Ｐ型領域に開口をもつフォトレジストパタ
ーン２０４Ｐをフォトリソグラフィーにより形成し、そ
れをマスクとしてボロンイオンを５〜２０ＫｅＶのエネ
ルギーで、１×１０15〜５×１０15／ｃｍ2のドーズ量
で注入する。
トパターン２０４Ｎをフォトリソグラフィーにより形成
し、それをマスクとして砒素イオンを３０〜６０ＫｅＶ
のエネルギーで、１×１０15〜１×１０16／ｃｍ2のド
ーズ量で注入する。その後レジスト２０４Ｎを除去す
る。 （Ｃ）次に、Ｐ型領域に開口をもつフォトレジストパタ
ーン２０４Ｐをフォトリソグラフィーにより形成し、そ
れをマスクとしてボロンイオンを５〜２０ＫｅＶのエネ
ルギーで、１×１０15〜５×１０15／ｃｍ2のドーズ量
で注入する。
【００１５】（Ｄ）その後レジスト２０４Ｐを除去する
と、ポリシリコン層にＮ型領域４とＰ型領域５が形成さ
れる。９はポリシリコン層４，５間のＰＮ接合である。 （Ｅ）そのポリシリコン層４，５上からタングステンシ
リサイド（ＷＳｉｘ）層６を約１００ｎｍの厚さにスパ
ッタリング法やＣＶＤ法により成膜する。 （Ｆ）ポリシリコン層４，５間の接合９を含む領域に開
口をもつフォトレジストパターンに２０８をフォトリソ
グラフィーにより形成する。この状態の平面図は図４
（Ｆ）に示されたものである。
と、ポリシリコン層にＮ型領域４とＰ型領域５が形成さ
れる。９はポリシリコン層４，５間のＰＮ接合である。 （Ｅ）そのポリシリコン層４，５上からタングステンシ
リサイド（ＷＳｉｘ）層６を約１００ｎｍの厚さにスパ
ッタリング法やＣＶＤ法により成膜する。 （Ｆ）ポリシリコン層４，５間の接合９を含む領域に開
口をもつフォトレジストパターンに２０８をフォトリソ
グラフィーにより形成する。この状態の平面図は図４
（Ｆ）に示されたものである。
【００１６】（Ｇ）このフォトレジストパターン２０８
をマスクとしてシリサイド層６をエッチングする。この
エッチング条件は耐レジスト選択比が２（レジストに対
するＷＳｉｘのエッチング速度が２倍）程度の、レジス
トが後退する条件でエッチングし、エッチングされた凹
部の側面断面形状を上方に向って開いた順テーパ状にす
る。エッチング終点検知を下地のポリシリコン層４，５
のエッチング反応生成物からのプラズマ発光信号を用い
ることにより、オーバーエッチング量を設定し、その開
口部のポリシリコン層４，５も１００ｎｍまで薄くなる
ようにエッチング条件を設定する。エッチング条件の一
例は、Ｃｌ2、ＳＦ6及びＯ2の混合ガスを用いたＲＩＥ
（リアクティブ・イオンエッチング）である。
をマスクとしてシリサイド層６をエッチングする。この
エッチング条件は耐レジスト選択比が２（レジストに対
するＷＳｉｘのエッチング速度が２倍）程度の、レジス
トが後退する条件でエッチングし、エッチングされた凹
部の側面断面形状を上方に向って開いた順テーパ状にす
る。エッチング終点検知を下地のポリシリコン層４，５
のエッチング反応生成物からのプラズマ発光信号を用い
ることにより、オーバーエッチング量を設定し、その開
口部のポリシリコン層４，５も１００ｎｍまで薄くなる
ようにエッチング条件を設定する。エッチング条件の一
例は、Ｃｌ2、ＳＦ6及びＯ2の混合ガスを用いたＲＩＥ
（リアクティブ・イオンエッチング）である。
【００１７】（Ｈ）次に、タングステンシリサイド層７
をスパッタリング法やＣＶＤ法により５０ｎｍの厚さに
成膜する。タングステンシリサイドのグレイン１個のサ
イズは約５０ｎｍであり、シリサイド層７はグレインサ
イズ程度にする。 （Ｉ）図４（Ｉ）に平面図で示されるように、ゲート電
極パターンのフォトレジストパターン２１０をフォトリ
ソグラフィーで形成し、シリサイド層６，７とポリシリ
コン層４，５をエッチングする。このときのエッチング
条件の一例は、Ｃｌ2とＯ2の混合ガスによるＲＩＥやＥ
ＣＲエッチングである。 （Ｊ）これにより、図４（Ｊ）に示されるポリサイドゲ
ート電極が形成される。
をスパッタリング法やＣＶＤ法により５０ｎｍの厚さに
成膜する。タングステンシリサイドのグレイン１個のサ
イズは約５０ｎｍであり、シリサイド層７はグレインサ
イズ程度にする。 （Ｉ）図４（Ｉ）に平面図で示されるように、ゲート電
極パターンのフォトレジストパターン２１０をフォトリ
ソグラフィーで形成し、シリサイド層６，７とポリシリ
コン層４，５をエッチングする。このときのエッチング
条件の一例は、Ｃｌ2とＯ2の混合ガスによるＲＩＥやＥ
ＣＲエッチングである。 （Ｊ）これにより、図４（Ｊ）に示されるポリサイドゲ
ート電極が形成される。
【００１８】シリサイド層７のグレインサイズは膜厚よ
りも大きくするのが好ましい。この場合、シリサイド層
７の膜厚を約５０ｎｍとすれば、グレインサイズも約５
０ｎｍ以上とする。そのような成膜条件は、例えばスパ
ッタリング法で成膜する場合、通常行なわれているよう
に４００〜５００℃で成膜し、その後７００℃以上に熱
処理することにより、またはＣＶＤ法で成膜する場合で
あれば６００℃以上の成膜温度で成膜することにより、
タングステンシリサイド層のグレインサイズを５０ｎｍ
以上とすることができる。半導体プロセスは、通常、シ
リサイド成膜後に、高温酸化膜成膜工程など８００℃以
上の熱処理を行なう工程を含んでいるので、グレインサ
イズを５０ｎｍ以上に成長させることは容易である。
りも大きくするのが好ましい。この場合、シリサイド層
７の膜厚を約５０ｎｍとすれば、グレインサイズも約５
０ｎｍ以上とする。そのような成膜条件は、例えばスパ
ッタリング法で成膜する場合、通常行なわれているよう
に４００〜５００℃で成膜し、その後７００℃以上に熱
処理することにより、またはＣＶＤ法で成膜する場合で
あれば６００℃以上の成膜温度で成膜することにより、
タングステンシリサイド層のグレインサイズを５０ｎｍ
以上とすることができる。半導体プロセスは、通常、シ
リサイド成膜後に、高温酸化膜成膜工程など８００℃以
上の熱処理を行なう工程を含んでいるので、グレインサ
イズを５０ｎｍ以上に成長させることは容易である。
【００１９】図３（Ｆ）の時点でシリサイド層６をエッ
チングするとき、レジストパターン２０８の開口部でシ
リサイド層６の膜厚が５０ｎｍ程度残るようにエッチン
グ条件を設定することも可能である。この場合はエッチ
ング速度とエッチング時間を推測して設定しておく。し
かし、その方法はエッチング速度の分布や変動によりシ
リサイド層の残膜厚が変化しやすいので、図２から図４
で示した方法の方が制御性に優れている。
チングするとき、レジストパターン２０８の開口部でシ
リサイド層６の膜厚が５０ｎｍ程度残るようにエッチン
グ条件を設定することも可能である。この場合はエッチ
ング速度とエッチング時間を推測して設定しておく。し
かし、その方法はエッチング速度の分布や変動によりシ
リサイド層の残膜厚が変化しやすいので、図２から図４
で示した方法の方が制御性に優れている。
【００２０】次に、本発明によるポリシリコン層の不純
物の横方向拡散の防止能力について評価した結果を表１
に示す。テストパターンとして図５に示されるパターン
をもつ半導体装置を製作した。ゲート電極ポリシリコン
層４，５はゲート酸化膜３が形成されている活性領域か
らフィールド酸化膜２上に延びており、図で右側のフィ
ールド酸化膜２上にそのポリシリコン層４，５の接合９
が形成されており、その接合９から左側がＮ型ポリシリ
コン層４、右側がＰ型ポリシリコン層５である。接合９
を含む領域のポリシリコン層４，５の膜厚がそれ以外の
部分よりも薄くなって凹部１０が形成されている。ポリ
シリコン層４，５上にはタングステンシリサイド層３０
５が形成されており、シリサイド層３０５は凹部１０で
は膜厚が薄く、他の部分では膜厚が厚くなっている。凹
部１０でのシリサイド３０５の膜厚は約５０ｎｍ、活性
領域を含むその他の部分では約１５０ｎｍである。ａ，
ｂはそれぞれフィールド酸化膜２上に形成されたパッド
であり、パッドａは活性領域の端から２．０μｍ離れて
形成されており、パッドａと活性領域の間のフィールド
酸化膜２上に形成されている凹部１０の長さは１．０μ
ｍである。
物の横方向拡散の防止能力について評価した結果を表１
に示す。テストパターンとして図５に示されるパターン
をもつ半導体装置を製作した。ゲート電極ポリシリコン
層４，５はゲート酸化膜３が形成されている活性領域か
らフィールド酸化膜２上に延びており、図で右側のフィ
ールド酸化膜２上にそのポリシリコン層４，５の接合９
が形成されており、その接合９から左側がＮ型ポリシリ
コン層４、右側がＰ型ポリシリコン層５である。接合９
を含む領域のポリシリコン層４，５の膜厚がそれ以外の
部分よりも薄くなって凹部１０が形成されている。ポリ
シリコン層４，５上にはタングステンシリサイド層３０
５が形成されており、シリサイド層３０５は凹部１０で
は膜厚が薄く、他の部分では膜厚が厚くなっている。凹
部１０でのシリサイド３０５の膜厚は約５０ｎｍ、活性
領域を含むその他の部分では約１５０ｎｍである。ａ，
ｂはそれぞれフィールド酸化膜２上に形成されたパッド
であり、パッドａは活性領域の端から２．０μｍ離れて
形成されており、パッドａと活性領域の間のフィールド
酸化膜２上に形成されている凹部１０の長さは１．０μ
ｍである。
【００２１】活性領域にはソース・ドレイン３０１，３
０２が形成されており、このトランジスタをＮＭＯＳト
ランジスタとするために、ＬＤＤ構造の不純物拡散層が
形成されている。ソース・ドレイン３０１，３０２は、
ゲート電極をマスクとしてリンイオンを１２０ＫｅＶの
エネルギーでドーズ量３×１０13／ｃｍ2注入した後、
ＬＰＣＶＤ法により高温酸化膜を約２００ｎｍの厚さに
成膜し、ＣＨＦ3、ＣＦ4及びＡｒの混合ガスによるＲＩ
Ｅによりエッチバックを施してゲート電極の側面にサイ
ドウォールを形成する。その後、ゲート電極及びそのサ
イドウォールをマスクとして活性領域に砒素イオンを７
０ＫｅＶのエネルギーでドーズ量１×１０16／ｃｍ注入
し、その後、炉による９００℃の不純物活性化処理を行
なう。そして層間絶縁膜を形成し、コンタクトホールを
開け、アルミニウム電極を形成してＬＤＤ構造のＮ型Ｍ
ＯＳトランジスタとしたものである。
０２が形成されており、このトランジスタをＮＭＯＳト
ランジスタとするために、ＬＤＤ構造の不純物拡散層が
形成されている。ソース・ドレイン３０１，３０２は、
ゲート電極をマスクとしてリンイオンを１２０ＫｅＶの
エネルギーでドーズ量３×１０13／ｃｍ2注入した後、
ＬＰＣＶＤ法により高温酸化膜を約２００ｎｍの厚さに
成膜し、ＣＨＦ3、ＣＦ4及びＡｒの混合ガスによるＲＩ
Ｅによりエッチバックを施してゲート電極の側面にサイ
ドウォールを形成する。その後、ゲート電極及びそのサ
イドウォールをマスクとして活性領域に砒素イオンを７
０ＫｅＶのエネルギーでドーズ量１×１０16／ｃｍ注入
し、その後、炉による９００℃の不純物活性化処理を行
なう。そして層間絶縁膜を形成し、コンタクトホールを
開け、アルミニウム電極を形成してＬＤＤ構造のＮ型Ｍ
ＯＳトランジスタとしたものである。
【００２２】
【表１】
【００２３】表１に試料として示すものはこの条件で形
成したＮ型ＭＯＳトランジスタである。比較のために、
試料と同じ構造のＮ型ＭＯＳトランジスタであるが、ゲ
ート電極上のシリサイド層３０５の膜厚が凹部１０でも
１００ｎｍとした比較例１と、試料と同じシリサイド層
の膜厚をもつ構造であるが、ゲート電極ポリシリコン層
が全てＮ型ポリシリコンである比較例２も製作して評価
した。
成したＮ型ＭＯＳトランジスタである。比較のために、
試料と同じ構造のＮ型ＭＯＳトランジスタであるが、ゲ
ート電極上のシリサイド層３０５の膜厚が凹部１０でも
１００ｎｍとした比較例１と、試料と同じシリサイド層
の膜厚をもつ構造であるが、ゲート電極ポリシリコン層
が全てＮ型ポリシリコンである比較例２も製作して評価
した。
【００２４】表１に示す結果から、デュアルゲート構造
でない比較例２と本発明によるポリサイド構造のゲート
電極をもつ試料はゲートしきい値電圧が０.５Ｖと同じ
であり、ボロンイオンの拡散によるしきい値電圧の変化
はみられないが、比較例１ではしきい値電圧が１.２Ｖ
と高くなっている。このことから、通常のポリサイド構
造の試料にはボロンの横方向拡散の影響を受けている
が、本発明のポリサイドゲート構造の試料は影響を受け
ておらず、ボロンの横方向拡散防止効果があることが分
かる。
でない比較例２と本発明によるポリサイド構造のゲート
電極をもつ試料はゲートしきい値電圧が０.５Ｖと同じ
であり、ボロンイオンの拡散によるしきい値電圧の変化
はみられないが、比較例１ではしきい値電圧が１.２Ｖ
と高くなっている。このことから、通常のポリサイド構
造の試料にはボロンの横方向拡散の影響を受けている
が、本発明のポリサイドゲート構造の試料は影響を受け
ておらず、ボロンの横方向拡散防止効果があることが分
かる。
【００２５】図６は凹部１０と接合９の位置が図１の実
施例と異なる実施例を示したものである。（Ａ）ではシ
リサイド層の膜厚が薄くなっている領域である凹部１０
がＰ型ポリシリコン領域５のみに存在し、逆に（Ｂ）で
はシリサイド層の膜厚が薄くなっている領域がＮ型ポリ
シリコン領域４のみに存在している。
施例と異なる実施例を示したものである。（Ａ）ではシ
リサイド層の膜厚が薄くなっている領域である凹部１０
がＰ型ポリシリコン領域５のみに存在し、逆に（Ｂ）で
はシリサイド層の膜厚が薄くなっている領域がＮ型ポリ
シリコン領域４のみに存在している。
【００２６】図６のように、接合９がシリサイド層の膜
厚の薄くなっている領域からに外れている場合でも、接
合９はフィールド酸化膜２上にあり、かつシリサイド層
の膜厚が薄くなっている領域１０もフィールド酸化膜２
上にあるので、ボロンの横方向拡散を抑える効果は図６
の実施例でも実現される。
厚の薄くなっている領域からに外れている場合でも、接
合９はフィールド酸化膜２上にあり、かつシリサイド層
の膜厚が薄くなっている領域１０もフィールド酸化膜２
上にあるので、ボロンの横方向拡散を抑える効果は図６
の実施例でも実現される。
【００２７】図７はＮ型ポリシリコン層４とＰ型ポリシ
リコン層５の間にｉ型ポリシリコン層４０８を介在させ
た実施例である。ｉ型ポリシリコン層４０８はノンドー
プポリシリコン層に不純物を注入するときのマスクパタ
ーンがＮ型領域とＰ型領域とでオーバーラップしないよ
うにすることによって、不純物が注入されていないポリ
シリコン層として実現することができる。図７はそのよ
うなｉ型ポリシリコン層４０８をもつポリシリコンゲー
ト電極に本発明を適用した実施例である。
リコン層５の間にｉ型ポリシリコン層４０８を介在させ
た実施例である。ｉ型ポリシリコン層４０８はノンドー
プポリシリコン層に不純物を注入するときのマスクパタ
ーンがＮ型領域とＰ型領域とでオーバーラップしないよ
うにすることによって、不純物が注入されていないポリ
シリコン層として実現することができる。図７はそのよ
うなｉ型ポリシリコン層４０８をもつポリシリコンゲー
ト電極に本発明を適用した実施例である。
【００２８】図７（Ａ）でシリサイド層の膜厚が薄くな
っている領域１０がＰｉ接合を含み、ｉＮ接合を含まな
い場合、（Ｂ）は逆にシリサイド層の膜厚が薄くなって
いる領域１０がｉＮ接合を含みＰｉ接合を含まない場
合、（Ｃ）はシリサイド層の膜厚が薄くなっている領域
１０がｉ領域のみに存在する場合である。いずれの場合
もＰｉ接合とｉＮ接合がフィールド酸化膜２上に存在
し、かつシリサイド層の膜厚が薄くなっている領域１０
もフィールド酸化膜２上に存在するので、ボロンの横方
向拡散を抑える効果がある。図７の実施例のようにＮ型
ポリシリコン層４とＰ型ポリシリコン層５の間にｉ型ポ
リシリコン層４０８を介在させることによって、ボロン
がポリシリコン層を横方向に拡散するのも一層有効に抑
えることができる。
っている領域１０がＰｉ接合を含み、ｉＮ接合を含まな
い場合、（Ｂ）は逆にシリサイド層の膜厚が薄くなって
いる領域１０がｉＮ接合を含みＰｉ接合を含まない場
合、（Ｃ）はシリサイド層の膜厚が薄くなっている領域
１０がｉ領域のみに存在する場合である。いずれの場合
もＰｉ接合とｉＮ接合がフィールド酸化膜２上に存在
し、かつシリサイド層の膜厚が薄くなっている領域１０
もフィールド酸化膜２上に存在するので、ボロンの横方
向拡散を抑える効果がある。図７の実施例のようにＮ型
ポリシリコン層４とＰ型ポリシリコン層５の間にｉ型ポ
リシリコン層４０８を介在させることによって、ボロン
がポリシリコン層を横方向に拡散するのも一層有効に抑
えることができる。
【００２９】
【発明の効果】本発明によればフィールド酸化膜上でシ
リサイド層の膜厚を部分的に薄くすることにより、ゲー
ト電極全体の電気抵抗値は殆ど高めることなく、不純物
横方向拡散を抑えることができる。これにより、ゲート
しきい値電圧が変化するのを抑えて信頼性の高い相補形
ＭＩＳ半導体装置を実現することができる。
リサイド層の膜厚を部分的に薄くすることにより、ゲー
ト電極全体の電気抵抗値は殆ど高めることなく、不純物
横方向拡散を抑えることができる。これにより、ゲート
しきい値電圧が変化するのを抑えて信頼性の高い相補形
ＭＩＳ半導体装置を実現することができる。
【図１】一実施例を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、（Ｃ）は
Ｙ−Ｙ’線位置での断面図である。
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、（Ｃ）は
Ｙ−Ｙ’線位置での断面図である。
【図２】同実施例の製造方法の前半部を示す工程断面図
である。
である。
【図３】同実施例の製造方法の中間部を示す工程断面図
である。
である。
【図４】図３（Ｆ）の平面図と、同実施例の製造方法の
後半部を示す工程断面図である。
後半部を示す工程断面図である。
【図５】本発明の効果を比較するためのテストパターン
を示す図であり、（Ａ）は平面図、（Ｂ）はそのＺ−
Ｚ’位置での断面図である。
を示す図であり、（Ａ）は平面図、（Ｂ）はそのＺ−
Ｚ’位置での断面図である。
【図６】（Ａ）及び（Ｂ）はそれぞれ他の実施例を示す
断面図である。
断面図である。
【図７】（Ａ）、（Ｂ）及び（Ｃ）はそれぞれ更に他の
実施例を示す断面図である。
実施例を示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｎ型ポリシリコン層 ５ Ｐ型ポリシリコン層 ６，７，８ タングステンシリサイド層 ９ ＰＮ接合 １０ 凹部 ４０８ ｉ型ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (5)
- 【請求項１】 Ｐ型ポリシリコン層のゲート電極をもつ
ＰチャネルＭＩＳトランジスタとＮ型ポリシリコン層の
ゲート電極をもつＮチャネルＭＩＳトランジスタとを具
備し、素子分離用フィールド酸化膜上において両トラン
ジスタのポリシリコン層が直接又はｉ型ポリシリコン層
を介して接続され、かつ両トランジスタのポリシリコン
層上には連続したシリサイド層が積層されている相補形
ＭＩＳ半導体装置において、 フィールド酸化膜上の一部の領域の前記シリサイド層の
膜厚がＭＩＳトランジスタの活性領域上の前記シリサイ
ド層の膜厚より薄くなっていることを特徴とするデュア
ルゲート構造の相補形ＭＩＳ半導体装置。 - 【請求項２】 シリサイド層の膜厚が薄くなっている前
記領域では前記ポリシリコン膜の膜厚もＭＩＳトランジ
スタの活性領域での前記ポリシリコン層の膜厚よりも薄
くなっている請求項１に記載のデュアルゲート構造の相
補形ＭＩＳ半導体装置。 - 【請求項３】 シリサイド層の膜厚が薄くなっている前
記領域は、前記ポリシリコン層のＰＮ接合、Ｐｉ接合又
はｉＮ接合のいずれかを含んでいる請求項１又は２に記
載のデュアルゲート構造の相補形ＭＩＳ半導体装置。 - 【請求項４】 シリサイド層の膜厚が薄くなっている前
記領域は、Ｐ型ポリシリコン領域、Ｎ型ポリシリコン領
域又はｉ型ポリシリコン領域のみに属する請求項１又は
２に記載のデュアルゲート構造の相補形ＭＩＳ半導体装
置。 - 【請求項５】 シリサイド層の膜厚が薄くなっている前
記領域のそのシリサイド層の膜厚は、グレインサイズ１
個以下の厚さである請求項１、２、３又は４に記載のデ
ュアルゲート構造の相補形ＭＩＳ半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11476294A JP3249292B2 (ja) | 1994-04-28 | 1994-04-28 | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
| US08/429,825 US5633523A (en) | 1994-04-28 | 1995-04-27 | Complementary mis semiconductor device of dual gate structure having a silicide layer including a thinned portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11476294A JP3249292B2 (ja) | 1994-04-28 | 1994-04-28 | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302844A true JPH07302844A (ja) | 1995-11-14 |
| JP3249292B2 JP3249292B2 (ja) | 2002-01-21 |
Family
ID=14646054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11476294A Expired - Fee Related JP3249292B2 (ja) | 1994-04-28 | 1994-04-28 | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5633523A (ja) |
| JP (1) | JP3249292B2 (ja) |
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