JPH02170436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02170436A JPH02170436A JP63325187A JP32518788A JPH02170436A JP H02170436 A JPH02170436 A JP H02170436A JP 63325187 A JP63325187 A JP 63325187A JP 32518788 A JP32518788 A JP 32518788A JP H02170436 A JPH02170436 A JP H02170436A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
本発明は半導体装置の製造方法に関し、特にＭＯＳトラ
ンジスタを有する半導体装置の製造方法に関する。
ンジスタを有する半導体装置の製造方法に関する。
従来のＭ ＯＳ ＋−ランジスタを有する半導体装置の
製造方法は、高集積化を向上させるために、ソース・ド
レイン領域とコンタクト用開口部との写真蝕刻時の目合
せ余裕を縮小し、その結果、目合わせ誤差によりソース
・ドレイン領域から一部はみ出して形成された開口部の
領域にそれぞれのソース・トレイン領域と同一導電型の
不純物をそれぞれの開口部にイオン注入してソース・ド
レイン領域に隣接する部分に補助拡散領域を設は熱処理
により活性化を行った後、ＡＩ又はＡｆ−３ｉ合金で開
口部のソース・ドレイン領域と接続する配線を選択的に
形成していた。
製造方法は、高集積化を向上させるために、ソース・ド
レイン領域とコンタクト用開口部との写真蝕刻時の目合
せ余裕を縮小し、その結果、目合わせ誤差によりソース
・ドレイン領域から一部はみ出して形成された開口部の
領域にそれぞれのソース・トレイン領域と同一導電型の
不純物をそれぞれの開口部にイオン注入してソース・ド
レイン領域に隣接する部分に補助拡散領域を設は熱処理
により活性化を行った後、ＡＩ又はＡｆ−３ｉ合金で開
口部のソース・ドレイン領域と接続する配線を選択的に
形成していた。
上述した従来の半導体装置の製造方法は、次の２点が問
題となっていた。
題となっていた。
（Ａ）イオン注入法により開口部を通してｎ型又はｐ型
不純物を導入する際、加速されたイオンにより基板表面
がチャージアップし、薄いゲート酸化膜が絶縁破壊され
る場合がしばしば発生する。
不純物を導入する際、加速されたイオンにより基板表面
がチャージアップし、薄いゲート酸化膜が絶縁破壊され
る場合がしばしば発生する。
（Ｂ）Ａ、ｆｆ又はＡＪ−Ｓｉ合金による配線とｎ型又
はｐ型拡散領域からなるソース・ドレイン領域が直接開
口部において接触する場合のコンタクト抵抗が大きい。
はｐ型拡散領域からなるソース・ドレイン領域が直接開
口部において接触する場合のコンタクト抵抗が大きい。
本発明の半導体装置の製造方法は、−導電型シリコン基
板の一主面に選択的に逆導電型の拡散領域を設ける工程
と、前記拡散領域を含む表面に設けた絶縁膜を選択的に
エツチングして前記拡散領域及び前記拡散領域に隣接す
る前記シリコン基板の表面を含む開口部を設ける工程と
、前記開口部を含む表面に高融点金属膜を堆積する工程
と、熱処理により前記開口部の前記拡散領域及び前記シ
リコン基板の表面に高融点金属硅化物膜を形成する工程
と、逆導電型不純物を選択的にイオン注入して前記開口
部の前記シリコン基板の表面に前記拡’ａｆｌＡ域と接
続する逆導電型の補助拡散領域を形成する工程とを含ん
で構成される。
板の一主面に選択的に逆導電型の拡散領域を設ける工程
と、前記拡散領域を含む表面に設けた絶縁膜を選択的に
エツチングして前記拡散領域及び前記拡散領域に隣接す
る前記シリコン基板の表面を含む開口部を設ける工程と
、前記開口部を含む表面に高融点金属膜を堆積する工程
と、熱処理により前記開口部の前記拡散領域及び前記シ
リコン基板の表面に高融点金属硅化物膜を形成する工程
と、逆導電型不純物を選択的にイオン注入して前記開口
部の前記シリコン基板の表面に前記拡’ａｆｌＡ域と接
続する逆導電型の補助拡散領域を形成する工程とを含ん
で構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の主面に選択的にｎ型ウェル２を設け、ｎ型ウェル２の
表面及びｎ型ウェル２以外の領域の表面のそれぞれに選
択的にフィールド酸化膜３を設けて素子形成領域を区画
する０次に、前記素子形成領域の表面にゲート酸化ｓ４
を設け、ゲート酸化ｆｌ１４を含む表面に多結晶シリコ
ン膜を堆積してこれを選択的にエツチングしゲート電極
５を形成する。次に、ゲート電極５及びフィールド酸化
膜３をマスクとして自己整合的に不純物をイオン注入し
、ｎ型ウェル２の前記素子形成領域にはｐ＋型拡散領域
６を形成し、ｎ型ウェル２以外の前記素子形成領域には
ｎ＋型拡散領域７を形成して、それぞれソース・ドレイ
ン領域を設けｎチャネルトランジスタ及びｎチャネルト
ランジスタを形成する。次に、ゲート電極５を含む表面
にリン及びホウ素を含む酸化シリコン膜（以下ＢＰＳＧ
膜と記す）８を堆積し、ｐ＋型拡散領域６及びｎ“型拡
散領域７の上のＢＰＳＧ膜８及びゲート酸化膜４を選択
的に順次エツチングしてコンタクト用の開口部９を設け
る。ここで、開口部９は高集積度化のために位置合わせ
余裕を小さくしているのでｐ＋型拡散領域６又はｎ１型
拡散領域７より逸脱してｎ型ウェル２又はｐ型Ｓｉ基板
１の領域の表面まではみ出して形成される。
の主面に選択的にｎ型ウェル２を設け、ｎ型ウェル２の
表面及びｎ型ウェル２以外の領域の表面のそれぞれに選
択的にフィールド酸化膜３を設けて素子形成領域を区画
する０次に、前記素子形成領域の表面にゲート酸化ｓ４
を設け、ゲート酸化ｆｌ１４を含む表面に多結晶シリコ
ン膜を堆積してこれを選択的にエツチングしゲート電極
５を形成する。次に、ゲート電極５及びフィールド酸化
膜３をマスクとして自己整合的に不純物をイオン注入し
、ｎ型ウェル２の前記素子形成領域にはｐ＋型拡散領域
６を形成し、ｎ型ウェル２以外の前記素子形成領域には
ｎ＋型拡散領域７を形成して、それぞれソース・ドレイ
ン領域を設けｎチャネルトランジスタ及びｎチャネルト
ランジスタを形成する。次に、ゲート電極５を含む表面
にリン及びホウ素を含む酸化シリコン膜（以下ＢＰＳＧ
膜と記す）８を堆積し、ｐ＋型拡散領域６及びｎ“型拡
散領域７の上のＢＰＳＧ膜８及びゲート酸化膜４を選択
的に順次エツチングしてコンタクト用の開口部９を設け
る。ここで、開口部９は高集積度化のために位置合わせ
余裕を小さくしているのでｐ＋型拡散領域６又はｎ１型
拡散領域７より逸脱してｎ型ウェル２又はｐ型Ｓｉ基板
１の領域の表面まではみ出して形成される。
次に、第１図（ｂ）に示すように、開口部９を含む表面
にスパッタ法によりＴｉ膜１０を堆積し、ランプ加熱法
により開口部９のＳｉとＴｉを反応させて硅化チタン膜
１１を形成する。
にスパッタ法によりＴｉ膜１０を堆積し、ランプ加熱法
により開口部９のＳｉとＴｉを反応させて硅化チタン膜
１１を形成する。
次に、第１図（ｃ）に示すように、ｎ型ウェル２の素子
形成領域に形成したＰチャネルトランジスタの領域上に
選択的にホトレジスト膜１２を設ける。次に、ホトレジ
スト膜１２及びＢ Ｐ Ｓ Ｇ Ｊｌ’１８をマスクと
してＡｓイオン１３をイオン注入し、硅化チタン膜１１
の下のｐ型Ｓｔ基板１の表面に補助ｎ＋型拡散領域１４
を形成する。
形成領域に形成したＰチャネルトランジスタの領域上に
選択的にホトレジスト膜１２を設ける。次に、ホトレジ
スト膜１２及びＢ Ｐ Ｓ Ｇ Ｊｌ’１８をマスクと
してＡｓイオン１３をイオン注入し、硅化チタン膜１１
の下のｐ型Ｓｔ基板１の表面に補助ｎ＋型拡散領域１４
を形成する。
次に、第１図（ｄ）に示すように、ホトレジスト膜２を
除去し、ｎチャネルトランジスタの領域上に選択的にホ
トレジスト膜１５を設け、ホトレジスト膜１５及びＢＰ
ＳＧ膜８をマスクとしてＢイオン１６をイオン注入し、
硅化チタン膜１１の下のｎ型ウェルの表面に補助ｐ＋型
拡散領域１７を形成する。ここで、Ｔｉ膜１０のために
前述した２回のイオン注入時に局所的なチャージアップ
を防ぐことができ、薄いゲート酸化Ｍ４の絶縁破壊を防
止することができる。
除去し、ｎチャネルトランジスタの領域上に選択的にホ
トレジスト膜１５を設け、ホトレジスト膜１５及びＢＰ
ＳＧ膜８をマスクとしてＢイオン１６をイオン注入し、
硅化チタン膜１１の下のｎ型ウェルの表面に補助ｐ＋型
拡散領域１７を形成する。ここで、Ｔｉ膜１０のために
前述した２回のイオン注入時に局所的なチャージアップ
を防ぐことができ、薄いゲート酸化Ｍ４の絶縁破壊を防
止することができる。
次に、第１図（ｅ）に示すように、ＮＨ４ＯＨ十Ｈ２ｏ
２＋Ｈ２０溶液中で未反応のＴｉ膜１０を除去した後、
９００℃の熱処理を行い補助ｎ＋型拡散領域１４及び補
助ｐ＋型拡散領域１７の活性化を行う。
２＋Ｈ２０溶液中で未反応のＴｉ膜１０を除去した後、
９００℃の熱処理を行い補助ｎ＋型拡散領域１４及び補
助ｐ＋型拡散領域１７の活性化を行う。
次に、第１図に（ｆ）に示すように、開口部９を含む表
面にＡ、＆−３ｉ層を堆積し、これを選択的にエツチン
グしてρ“型拡散領域６及びｎ＋型拡散領域７のそれぞ
れと電気的に接続する配線１８をそれぞれ形成して半導
体装置を構成する。
面にＡ、＆−３ｉ層を堆積し、これを選択的にエツチン
グしてρ“型拡散領域６及びｎ＋型拡散領域７のそれぞ
れと電気的に接続する配線１８をそれぞれ形成して半導
体装置を構成する。
なお、ここでＴｉ膜１０の代りにＣｏやＮｉ等の高融点
金属を使用しても良い。
金属を使用しても良い。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１図（ａ）（ｂ）で説明
した第１の実施例と同じ工程によりＴｉ膜１０までを形
成し、熱処理により開口部９のＳｉとＴｉを反応させて
硅化チタン膜１１を形成する。次に、全面にＢイオンを
イオン注入して硅化チタン膜１１及び開口部９のｎ型ウ
ェル２及びＰ型Ｓｔ基板１の表面にｐ型不純物を導入す
る。
した第１の実施例と同じ工程によりＴｉ膜１０までを形
成し、熱処理により開口部９のＳｉとＴｉを反応させて
硅化チタン膜１１を形成する。次に、全面にＢイオンを
イオン注入して硅化チタン膜１１及び開口部９のｎ型ウ
ェル２及びＰ型Ｓｔ基板１の表面にｐ型不純物を導入す
る。
次に、第２図（ｂ）に示すように、ｎチャネルトランジ
スタの領域上に選択的にホトレジスト膜１２を設けてＡ
ｓイオンをイオン注入し、ｎチャネルトランジスタの領
域の開口部９のｐ型不純物をうち消して補助ｎ＋型拡散
領域１４を形成する。以後、第１の実施例と同様に熱処
理により補助ｎ＋型拡散領域１４及び補助ｐ＋型拡散領
域１７の活性化を行い、ＣＭＯＳトランジスタを形成す
る。第２の実施例では、Ｂイオンをマスクを用いずに導
入することができるなめ、第１の実施例に比べて工程が
簡略化できる効果がある。
スタの領域上に選択的にホトレジスト膜１２を設けてＡ
ｓイオンをイオン注入し、ｎチャネルトランジスタの領
域の開口部９のｐ型不純物をうち消して補助ｎ＋型拡散
領域１４を形成する。以後、第１の実施例と同様に熱処
理により補助ｎ＋型拡散領域１４及び補助ｐ＋型拡散領
域１７の活性化を行い、ＣＭＯＳトランジスタを形成す
る。第２の実施例では、Ｂイオンをマスクを用いずに導
入することができるなめ、第１の実施例に比べて工程が
簡略化できる効果がある。
以上説明したように本発明は、高融点金属膜か全面に成
長された状態で開口部へのイオン注入を行うことができ
るので、この工程でのチャージアップによるゲート酸化
膜破壊等のＥＳＤ（ＥＪｅｃｔｒｏ −Ｓｔ、ａｔｉｃ
Ｄａｍａｇｅ ）をほぼ完全に防止でき、歩留の高い
信頼性の高い半導体装置を製造できる。また、本発明は
、コンタクト用開口部に、高融点金属硅化物膜を選択的
に形成することにより、Ａ！２又はＡｆｆｌ−３ｉ配線
とソース、ドレイン領域を構成する拡散領域との間のコ
ンタクト抵抗を低減でき、高速動作の可能な半導体装置
の製造方法を実現できる効果がある。
長された状態で開口部へのイオン注入を行うことができ
るので、この工程でのチャージアップによるゲート酸化
膜破壊等のＥＳＤ（ＥＪｅｃｔｒｏ −Ｓｔ、ａｔｉｃ
Ｄａｍａｇｅ ）をほぼ完全に防止でき、歩留の高い
信頼性の高い半導体装置を製造できる。また、本発明は
、コンタクト用開口部に、高融点金属硅化物膜を選択的
に形成することにより、Ａ！２又はＡｆｆｌ−３ｉ配線
とソース、ドレイン領域を構成する拡散領域との間のコ
ンタクト抵抗を低減でき、高速動作の可能な半導体装置
の製造方法を実現できる効果がある。
第１図（ａ）〜（ｆ）及び第２図（ａ）、 （ｂ）は
、本発明の第１及び第２の実施例を説明するための工程
順に示した半導体チップの断面図である。 １・・・ｐ型Ｓｉ基板、２・・・ｎ型ウェル、３・・・
フィールド酸化膜、４・・・ゲート酸化膜、５・・・ゲ
ート電極、６・・・ｐ＋型拡散領域、７・・・ｎ＋型拡
散領域、８・・・ＢＰＳＧ膜、９・・・開口部、１０・
・・Ｔｉ膜、硅化チタン膜、１２・・・ホトレジスト膜
、１３・・・Ａｓイオン、１４・・・補助ｎ＋型拡散領
域、１５・・・ホトレジスト膜、１６・・・Ｂイオン、
１７・・・補助ｐ＋型拡散領域、１８・・・配線。
、本発明の第１及び第２の実施例を説明するための工程
順に示した半導体チップの断面図である。 １・・・ｐ型Ｓｉ基板、２・・・ｎ型ウェル、３・・・
フィールド酸化膜、４・・・ゲート酸化膜、５・・・ゲ
ート電極、６・・・ｐ＋型拡散領域、７・・・ｎ＋型拡
散領域、８・・・ＢＰＳＧ膜、９・・・開口部、１０・
・・Ｔｉ膜、硅化チタン膜、１２・・・ホトレジスト膜
、１３・・・Ａｓイオン、１４・・・補助ｎ＋型拡散領
域、１５・・・ホトレジスト膜、１６・・・Ｂイオン、
１７・・・補助ｐ＋型拡散領域、１８・・・配線。
Claims (1)
- 一導電型シリコン基板の一主面に選択的に逆導電型の拡
散領域を設ける工程と、前記拡散領域を含む表面に設け
た絶縁膜を選択的にエッチングして前記拡散領域及び前
記拡散領域に隣接する前記シリコン基板の表面を含む開
口部を設ける工程と、前記開口部を含む表面に高融点金
属膜を堆積する工程と、熱処理により前記開口部の前記
拡散領域及び前記シリコン基板の表面に高融点金属硅化
物膜を形成する工程と、逆導電型不純物を選択的にイオ
ン注入して前記開口部の前記シリコン基板の表面に前記
拡散領域と接続する逆導電型の補助拡散領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325187A JPH02170436A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325187A JPH02170436A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170436A true JPH02170436A (ja) | 1990-07-02 |
Family
ID=18173982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325187A Pending JPH02170436A (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368122A (ja) * | 1991-06-17 | 1992-12-21 | Sharp Corp | 半導体素子のイオン注入方法 |
| JPH07326595A (ja) * | 1994-05-31 | 1995-12-12 | Nec Kyushu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213277A (ja) * | 1986-03-14 | 1987-09-19 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-12-22 JP JP63325187A patent/JPH02170436A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213277A (ja) * | 1986-03-14 | 1987-09-19 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368122A (ja) * | 1991-06-17 | 1992-12-21 | Sharp Corp | 半導体素子のイオン注入方法 |
| JPH07326595A (ja) * | 1994-05-31 | 1995-12-12 | Nec Kyushu Ltd | 半導体装置の製造方法 |
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