JPH0312783B2 - - Google Patents
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- JPH0312783B2 JPH0312783B2 JP59255857A JP25585784A JPH0312783B2 JP H0312783 B2 JPH0312783 B2 JP H0312783B2 JP 59255857 A JP59255857 A JP 59255857A JP 25585784 A JP25585784 A JP 25585784A JP H0312783 B2 JPH0312783 B2 JP H0312783B2
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- JP
- Japan
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- gate
- igt
- semiconductor device
- power switching
- region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
発明の背景
本発明は、従来、絶縁ゲート型整流器（IGR）
とも称されていた絶縁ゲート型トランジスタ
（IGT）、および電力用金属−酸化物−半導体電界
効果トランジスタ（MOSFET）を好適に集積化
したハイブリツド電力スイツチング半導体装置に
関する。（MOSFETはより一般的には絶縁ゲー
ト型電界効果トランジスタ（IGFET）と称する
ことができ、２つの用語MOSFETおよびIGFET
はここにおいては取り替えて使用する。
とも称されていた絶縁ゲート型トランジスタ
（IGT）、および電力用金属−酸化物−半導体電界
効果トランジスタ（MOSFET）を好適に集積化
したハイブリツド電力スイツチング半導体装置に
関する。（MOSFETはより一般的には絶縁ゲー
ト型電界効果トランジスタ（IGFET）と称する
ことができ、２つの用語MOSFETおよびIGFET
はここにおいては取り替えて使用する。
種々の形式の３端子電力スイツチング半導体素
子が知られている。多くの場合、種々の形式の素
子は相異なる動作特性を有し、種々の相異なる特
定の回路用途に適している。これらの相異なる特
性を好適に組合せる努力の結果、典型的には並列
に接続された相異なる形式の２つの個別の素子を
有する回路が提案されている。このような回路の
便利な実施例として、単一の半導体チツプ上に２
つの異なる素子構造を集積化したハイブリツド装
置がまた提案されている。
子が知られている。多くの場合、種々の形式の素
子は相異なる動作特性を有し、種々の相異なる特
定の回路用途に適している。これらの相異なる特
性を好適に組合せる努力の結果、典型的には並列
に接続された相異なる形式の２つの個別の素子を
有する回路が提案されている。このような回路の
便利な実施例として、単一の半導体チツプ上に２
つの異なる素子構造を集積化したハイブリツド装
置がまた提案されている。
適切な例として、「IEDM1981」263−266ペー
ジに所載のN.Zommerによる論文「The
Monolithic HV BIPOS」（論文番号11.5）には
集積化されたMOSFETおよびバイポーラ接合ト
ランジスタ（BJT）スイツチング装置が開示さ
れている。この論文に記載されている装置は、単
一の構造体内に、導通状態における損失が比較的
低いバイポーラ接合トランジスタと、比較的高速
で作動しかつ駆動エネルギが比較的低い
MOSFETとを含んでいる。しかしながら、上記
論文に記載されている集積化されたMOSFETお
よびバイポーラ接合トランジスタ装置は装置の２
つの部分に対して２つの相異なる同期したゲート
信号を必要としている。特に、MOSFETはその
ゲート用に電圧駆動源を必要とし、バイポーラ接
合トランジスタはそのベース用に電流駆動源を必
要としている。従つて、装置は実際には特別なゲ
ート駆動信号を必要とする４端子スイツチング装
置である。更に、MOSFETおよびバイポーラ接
合トランジスタに対して典型的には異なる処理工
程が使用されているので、同一チツプにバイポー
ラ接合トランジスタとMOSFETを製造すること
はいずれかの素子のみを製造するのに比べてむず
かしい。
ジに所載のN.Zommerによる論文「The
Monolithic HV BIPOS」（論文番号11.5）には
集積化されたMOSFETおよびバイポーラ接合ト
ランジスタ（BJT）スイツチング装置が開示さ
れている。この論文に記載されている装置は、単
一の構造体内に、導通状態における損失が比較的
低いバイポーラ接合トランジスタと、比較的高速
で作動しかつ駆動エネルギが比較的低い
MOSFETとを含んでいる。しかしながら、上記
論文に記載されている集積化されたMOSFETお
よびバイポーラ接合トランジスタ装置は装置の２
つの部分に対して２つの相異なる同期したゲート
信号を必要としている。特に、MOSFETはその
ゲート用に電圧駆動源を必要とし、バイポーラ接
合トランジスタはそのベース用に電流駆動源を必
要としている。従つて、装置は実際には特別なゲ
ート駆動信号を必要とする４端子スイツチング装
置である。更に、MOSFETおよびバイポーラ接
合トランジスタに対して典型的には異なる処理工
程が使用されているので、同一チツプにバイポー
ラ接合トランジスタとMOSFETを製造すること
はいずれかの素子のみを製造するのに比べてむず
かしい。
本発明の理解を助けるために、それぞれ３端子
半導体素子である電力用MOSFETおよびIGTの
構造および特性を考察することは有益なことであ
る。MOSFETは比較的高速でスイツチングする
ことができるが、比較的低い導電性を有する。
IGTは比較的高い導電性（バイポーラ接合トラン
ジスタより約５倍大きく、電力用MOSFETより
約20倍大きい）を有し、ターンオン時間が速く、
またターンオンの際に高い電流時間変化率（di／
dt）に耐え得る能力を有しているが、ターンオ
フ・スイツチング速度が比較的遅い。この比較的
遅いターンオフ・スイツチング速度は最大動作周
波数を制限し、また「電流尾引き（tailing）状
態」すなわち素子に一時的に高電流および高電圧
が同時にかゝり、素子の電力消費が高くなる状態
を生じさせることがある。
半導体素子である電力用MOSFETおよびIGTの
構造および特性を考察することは有益なことであ
る。MOSFETは比較的高速でスイツチングする
ことができるが、比較的低い導電性を有する。
IGTは比較的高い導電性（バイポーラ接合トラン
ジスタより約５倍大きく、電力用MOSFETより
約20倍大きい）を有し、ターンオン時間が速く、
またターンオンの際に高い電流時間変化率（di／
dt）に耐え得る能力を有しているが、ターンオ
フ・スイツチング速度が比較的遅い。この比較的
遅いターンオフ・スイツチング速度は最大動作周
波数を制限し、また「電流尾引き（tailing）状
態」すなわち素子に一時的に高電流および高電圧
が同時にかゝり、素子の電力消費が高くなる状態
を生じさせることがある。
典型的なＮチヤンネル電力用MOSFETはＮ＋
（すなわち、高濃度にドープされたＮ導電型）ソ
ース領域およびＮ−（すなわち、高抵抗率を有す
るＮ導電型）ドリフトすなわちドレイン領域を有
しており、これらの領域はチヤンネル表面を持つ
Ｐベース領域によつて互いに分離されている。絶
縁ゲート電極は典型的にはポリシリコンで形成さ
れ、チヤンネル表面の上方に配設されている。動
作においては、十分に大きな正のゲート電極バイ
アスを（ソース領域に対して）印加すると、チヤ
ンネル表面の真下のＰベース領域にＮ導電型の反
転層が形成される。そして、この反転層がソース
およびドレイン間の電流の導通を可能にする誘起
チヤンネルを構成する。このような素子の例が、
米国特許第4072975号および米国特許第4145703号
に開示されている。
（すなわち、高濃度にドープされたＮ導電型）ソ
ース領域およびＮ−（すなわち、高抵抗率を有す
るＮ導電型）ドリフトすなわちドレイン領域を有
しており、これらの領域はチヤンネル表面を持つ
Ｐベース領域によつて互いに分離されている。絶
縁ゲート電極は典型的にはポリシリコンで形成さ
れ、チヤンネル表面の上方に配設されている。動
作においては、十分に大きな正のゲート電極バイ
アスを（ソース領域に対して）印加すると、チヤ
ンネル表面の真下のＰベース領域にＮ導電型の反
転層が形成される。そして、この反転層がソース
およびドレイン間の電流の導通を可能にする誘起
チヤンネルを構成する。このような素子の例が、
米国特許第4072975号および米国特許第4145703号
に開示されている。
MOSFETは主としてユニポーラ導電素子であ
り、主として多数キヤリア（例えば、電子）の流
れがソースおよびドレイン間に流れる。過剰な電
荷キヤリア（電子および正孔）はＮドリフト領域
に蓄積されず、素子は比較的速くターンオフす
る。従つて、電力用MOSFETは100MHz以上の
比較的速い速度でスイツチングすることができ
る。電流の流れはＮ導電型誘起チヤンネルおよび
Ｎ導電型ドリフト領域内の多数キヤリア（電子）
濃度によつて制限されるため、電力用MOSFET
は比較的高いオン時抵抗を有する。100ボルト以
上で動作するように設計されたMOSFETにおい
ては、ドリフト領域中の多数キヤリア濃度が小さ
くなければならず、ドリフト領域の幅が素子の阻
止電圧を支持するために大きくなければならない
ので、ドリフト領域の抵抗は大きくなる。
り、主として多数キヤリア（例えば、電子）の流
れがソースおよびドレイン間に流れる。過剰な電
荷キヤリア（電子および正孔）はＮドリフト領域
に蓄積されず、素子は比較的速くターンオフす
る。従つて、電力用MOSFETは100MHz以上の
比較的速い速度でスイツチングすることができ
る。電流の流れはＮ導電型誘起チヤンネルおよび
Ｎ導電型ドリフト領域内の多数キヤリア（電子）
濃度によつて制限されるため、電力用MOSFET
は比較的高いオン時抵抗を有する。100ボルト以
上で動作するように設計されたMOSFETにおい
ては、ドリフト領域中の多数キヤリア濃度が小さ
くなければならず、ドリフト領域の幅が素子の阻
止電圧を支持するために大きくなければならない
ので、ドリフト領域の抵抗は大きくなる。
IGTはその主端子間の電流すなわちそのコレク
タ端子とエミツタ端子の間の電流の流れを制御す
るために絶縁ゲートを使用している。IGTのゲー
トおよび導通チヤンネルはMOSFETの対応する
構成要素に構造的に類似している。種々の形式の
IGT素子の例が、「ゲート・エンハンス型整流器」
という名称で1983年４月７日に出願された米国特
許出願第483009号に開示されている。（「ゲート・
エンハンス型整流器」すなわち「GERECT」は
「絶縁ゲート型トランジスタ」すなわち「IGT」
と呼ぶことができることに注意されたい。２つの
用語「GERECT」および「IGT」は同じ素子を
意味しているものである。
タ端子とエミツタ端子の間の電流の流れを制御す
るために絶縁ゲートを使用している。IGTのゲー
トおよび導通チヤンネルはMOSFETの対応する
構成要素に構造的に類似している。種々の形式の
IGT素子の例が、「ゲート・エンハンス型整流器」
という名称で1983年４月７日に出願された米国特
許出願第483009号に開示されている。（「ゲート・
エンハンス型整流器」すなわち「GERECT」は
「絶縁ゲート型トランジスタ」すなわち「IGT」
と呼ぶことができることに注意されたい。２つの
用語「GERECT」および「IGT」は同じ素子を
意味しているものである。
前に開示したIGTは、例えばＮチヤンネルIGT
にはＮチヤンネルMOSFETに含まれていないＰ
＋コレクタ領域が含まれていて、その結果４層す
なわちPNPN素子を構成しているという点で、
垂直チヤンネルのMOSFETと異なつている。更
に、IGTは比較的高いdi／dt能力を有し、
MOSFETよりも導電性が一層高い。順方向の導
通状態の間、IGTのＰ＋コレクタ領域は、少数キ
ヤリア（例えば、正孔）をMOSFETのドリフト
領域に対応するＮ導電型ベース領域に注入する。
しかしながら、IGTにおいては、IGTのコレクタ
領域からＮ−ベース領域に導入される正孔はIGT
のエミツタから導入される電子と再結合し、この
結果MOSFETに比較して素子の導電性を高くし
ている。
にはＮチヤンネルMOSFETに含まれていないＰ
＋コレクタ領域が含まれていて、その結果４層す
なわちPNPN素子を構成しているという点で、
垂直チヤンネルのMOSFETと異なつている。更
に、IGTは比較的高いdi／dt能力を有し、
MOSFETよりも導電性が一層高い。順方向の導
通状態の間、IGTのＰ＋コレクタ領域は、少数キ
ヤリア（例えば、正孔）をMOSFETのドリフト
領域に対応するＮ導電型ベース領域に注入する。
しかしながら、IGTにおいては、IGTのコレクタ
領域からＮ−ベース領域に導入される正孔はIGT
のエミツタから導入される電子と再結合し、この
結果MOSFETに比較して素子の導電性を高くし
ている。
IGTは過剰な多数キヤリア、例えば電子がＮ−
ベース領域にトラツプされる傾向にあるので、ゲ
ート駆動電圧が取り除かれても理想的な状態でタ
ーンオフせず、IGTは過剰な電子が取り除かれる
まで導通状態を続ける。従つて、IGTがターンオ
フする際、高電圧および高電流が同時に生じ、そ
の結果素子の電力消費が高くなる。IGTにはエミ
ツタ・ベース間に電気的短絡を設けたり、または
Ｎベース領域に再結合センタ部を導入して過剰な
電子をトラツプすることにより、素子のターンオ
フを加速して、ターンオフ時の電力消費を減らす
ための手段が設けられるが、本発明はIGTのター
ンオフ時における高い電力消費を防止するための
別の方法に関している。
ベース領域にトラツプされる傾向にあるので、ゲ
ート駆動電圧が取り除かれても理想的な状態でタ
ーンオフせず、IGTは過剰な電子が取り除かれる
まで導通状態を続ける。従つて、IGTがターンオ
フする際、高電圧および高電流が同時に生じ、そ
の結果素子の電力消費が高くなる。IGTにはエミ
ツタ・ベース間に電気的短絡を設けたり、または
Ｎベース領域に再結合センタ部を導入して過剰な
電子をトラツプすることにより、素子のターンオ
フを加速して、ターンオフ時の電力消費を減らす
ための手段が設けられるが、本発明はIGTのター
ンオフ時における高い電力消費を防止するための
別の方法に関している。
発明の概要
従つて、本発明の主要な目的は、単一の高入力
インピーダンスのゲート駆動端子を含む３端子の
みを持つ組合せ半導体スイツチング装置を提供す
ることにある。
インピーダンスのゲート駆動端子を含む３端子の
みを持つ組合せ半導体スイツチング装置を提供す
ることにある。
本発明の他の目的は、定常状態における損失が
低く、比較的低いスイツチング周波数で作動した
時のスイツチング損失が低く、また比較的高速で
スイツチング動作が可能な電力スイツチング半導
体装置を提供することにある。
低く、比較的低いスイツチング周波数で作動した
時のスイツチング損失が低く、また比較的高速で
スイツチング動作が可能な電力スイツチング半導
体装置を提供することにある。
本発明の更に他の目的は、簡単に同時に製造す
ることができる２つの相異なる半導体素子構造を
含む集積化された電力スイツチング半導体装置を
提供することにある。
ることができる２つの相異なる半導体素子構造を
含む集積化された電力スイツチング半導体装置を
提供することにある。
本発明の一態様によれば、電力スイツチング半
導体装置は、単一の半導体装置内に集積化された
IGT構造およびMOSFET構造（または、より一
般的にはIGFET構造）を有している。装置の
IGTおよびMOSFET部分はそれぞれゲート構造
を含み、このハイブリツド装置はIGTゲートと
MOSFETゲートの間に接続された抵抗要素を含
んでいる。単一の装置ゲート端子のみがIGTまた
はMOSFETゲートの近くに設けられている。他
のゲート端子に対しては抵抗要素を介して間接的
に電気的接続がなされている。
導体装置は、単一の半導体装置内に集積化された
IGT構造およびMOSFET構造（または、より一
般的にはIGFET構造）を有している。装置の
IGTおよびMOSFET部分はそれぞれゲート構造
を含み、このハイブリツド装置はIGTゲートと
MOSFETゲートの間に接続された抵抗要素を含
んでいる。単一の装置ゲート端子のみがIGTまた
はMOSFETゲートの近くに設けられている。他
のゲート端子に対しては抵抗要素を介して間接的
に電気的接続がなされている。
本発明によれば、装置ゲート端子がIGTのゲー
トまたはMOSFETのゲートのいずれかにより近
く接続されているかによつて２つの相異なる形式
の電力スイツチング機能が達成される。いずれの
場合においても、唯一のゲート信号を供給するこ
とが必要なだけであり、２つの素子の特性が好適
に組み合わせられている。
トまたはMOSFETのゲートのいずれかにより近
く接続されているかによつて２つの相異なる形式
の電力スイツチング機能が達成される。いずれの
場合においても、唯一のゲート信号を供給するこ
とが必要なだけであり、２つの素子の特性が好適
に組み合わせられている。
電力用MOSFETに関する製造技術として開発
されたポリシリコンのゲート電極構造を使用する
のが好ましい。IGT用のポリシリコンの絶縁ゲー
ト電極構造およびMOSFET用のポリシリコンの
絶縁ゲート電極構造は同時に製造され、同一平面
上にある。抵抗要素は好適形態においては２つの
ポリシリコンの絶縁ゲート電極構造を連結するポ
リシリコンからなるブリツジで構成され、ゲート
電極構造と同時に製造される。
されたポリシリコンのゲート電極構造を使用する
のが好ましい。IGT用のポリシリコンの絶縁ゲー
ト電極構造およびMOSFET用のポリシリコンの
絶縁ゲート電極構造は同時に製造され、同一平面
上にある。抵抗要素は好適形態においては２つの
ポリシリコンの絶縁ゲート電極構造を連結するポ
リシリコンからなるブリツジで構成され、ゲート
電極構造と同時に製造される。
第１の特定の実施例においては、装置ゲート電
極は直接IGTのゲートに接続され、MOSFETの
ゲートに対する電極の接続は抵抗要素を介して間
接的に行われている。このように構成された装置
は定常状態およびスイツチング時における損失が
比較的低い。典型的な使用例はモータ駆動回路に
おけるものであり、この回路は一般的に比較的低
いスイツチング周波数、すなわち20KHzを越えな
い周波数で作動される。特に、ゲート信号が発生
すると、まずIGTが導通し始め、IGTの比較的高
いdi／dtおよび速いターンオン特性が利用され
る。従つて、ターンオン・スイツチング時におけ
る損失は比較的低い。MOSFETゲート電極容量
と組み合わさるMOSFETと直列の抵抗要素によ
り、MOSFETはIGTの後にターンオンする。装
置全体がオンになると、IGTの優れた順方向電流
導電性により定常状態の損失は低い。
極は直接IGTのゲートに接続され、MOSFETの
ゲートに対する電極の接続は抵抗要素を介して間
接的に行われている。このように構成された装置
は定常状態およびスイツチング時における損失が
比較的低い。典型的な使用例はモータ駆動回路に
おけるものであり、この回路は一般的に比較的低
いスイツチング周波数、すなわち20KHzを越えな
い周波数で作動される。特に、ゲート信号が発生
すると、まずIGTが導通し始め、IGTの比較的高
いdi／dtおよび速いターンオン特性が利用され
る。従つて、ターンオン・スイツチング時におけ
る損失は比較的低い。MOSFETゲート電極容量
と組み合わさるMOSFETと直列の抵抗要素によ
り、MOSFETはIGTの後にターンオンする。装
置全体がオンになると、IGTの優れた順方向電流
導電性により定常状態の損失は低い。
ゲート信号が取り除かれたとき、再びIGTはス
イツチする最初の素子となり、最初にターンオフ
する。しかしながら、IGTの「電流尾引き状態」
の間、装置のIGFET部分はオン状態に留まつて
いて、装置全体にかかつている電圧を低く維持
し、装置の電力消費を最少にする。その後、装置
全体が高電圧および高電流を同時に受けないよう
になると、IGFETは最低のスイツチング損失で
ターンオフする。
イツチする最初の素子となり、最初にターンオフ
する。しかしながら、IGTの「電流尾引き状態」
の間、装置のIGFET部分はオン状態に留まつて
いて、装置全体にかかつている電圧を低く維持
し、装置の電力消費を最少にする。その後、装置
全体が高電圧および高電流を同時に受けないよう
になると、IGFETは最低のスイツチング損失で
ターンオフする。
第２の特定の実施例においては、装置ゲート端
子は直接的にMOSFETのゲート電極に接続さ
れ、IGTのゲート電極に対する電気的接続は抵抗
要素を介して間接的に行われる。この構造は高速
スイツチング能力を維持しながら、スイツチング
周波数が低い場合の電力損失を低くする。例え
ば、ガス放電灯を作動するための一つの特定の回
路においては、ランプは最初120Hzのスイツチン
グ周波数で起動される。その後、ランプは定常動
作状態になつたとき、アーク・モードが開始さ
れ、100KHzでスイツチング動作が行われる。
子は直接的にMOSFETのゲート電極に接続さ
れ、IGTのゲート電極に対する電気的接続は抵抗
要素を介して間接的に行われる。この構造は高速
スイツチング能力を維持しながら、スイツチング
周波数が低い場合の電力損失を低くする。例え
ば、ガス放電灯を作動するための一つの特定の回
路においては、ランプは最初120Hzのスイツチン
グ周波数で起動される。その後、ランプは定常動
作状態になつたとき、アーク・モードが開始さ
れ、100KHzでスイツチング動作が行われる。
この第２の特定の実施例においては、低い動作
周波数において、各サイクル中にIGTゲート容量
を充電するのに充分な時間があり、したがつて直
列のゲート抵抗を介して駆動される場合でも各サ
イクル中にIGTを導通状態にゲート駆動するのに
十分な時間がある。MOSFETが最初に導通する
けれども、IGTの低い導通損失により全体の電力
損失は低く維持している。より高い周波数におい
ては、スイツチングはMOSFETによつてのみ行
われ、IGTは抵抗要素とIGTゲート容量により導
入されるRC遅延時間によつて導通を開始するに
は不十分な時間を持つ状態に置かれる。従つて、
MOSFETによる高速スイツチングがIGTからの
干渉もなく行われる。
周波数において、各サイクル中にIGTゲート容量
を充電するのに充分な時間があり、したがつて直
列のゲート抵抗を介して駆動される場合でも各サ
イクル中にIGTを導通状態にゲート駆動するのに
十分な時間がある。MOSFETが最初に導通する
けれども、IGTの低い導通損失により全体の電力
損失は低く維持している。より高い周波数におい
ては、スイツチングはMOSFETによつてのみ行
われ、IGTは抵抗要素とIGTゲート容量により導
入されるRC遅延時間によつて導通を開始するに
は不十分な時間を持つ状態に置かれる。従つて、
MOSFETによる高速スイツチングがIGTからの
干渉もなく行われる。
これらの２つの特定の実施例は、全体の構成に
おいて全く類似しており、ゲート接触部の位置が
異なつているのみである。いずれの実施例におい
ても、装置は一対の装置主端子を有している。
IGT構造は更に装置主端子に接続されたコレクタ
および端子領域を含んでいる。IGTゲートはコレ
クタおよびエミツタ端子領域間の導通状態を制御
する。IGFET構造は更に装置主端子に接続され
たドレインおよびソース端子領域を含んでいる。
IGFETゲートはドレインおよびソース端子領域
間の導通状態を制御する。
おいて全く類似しており、ゲート接触部の位置が
異なつているのみである。いずれの実施例におい
ても、装置は一対の装置主端子を有している。
IGT構造は更に装置主端子に接続されたコレクタ
および端子領域を含んでいる。IGTゲートはコレ
クタおよびエミツタ端子領域間の導通状態を制御
する。IGFET構造は更に装置主端子に接続され
たドレインおよびソース端子領域を含んでいる。
IGFETゲートはドレインおよびソース端子領域
間の導通状態を制御する。
IGTおよびIGFETの両構造を同じ半導体本体
内および同じ能動素子領域内に設けるために、
1983年２月４日に出願された米国特許出願第
464161号に開示されている技術を使用してもよ
い。ここに開示されている一つの特定の技術にお
いては、Ｎ＋導電型の埋込み層が装置のIGFET
部分にのみ含まれており、バイポーラ動作を防止
するように作用し、これによりIGFETの特性を
維持している。
内および同じ能動素子領域内に設けるために、
1983年２月４日に出願された米国特許出願第
464161号に開示されている技術を使用してもよ
い。ここに開示されている一つの特定の技術にお
いては、Ｎ＋導電型の埋込み層が装置のIGFET
部分にのみ含まれており、バイポーラ動作を防止
するように作用し、これによりIGFETの特性を
維持している。
本発明においては、集積化電力スイツチング半
導体装置はIGT部分およびIGFET部分を含む半
導体材料からなる本体を有する。この本体は向い
合う第１および第２の（例えば、下部および上部
の）主表面を持つ。本体は、IGT部分および
IGFET部分の両者に共通な導電型の第１のベー
ス層、例えば（Ｎ導電型に低濃度にドープされ
た）Ｎ−ベースを含む。また、本体はIGTおよび
IGFET部分の両者に共通な第１の主端子領域を
有し、これは装置の第１の主表面まで延在し、そ
こでコレクタ電極金属部に接触している。
導体装置はIGT部分およびIGFET部分を含む半
導体材料からなる本体を有する。この本体は向い
合う第１および第２の（例えば、下部および上部
の）主表面を持つ。本体は、IGT部分および
IGFET部分の両者に共通な導電型の第１のベー
ス層、例えば（Ｎ導電型に低濃度にドープされ
た）Ｎ−ベースを含む。また、本体はIGTおよび
IGFET部分の両者に共通な第１の主端子領域を
有し、これは装置の第１の主表面まで延在し、そ
こでコレクタ電極金属部に接触している。
第１の主端子領域の少なくとも一部分はＰ＋
IGTコレクタとして作用するように反対の導電型
に高濃度にドープされ、IGT部分内の第１のＮ−
ベース層とともにPN接合を形成する。第１のベ
ース層および第１の主端子領域はまたIGFET部
分内のバイポーラ導通を防止するための構造を含
んでいる。第１の主端子領域の全体はＰ＋導電型
であることが好ましく、IGFET部分内のバイポ
ーラ導通を防止するために第１のベース層および
第１の主端子領域間に一導電型に高濃度にドープ
された埋込み層、例えばＮ＋領域が設けられる。
このＮ＋埋込み層は装置のIGFET部分内にのみ
含まれる。
IGTコレクタとして作用するように反対の導電型
に高濃度にドープされ、IGT部分内の第１のＮ−
ベース層とともにPN接合を形成する。第１のベ
ース層および第１の主端子領域はまたIGFET部
分内のバイポーラ導通を防止するための構造を含
んでいる。第１の主端子領域の全体はＰ＋導電型
であることが好ましく、IGFET部分内のバイポ
ーラ導通を防止するために第１のベース層および
第１の主端子領域間に一導電型に高濃度にドープ
された埋込み層、例えばＮ＋領域が設けられる。
このＮ＋埋込み層は装置のIGFET部分内にのみ
含まれる。
また、半導体本体内には、第１のベース層に隣
接する少なくとも２つの部分を持つ反対の導電型
の第２のベース領域、例えばＰ領域が含まれてい
る。Ｐベース領域の一方の部分は装置のIGT部分
内に含まれ、Ｐベース領域の他方の部分は装置の
IGFET部分内に含まれている。
接する少なくとも２つの部分を持つ反対の導電型
の第２のベース領域、例えばＰ領域が含まれてい
る。Ｐベース領域の一方の部分は装置のIGT部分
内に含まれ、Ｐベース領域の他方の部分は装置の
IGFET部分内に含まれている。
半導体本体はまた、第２の主端子領域内に一導
電型の第１および第２の部分、例えばＮ＋のIGT
エミツタ領域およびＮ＋のIGFETソース領域を
含む。Ｎ＋のIGTエミツタ領域は、第２のベース
領域の前記一方の部分に隣接して装置のIGT部分
内に含まれ、Ｎ＋のIGFETソース領域は第２の
ベース領域の前記他方の部分に隣接して装置の
IGFET部分内に含まれている。
電型の第１および第２の部分、例えばＮ＋のIGT
エミツタ領域およびＮ＋のIGFETソース領域を
含む。Ｎ＋のIGTエミツタ領域は、第２のベース
領域の前記一方の部分に隣接して装置のIGT部分
内に含まれ、Ｎ＋のIGFETソース領域は第２の
ベース領域の前記他方の部分に隣接して装置の
IGFET部分内に含まれている。
装置の導通状態を支持するために、IGTおよび
IGFETチヤンネル部がある。更に詳しくいうと、
IGTチヤンネル部は第２のベース領域のIGT部分
内に含まれ、半導体本体の表面から第２のベース
領域の中まで伸びている。Ｎ＋のIGTエミツタ領
域とＮ−の第１のベース領域とは隔たつていて、
両者間にIGTチヤンネル部の距離が定められてい
る。
IGFETチヤンネル部がある。更に詳しくいうと、
IGTチヤンネル部は第２のベース領域のIGT部分
内に含まれ、半導体本体の表面から第２のベース
領域の中まで伸びている。Ｎ＋のIGTエミツタ領
域とＮ−の第１のベース領域とは隔たつていて、
両者間にIGTチヤンネル部の距離が定められてい
る。
同様にして、IGFETチヤンネル部は第２のベ
ース領域のIGFET部分内に含まれ、半導体本体
の表面から第２のベース領域の中まで伸びてい
る。Ｎ−のIGFETソース領域とＮ−の第１ベー
ス層とは隔たつていて、両者間に第２のチヤンネ
ル部の距離が定められている。
ース領域のIGFET部分内に含まれ、半導体本体
の表面から第２のベース領域の中まで伸びてい
る。Ｎ−のIGFETソース領域とＮ−の第１ベー
ス層とは隔たつていて、両者間に第２のチヤンネ
ル部の距離が定められている。
ポリシリコンからなるようなIGTおよび
IGFET絶縁ゲート電極がそれぞれIGTおよび
IGFETチヤンネル部の上方に配設されており、
ゲート電圧がゲート電極に印加されると、第２の
主端子領域のIGTエミツタ部分およびIGFETソ
ース部分とＮ−の第１のベース層のそれぞれの部
分との間に伸びる一導電型の導通チヤンネルがそ
れぞれのチヤンネル部に誘起される。
IGFET絶縁ゲート電極がそれぞれIGTおよび
IGFETチヤンネル部の上方に配設されており、
ゲート電圧がゲート電極に印加されると、第２の
主端子領域のIGTエミツタ部分およびIGFETソ
ース部分とＮ−の第１のベース層のそれぞれの部
分との間に伸びる一導電型の導通チヤンネルがそ
れぞれのチヤンネル部に誘起される。
最後に、２つのポリシリコンのゲート電極を連
結するポリシリコンのブリツジで構成された抵抗
要素がゲート電極と同時に形成されることが好ま
しい。装置ゲート端子はポリシリコンのゲート電
極の一方に直接接続され、他方のポリシリコンの
ゲート電極には抵抗要素を介して間接的に接続さ
れる。
結するポリシリコンのブリツジで構成された抵抗
要素がゲート電極と同時に形成されることが好ま
しい。装置ゲート端子はポリシリコンのゲート電
極の一方に直接接続され、他方のポリシリコンの
ゲート電極には抵抗要素を介して間接的に接続さ
れる。
本発明の新規な特徴は特許請求の範囲に具体的
に記載されているが、本発明はその構成および内
容に関して添付図面に関連した次の詳細な説明か
ら一層よく理解されるであろう。
に記載されているが、本発明はその構成および内
容に関して添付図面に関連した次の詳細な説明か
ら一層よく理解されるであろう。
好適実施例の詳細な説明
まず、第１図を参照すると、符号１０で全体的
に示す集積化電力スイツチング半導体装置が図式
的に示されている。装置１０は、一例として二重
拡散された金属−酸化物−半導体（DMOS）技
術によつて製造された垂直型チヤンネル装置とし
て示されている。しかしながら、例えば「Ｖ」溝
型MOS（VMOS）技術を使用して他の形式の装
置を製造できることは理解されることであろう。
DMOSおよびVMOS構造は、S.M.SZeの著書
「Physics of Semiconductor Devices」第２版
（New YorkのJohn Wiley＆Sone社発行、
1981）、489−490ページおよび494−495ページ、
並びに上述した米国特許第4072975号および米国
特許第4145703号に詳しく記載されている。
に示す集積化電力スイツチング半導体装置が図式
的に示されている。装置１０は、一例として二重
拡散された金属−酸化物−半導体（DMOS）技
術によつて製造された垂直型チヤンネル装置とし
て示されている。しかしながら、例えば「Ｖ」溝
型MOS（VMOS）技術を使用して他の形式の装
置を製造できることは理解されることであろう。
DMOSおよびVMOS構造は、S.M.SZeの著書
「Physics of Semiconductor Devices」第２版
（New YorkのJohn Wiley＆Sone社発行、
1981）、489−490ページおよび494−495ページ、
並びに上述した米国特許第4072975号および米国
特許第4145703号に詳しく記載されている。
装置１０は、同じ半導体チツプ上にIGT部分１
２およびMOSFET部分１４を含む。MOSFET
部分１４はより一般的にはIGFET部分と呼ぶこ
とができる。第１図には特定の構造の装置１０が
示されているのみであるが、種々の環状リング構
造および種々の櫛の歯状形（インターデイジツト
形）構造のような種々の異なる素子構造を使用し
てもよい。
２およびMOSFET部分１４を含む。MOSFET
部分１４はより一般的にはIGFET部分と呼ぶこ
とができる。第１図には特定の構造の装置１０が
示されているのみであるが、種々の環状リング構
造および種々の櫛の歯状形（インターデイジツト
形）構造のような種々の異なる素子構造を使用し
てもよい。
構造的には、装置１０はシリコンのような半導
体材料からなる本体１６を有し、この本体は向い
合う下部および上部主表面（１８および２０）を
持つ。主表面１８および２０の間には別々のIGT
部分１２およびMOSFET部分１４を含む。
体材料からなる本体１６を有し、この本体は向い
合う下部および上部主表面（１８および２０）を
持つ。主表面１８および２０の間には別々のIGT
部分１２およびMOSFET部分１４を含む。
本体１６はIGT部分１２およびMOSFET部分
１４の両方に共通な導電型の第１のベース層２
２、例えばＮ−ベース層を含む。本体１６は更に
IGT部分１２およびMOSFET部分１４の両方に
共通な第１の主端子領域２８を含む。この第１の
主端子領域２８は反対の導電型に高濃度にドープ
されている（Ｐ＋）。主端子領域２８は下部主表
面１８まで伸び、２つの装置主端子の一方を構成
するアノード／ドレイン電極金属部３０とオーミ
ツクに接触している。
１４の両方に共通な導電型の第１のベース層２
２、例えばＮ−ベース層を含む。本体１６は更に
IGT部分１２およびMOSFET部分１４の両方に
共通な第１の主端子領域２８を含む。この第１の
主端子領域２８は反対の導電型に高濃度にドープ
されている（Ｐ＋）。主端子領域２８は下部主表
面１８まで伸び、２つの装置主端子の一方を構成
するアノード／ドレイン電極金属部３０とオーミ
ツクに接触している。
IGT部分１２内においては、Ｐ＋主端子領域２
８は界面３２でＮ−ベース層２２に隣接し、主端
子領域層２８の部分３４はIGTのコレクタを構成
する。装置のIGT部分１２の順方向導通の間、正
孔がＰ＋コレクタ領域部分３４からＮ−ベース層
２２に注入される。バイポーラ導通モードにおい
て、これらの正孔はＮ−ベース層内で電子と再結
合する。
８は界面３２でＮ−ベース層２２に隣接し、主端
子領域層２８の部分３４はIGTのコレクタを構成
する。装置のIGT部分１２の順方向導通の間、正
孔がＰ＋コレクタ領域部分３４からＮ−ベース層
２２に注入される。バイポーラ導通モードにおい
て、これらの正孔はＮ−ベース層内で電子と再結
合する。
装置のMOSFET部分１４内の第１のベース層
２２の領域においてバイポーラ導通を防止するた
めに、Ｐ＋の第１の主端子領域２８はMOSFET
部分１４内においてはＮ−ベース層２２に隣接し
ていない。それどころか、一導電型の高濃度にド
ープされた（Ｎ＋）埋込み層３６が本体１６の
MOSFET部分１４内のＮ−ベース層２２および
Ｐ＋主端子領域２８の間に設けられている。装置
の動作の際、Ｎ＋埋込み層３６はMOSFET部分
１４内においてＰ＋主端子領域２８からＮ−ベー
ス層２２への正孔の注入を防止し、これによつて
Ｎ−ベース層２２のこの部分内に過剰電荷キヤリ
アが蓄積するのを防止し、その特性をMOSFET
のＮ−ドリフト領域として維持している。この技
術およびその代りの技術が上述した米国特許出願
第464161号により詳細に記載されている。
２２の領域においてバイポーラ導通を防止するた
めに、Ｐ＋の第１の主端子領域２８はMOSFET
部分１４内においてはＮ−ベース層２２に隣接し
ていない。それどころか、一導電型の高濃度にド
ープされた（Ｎ＋）埋込み層３６が本体１６の
MOSFET部分１４内のＮ−ベース層２２および
Ｐ＋主端子領域２８の間に設けられている。装置
の動作の際、Ｎ＋埋込み層３６はMOSFET部分
１４内においてＰ＋主端子領域２８からＮ−ベー
ス層２２への正孔の注入を防止し、これによつて
Ｎ−ベース層２２のこの部分内に過剰電荷キヤリ
アが蓄積するのを防止し、その特性をMOSFET
のＮ−ドリフト領域として維持している。この技
術およびその代りの技術が上述した米国特許出願
第464161号により詳細に記載されている。
Ｐ＋主端子領域２８およびＮ＋埋込み層３６の
両方は高濃度にドープされているので、それらの
界面３８におけるPN接合は実質的にトンネル接
合であり、このトンネル接合を介して従来周知で
あるトンネル機構により導通が容易に行われる。
従つて、この接続は実質的にオーミツクである。
両方は高濃度にドープされているので、それらの
界面３８におけるPN接合は実質的にトンネル接
合であり、このトンネル接合を介して従来周知で
あるトンネル機構により導通が容易に行われる。
従つて、この接続は実質的にオーミツクである。
埋込み層３６は従来の技術を使用して形成する
ことができる。例えば、典型的な製造処理はＰ＋
主端子領域２８を基板として用いる。適当な不純
物、すなわちドーパント原子を適当なマスク（図
示せず）を介して導入し、埋込み層３６の位置を
定める。その後、マスクを取り除き、Ｎ−ベース
層２２をＰ＋基板２８上にエピタキシヤル成長さ
せる。埋込み層３６は、位相エピタキシヤル成長
および次に続く処理工程の間の拡散によりＮ−ベ
ース層２２の中までわずかに伸びる。
ことができる。例えば、典型的な製造処理はＰ＋
主端子領域２８を基板として用いる。適当な不純
物、すなわちドーパント原子を適当なマスク（図
示せず）を介して導入し、埋込み層３６の位置を
定める。その後、マスクを取り除き、Ｎ−ベース
層２２をＰ＋基板２８上にエピタキシヤル成長さ
せる。埋込み層３６は、位相エピタキシヤル成長
および次に続く処理工程の間の拡散によりＮ−ベ
ース層２２の中までわずかに伸びる。
特に図示されていないけれども、装置の
MOSFET部分１４内のバイポーラ導通を防止す
るためにＮ＋埋込み層３６を形成する代りに、基
板２８は、上述した米国特許出願第464161号に詳
細に開示されている技術を使用して、装置のIGT
部分１２内のＰ＋コレクタ領域３４とMOSFET
部分１４内のＮ＋ドレイン領域とに分割してもよ
い。これにより装置のMOSFET部分１４内にお
けるバイポーラ導通は防止される。上記の代りの
装置構造の製造には装置の上部および下部主表面
の両方から拡散領域を形成することが必要とな
る。
MOSFET部分１４内のバイポーラ導通を防止す
るためにＮ＋埋込み層３６を形成する代りに、基
板２８は、上述した米国特許出願第464161号に詳
細に開示されている技術を使用して、装置のIGT
部分１２内のＰ＋コレクタ領域３４とMOSFET
部分１４内のＮ＋ドレイン領域とに分割してもよ
い。これにより装置のMOSFET部分１４内にお
けるバイポーラ導通は防止される。上記の代りの
装置構造の製造には装置の上部および下部主表面
の両方から拡散領域を形成することが必要とな
る。
概略的に説明すると、装置１０の残りの上部構
造は、全体的に符号４０で示すIGTエミツタ／ゲ
ート上部構造、全体的に符号４２で示す
MOSFET上部構造、および全体的にRGで示す
IGTおよびMOSFETゲート間を電気的に相互接
続するポリシリコンの抵抗要素を有する。IGTの
上部構造４０およびMOSFET上部構造４２にお
いて、セル（すなわち、繰返し構造）４０′およ
び４２′が典型的には装置１０のそれぞれの部分
１２および１４内にいくつも繰返して設けられる
が、説明を簡単にするため、数を減らして示され
ている。IGT上部構造４０は実質的にMOSFET
上部構造４２と同じであり、この２つの構造４０
および４２は全くに同じ製造技術を使用して同時
に製造することができる。更に、抵抗要素RGは
ポリシリコンのゲート電極と構造的に類似してい
るので、ゲート電極と同時に製造することができ
る。
造は、全体的に符号４０で示すIGTエミツタ／ゲ
ート上部構造、全体的に符号４２で示す
MOSFET上部構造、および全体的にRGで示す
IGTおよびMOSFETゲート間を電気的に相互接
続するポリシリコンの抵抗要素を有する。IGTの
上部構造４０およびMOSFET上部構造４２にお
いて、セル（すなわち、繰返し構造）４０′およ
び４２′が典型的には装置１０のそれぞれの部分
１２および１４内にいくつも繰返して設けられる
が、説明を簡単にするため、数を減らして示され
ている。IGT上部構造４０は実質的にMOSFET
上部構造４２と同じであり、この２つの構造４０
および４２は全くに同じ製造技術を使用して同時
に製造することができる。更に、抵抗要素RGは
ポリシリコンのゲート電極と構造的に類似してい
るので、ゲート電極と同時に製造することができ
る。
更に詳しく説明すると、装置１０は更に反対導
電型（Ｐ）の第２のベース領域４５を含む。図示
の構造においては、Ｐベース領域４５は部分４６
および４８を有し、部分４６はIGT上部構造４０
の一部であり、部分４８はMOSFET上部構造４
２の一部である。Ｐベース部分４６および４８は
Ｎ−ベース層２２に隣接している。図示の構造に
おいては、Ｐベース領域４５の部分４６および４
８はそれぞれ装置のIGTおよびMOSFET部分内
に含まれる個々の島状Ｐベース領域を構成してい
るが、他の構造を使用してもよいことは理解され
ることであろう。
電型（Ｐ）の第２のベース領域４５を含む。図示
の構造においては、Ｐベース領域４５は部分４６
および４８を有し、部分４６はIGT上部構造４０
の一部であり、部分４８はMOSFET上部構造４
２の一部である。Ｐベース部分４６および４８は
Ｎ−ベース層２２に隣接している。図示の構造に
おいては、Ｐベース領域４５の部分４６および４
８はそれぞれ装置のIGTおよびMOSFET部分内
に含まれる個々の島状Ｐベース領域を構成してい
るが、他の構造を使用してもよいことは理解され
ることであろう。
装置１０内にあつて、上部構造４０および４２
のそれぞれの第２の主端子領域を構成する部分は
一導電型（Ｎ＋）の第１の部分５０および第２の
部分５２、具体的にいうとエミツタ領域５０およ
び高濃度にドープされたＮ＋MOSFETソース領
域５２である。また、本体１６内には第１のチヤ
ンネル部５４および第２のチヤンネル部５６が含
まれており、これらはＰベース部分４６および４
８内の領域であり、この領域は装置１０にゲート
電圧が印加されると、多数キヤリア（正孔）が選
択的に空乏状態になり、Ｎ導電型反転領域が形成
される。
のそれぞれの第２の主端子領域を構成する部分は
一導電型（Ｎ＋）の第１の部分５０および第２の
部分５２、具体的にいうとエミツタ領域５０およ
び高濃度にドープされたＮ＋MOSFETソース領
域５２である。また、本体１６内には第１のチヤ
ンネル部５４および第２のチヤンネル部５６が含
まれており、これらはＰベース部分４６および４
８内の領域であり、この領域は装置１０にゲート
電圧が印加されると、多数キヤリア（正孔）が選
択的に空乏状態になり、Ｎ導電型反転領域が形成
される。
第１のチヤンネル部５４はIGTの制御可能な導
通チヤンネルを構成し、これは本体１６の第２の
（すなわち上部）主表面２０からＰベース部分４
６の中まで伸びている。IGTのエミツタ領域５０
およびＮ−ベース層２２は互いから隔たつて配設
されていて、両者間に第１のチヤンネル部５４の
距離（範囲）を定める。
通チヤンネルを構成し、これは本体１６の第２の
（すなわち上部）主表面２０からＰベース部分４
６の中まで伸びている。IGTのエミツタ領域５０
およびＮ−ベース層２２は互いから隔たつて配設
されていて、両者間に第１のチヤンネル部５４の
距離（範囲）を定める。
第２のチヤンネル部５６は実質的に第１のチヤ
ンネル部５４と同一であり、MOSFETの制御可
能な導通チヤンネルを構成する。チヤンネル部５
６は本体１６の第２の（すなわち上部）主表面２
０からＰベース部分４８の中まで伸びている。Ｎ
＋ソース領域５２およびＮ−ベース層２２は互か
ら隔たつて配設されていて、両者間に第２のチヤ
ンネル部５６の距離を定める。
ンネル部５４と同一であり、MOSFETの制御可
能な導通チヤンネルを構成する。チヤンネル部５
６は本体１６の第２の（すなわち上部）主表面２
０からＰベース部分４８の中まで伸びている。Ｎ
＋ソース領域５２およびＮ−ベース層２２は互か
ら隔たつて配設されていて、両者間に第２のチヤ
ンネル部５６の距離を定める。
第１図の装置１０においては、半導体本体１６
の第２の（すなわち上部）主表面２０は平坦であ
るけれども、VMOS形式の装置におけるように
種々の変更が可能であることは理解されることで
あろう。
の第２の（すなわち上部）主表面２０は平坦であ
るけれども、VMOS形式の装置におけるように
種々の変更が可能であることは理解されることで
あろう。
上部構造４０のIGT絶縁ゲート電極７０はチヤ
ンネル部５４の上方に配設され、ソース／ゲート
上部構造４２のMOSFET絶縁ゲート電極７２は
チヤンネル部５６の上方に配設されている。ゲー
ト電極７０および７２は、それぞれ下側に（かつ
取り囲むように）配設されているゲート絶縁層７
４および７５によつて半導体本体１６から絶縁さ
れており、ゲート絶縁層７４および７５は例えば
二酸化シリコンまたは窒化シリコンで構成され
る。ゲート電極７０および７２は、従来周知であ
るように、いずれかの導電型に高濃度にドープさ
れた多結晶シリコンで構成することが好ましく、
ゲート電圧が印加されたとき、反転プロセスによ
りそれぞれのＮ＋主端子領域（Ｎ＋エミツタ領域
５０またはＮ＋ソース領域５２）とＮ−ベース層
２２との間に伸びるそれぞれのチヤンネル部５４
または５６内にＮ導電型の導通チヤンネルを誘起
するように構成されている。
ンネル部５４の上方に配設され、ソース／ゲート
上部構造４２のMOSFET絶縁ゲート電極７２は
チヤンネル部５６の上方に配設されている。ゲー
ト電極７０および７２は、それぞれ下側に（かつ
取り囲むように）配設されているゲート絶縁層７
４および７５によつて半導体本体１６から絶縁さ
れており、ゲート絶縁層７４および７５は例えば
二酸化シリコンまたは窒化シリコンで構成され
る。ゲート電極７０および７２は、従来周知であ
るように、いずれかの導電型に高濃度にドープさ
れた多結晶シリコンで構成することが好ましく、
ゲート電圧が印加されたとき、反転プロセスによ
りそれぞれのＮ＋主端子領域（Ｎ＋エミツタ領域
５０またはＮ＋ソース領域５２）とＮ−ベース層
２２との間に伸びるそれぞれのチヤンネル部５４
または５６内にＮ導電型の導通チヤンネルを誘起
するように構成されている。
ポリシリコンのゲート電極７０および７２は絶
縁層内の適当な接触窓を介してそれぞれゲート電
極端子、すなわち導電パツドG1およびG2（図式的
に示されている）に接続される。しかしながら、
動作のためにはゲート電極端子G1またはG2の一
方のみ、すなわち抵抗要素RGが存在するために
装置のIGT部分１２内のゲート電極端子G1また
は装置のMOSFET部分１４内のゲート電極端子
G2のいずれかのみが作動されることが好ましい
のである。
縁層内の適当な接触窓を介してそれぞれゲート電
極端子、すなわち導電パツドG1およびG2（図式的
に示されている）に接続される。しかしながら、
動作のためにはゲート電極端子G1またはG2の一
方のみ、すなわち抵抗要素RGが存在するために
装置のIGT部分１２内のゲート電極端子G1また
は装置のMOSFET部分１４内のゲート電極端子
G2のいずれかのみが作動されることが好ましい
のである。
抵抗要素RGはポリシリコンのゲート電極７０
および７２を連結するポリシリコンからなるブリ
ツジで構成するのが好ましい。本技術分野に専門
知識を有する者によつて明らかであるように、ゲ
ート電極容量が電極７０および７２の各々に関連
して存在する。例えば、ゲート電極７０のゲート
電極容量（図示せず）は、ゲート電極７０、ゲー
ト絶縁層７４およびＮ＋エミツタ領域５０からな
る導体−絶縁物−半導体構造によつて形成され
る。これらのゲート電極容量は抵抗RGと組み合
わさつてRCタイミング回路網を構成する。これ
らのタイミング回路網は、後で第３図乃至第６図
を参照して説明するように、本発明の動作におい
て重要な役割を果たす。
および７２を連結するポリシリコンからなるブリ
ツジで構成するのが好ましい。本技術分野に専門
知識を有する者によつて明らかであるように、ゲ
ート電極容量が電極７０および７２の各々に関連
して存在する。例えば、ゲート電極７０のゲート
電極容量（図示せず）は、ゲート電極７０、ゲー
ト絶縁層７４およびＮ＋エミツタ領域５０からな
る導体−絶縁物−半導体構造によつて形成され
る。これらのゲート電極容量は抵抗RGと組み合
わさつてRCタイミング回路網を構成する。これ
らのタイミング回路網は、後で第３図乃至第６図
を参照して説明するように、本発明の動作におい
て重要な役割を果たす。
装置１０に第２の端子電極を設けるために、上
部に電極金属部８０が形成され、これは絶縁層で
囲まれたポリシリコンのゲート電極７０および７
２の上に配設されると共にＮ＋エミツタ領域５０
およびＮ＋ソース領域５２とオーミツク接触する
ように配設されている。金属部８０は適当にパタ
ーン形成された単一層のアルミニユムで構成する
のが好ましい。
部に電極金属部８０が形成され、これは絶縁層で
囲まれたポリシリコンのゲート電極７０および７
２の上に配設されると共にＮ＋エミツタ領域５０
およびＮ＋ソース領域５２とオーミツク接触する
ように配設されている。金属部８０は適当にパタ
ーン形成された単一層のアルミニユムで構成する
のが好ましい。
IGTのＮ＋カソード／Ｐベース短絡部および電
力用MOSFETのＮ＋ソース／Ｐベース短絡部に
関する従来の必要条件と矛盾することなく、第２
のベース領域の部分４６および４８に短絡延長部
８２および８４がそれぞれ設けられて、装置のエ
ミツタ／ソース電極金属部８０とオーミツク接触
する。Ｐ＋導電型の共通ガード・リング８８が装
置の第２の主表面２０においてIGT部分１２およ
びMOSFET部分１４の両方のまわりを取り囲ん
でいる。
力用MOSFETのＮ＋ソース／Ｐベース短絡部に
関する従来の必要条件と矛盾することなく、第２
のベース領域の部分４６および４８に短絡延長部
８２および８４がそれぞれ設けられて、装置のエ
ミツタ／ソース電極金属部８０とオーミツク接触
する。Ｐ＋導電型の共通ガード・リング８８が装
置の第２の主表面２０においてIGT部分１２およ
びMOSFET部分１４の両方のまわりを取り囲ん
でいる。
第２図は、第１図の装置の等価電気回路図であ
る。第２図において、装置の２つの主端子、すな
わちＣ／Ｄで示すコレクタ／ドレイン端子および
Ｅ／Ｓで示すエミツタ／ソース端子はそれぞれ素
子の下部の電極金属部１８および上部の電極金属
部８０に接続される。例示のために２つのゲート
電極端子G1およびG2が示されているが、実際に
は一方の端子のみが装置全体の所望の特性に従つ
て作動される。IGTゲート電極７０に直接に接続
された端子G1が作動されるかまたはMOSFETゲ
ート電極７２に直接接続された端子G2が作動さ
れるかによつて異なる装置特性を実現することが
できる。
る。第２図において、装置の２つの主端子、すな
わちＣ／Ｄで示すコレクタ／ドレイン端子および
Ｅ／Ｓで示すエミツタ／ソース端子はそれぞれ素
子の下部の電極金属部１８および上部の電極金属
部８０に接続される。例示のために２つのゲート
電極端子G1およびG2が示されているが、実際に
は一方の端子のみが装置全体の所望の特性に従つ
て作動される。IGTゲート電極７０に直接に接続
された端子G1が作動されるかまたはMOSFETゲ
ート電極７２に直接接続された端子G2が作動さ
れるかによつて異なる装置特性を実現することが
できる。
上述したように、ゲート電極７０および７２の
各々に関連しているゲート電極容量が第２図にお
いては点線によりコンデンサ９０および９２とし
て示されている。これらの容量は抵抗RGと協働
してRCタイミング回路網を形成する。IGTゲー
ト電極７０に直接接続されたゲート端子G1が作
動されると、MOSFETゲート電極７２に対する
ゲート信号は抵抗RGおよびコンデンサ９２のRC
時間遅延作用により遅延させられる。逆に、
MOSFETゲート電極７２に直接接続されたゲー
ト電極端子G2が装置ゲート端子として使用され
た場合には、IGTゲート電極７０に対するゲート
信号はMOSFETゲート信号に対して遅延させら
れる。単なる一例として、ゲート電極容量９０お
よび９２の代表的な値は1000pfであり、抵抗RG
の代表的な値は5000オームである。
各々に関連しているゲート電極容量が第２図にお
いては点線によりコンデンサ９０および９２とし
て示されている。これらの容量は抵抗RGと協働
してRCタイミング回路網を形成する。IGTゲー
ト電極７０に直接接続されたゲート端子G1が作
動されると、MOSFETゲート電極７２に対する
ゲート信号は抵抗RGおよびコンデンサ９２のRC
時間遅延作用により遅延させられる。逆に、
MOSFETゲート電極７２に直接接続されたゲー
ト電極端子G2が装置ゲート端子として使用され
た場合には、IGTゲート電極７０に対するゲート
信号はMOSFETゲート信号に対して遅延させら
れる。単なる一例として、ゲート電極容量９０お
よび９２の代表的な値は1000pfであり、抵抗RG
の代表的な値は5000オームである。
第３図は、IGTゲート電極７０に直接接続され
たゲート端子G1のみが使用されている特定の場
合の等価電気回路図である。抵抗RGはMOSFET
ゲート電極７２に直列になつている。このように
して構成された装置は定常状態およびスイツチン
グ状態における損失が低く、モータ駆動回路に特
に有用である。
たゲート端子G1のみが使用されている特定の場
合の等価電気回路図である。抵抗RGはMOSFET
ゲート電極７２に直列になつている。このように
して構成された装置は定常状態およびスイツチン
グ状態における損失が低く、モータ駆動回路に特
に有用である。
第４図は、第３図の回路のスイツチング波形を
示しているものである。この装置に対しては単一
の低電圧低電流MOSゲート駆動信号のみが必要
とされる。第４図の上側の波形は時間に対するゲ
ート電圧を示しているものであり、IGTのゲート
電圧は、時刻t1およびt3において印加されるゲー
ト駆動信号に対して実質的に瞬時に変化するよう
に見え、急速にスイツチングしきい値電圧VTHを
横切つているのに対して、MOSFETのゲート電
極７２の電圧はRC時定数により比較的ゆつくり
と変化している。
示しているものである。この装置に対しては単一
の低電圧低電流MOSゲート駆動信号のみが必要
とされる。第４図の上側の波形は時間に対するゲ
ート電圧を示しているものであり、IGTのゲート
電圧は、時刻t1およびt3において印加されるゲー
ト駆動信号に対して実質的に瞬時に変化するよう
に見え、急速にスイツチングしきい値電圧VTHを
横切つているのに対して、MOSFETのゲート電
極７２の電圧はRC時定数により比較的ゆつくり
と変化している。
第４図で、時刻t0において装置はゲート信号が
印加されていて最初オン状態にあるものと仮定し
ている。その後、時刻t1においてゲート電圧（エ
ミツタ／ソース端子Ｅ／Ｓの電位）はゼロにされ
る。IGT構造１２（第１図）は（低い周波数が使
用された場合には）直ちに導通状態を停止する
が、MOSFET１４（第１図）はゲート・バイア
スがしきい値電圧VTH以下に下る時刻t2まで少な
くとも部分的に導通状態を続ける。期間（t2−
t1）の間、ターンオフの際のIGTの「電流尾引き
状態」が有利に生じることができ、その間
MOSFETが電流を分流して、IGTのスイツチン
グ損失が非常に低くなる。期間（t2−t1）の間、
装置１０の全体にかかつている電圧はMOSFET
がまだオン状態にあるので、低い値に維持されて
いる。その後MOSFETが時刻t2においてターン
オフするときには、生じるスイツチング損失は比
較的低くなる。
印加されていて最初オン状態にあるものと仮定し
ている。その後、時刻t1においてゲート電圧（エ
ミツタ／ソース端子Ｅ／Ｓの電位）はゼロにされ
る。IGT構造１２（第１図）は（低い周波数が使
用された場合には）直ちに導通状態を停止する
が、MOSFET１４（第１図）はゲート・バイア
スがしきい値電圧VTH以下に下る時刻t2まで少な
くとも部分的に導通状態を続ける。期間（t2−
t1）の間、ターンオフの際のIGTの「電流尾引き
状態」が有利に生じることができ、その間
MOSFETが電流を分流して、IGTのスイツチン
グ損失が非常に低くなる。期間（t2−t1）の間、
装置１０の全体にかかつている電圧はMOSFET
がまだオン状態にあるので、低い値に維持されて
いる。その後MOSFETが時刻t2においてターン
オフするときには、生じるスイツチング損失は比
較的低くなる。
この装置のターンオン動作の際は、時刻t3にお
いてIGTは急速にオン状態になり、MOSFETが
これに続く。IGTは本来高いdi／dtを処理するこ
とができ、また急速にターンオンすることができ
るので、ターンオン時のスイツチング損失はまた
低い。更に、IGTはバイポーラ接合トランジスタ
の電流密度の約５倍およびMOSFETの電流密度
の約20倍のような高電流密度で低い順方向降下で
導通するので、定常状態における導通損失は非常
に低い。
いてIGTは急速にオン状態になり、MOSFETが
これに続く。IGTは本来高いdi／dtを処理するこ
とができ、また急速にターンオンすることができ
るので、ターンオン時のスイツチング損失はまた
低い。更に、IGTはバイポーラ接合トランジスタ
の電流密度の約５倍およびMOSFETの電流密度
の約20倍のような高電流密度で低い順方向降下で
導通するので、定常状態における導通損失は非常
に低い。
第５図は、MOSFETに近い方にあるゲート端
子G2を使用した場合の等価電気回路図である。
これは、低い周波数でのスイツチングの際に電力
損失が比較的低く、しかも高い周波数においては
高速でスイツチングすることができるスイツチン
グ装置を構成している。これは、低い周波数
（120Hzのような周波数）および高い周波数
（100KHzのような周波数）の両方において電力ス
イツチング装置が効率よく動作しなければならな
いような回路や過去において伝統的に２つの別個
の装置が使用されていたような回路において重要
である。
子G2を使用した場合の等価電気回路図である。
これは、低い周波数でのスイツチングの際に電力
損失が比較的低く、しかも高い周波数においては
高速でスイツチングすることができるスイツチン
グ装置を構成している。これは、低い周波数
（120Hzのような周波数）および高い周波数
（100KHzのような周波数）の両方において電力ス
イツチング装置が効率よく動作しなければならな
いような回路や過去において伝統的に２つの別個
の装置が使用されていたような回路において重要
である。
第６図は、低い周波数および高い周波数におけ
る第５図の構成でのスイツチング波形を示してい
るものである。この構成においては、ゲート電圧
RGはMOSFETゲート電極７２に直接印加され、
IGTゲート電極７０にはゲート抵抗RGを介して
印加されている。低い周波数においては、IGTの
ゲート電圧がしきい値電圧VTH以上の値に増大す
るのに十分な時間がある。従つて、この動作モー
ドにおいてはMOSFETおよびIGTの両方共が動
作することができる。従つて、低い周波数におい
ては、IGTは期間（t2−t1）の間の定常状態にお
ける電力損失が低い。しかしながら、IGTが動作
しているので、時刻t3で示す電流尾引き状態を伴
つてIGTはゆつくりとターンオフする。このた
め、第５図に示す回路ではIGTを高い周波数でス
イツチングすることができず、IGTのゲート容量
を充電するRC時定数はIGTのゲート電圧がその
しきい値電圧VTH以上に上昇することを防止する
ように大きくなつている。この状態が第６図にお
いて期間（t5−t4）の間に示されている。従つ
て、高周波動作においては、IGTは導通状態にな
らないが、MOSFETはゲート信号に応答して必
要な高周波電力スイツチングを達成している。
る第５図の構成でのスイツチング波形を示してい
るものである。この構成においては、ゲート電圧
RGはMOSFETゲート電極７２に直接印加され、
IGTゲート電極７０にはゲート抵抗RGを介して
印加されている。低い周波数においては、IGTの
ゲート電圧がしきい値電圧VTH以上の値に増大す
るのに十分な時間がある。従つて、この動作モー
ドにおいてはMOSFETおよびIGTの両方共が動
作することができる。従つて、低い周波数におい
ては、IGTは期間（t2−t1）の間の定常状態にお
ける電力損失が低い。しかしながら、IGTが動作
しているので、時刻t3で示す電流尾引き状態を伴
つてIGTはゆつくりとターンオフする。このた
め、第５図に示す回路ではIGTを高い周波数でス
イツチングすることができず、IGTのゲート容量
を充電するRC時定数はIGTのゲート電圧がその
しきい値電圧VTH以上に上昇することを防止する
ように大きくなつている。この状態が第６図にお
いて期間（t5−t4）の間に示されている。従つ
て、高周波動作においては、IGTは導通状態にな
らないが、MOSFETはゲート信号に応答して必
要な高周波電力スイツチングを達成している。
以上、単一のゲート駆動端子を含む組合せの３
端子半導体電力スイツチング装置について説明し
た。この装置は定常状態における損失が低く、比
較的低いスイツチング周波数で作動した時のスイ
ツチング損失も低く、しかも比較高速でスイツチ
ングすることができる。この装置は簡単に同時に
製造することができる２つの相異なる半導体素子
構造を有している。
端子半導体電力スイツチング装置について説明し
た。この装置は定常状態における損失が低く、比
較的低いスイツチング周波数で作動した時のスイ
ツチング損失も低く、しかも比較高速でスイツチ
ングすることができる。この装置は簡単に同時に
製造することができる２つの相異なる半導体素子
構造を有している。
本発明の特定の実施例について図示し説明した
が、本技術分野に専門知識を有する者にとつては
多くの変更や変形が可能であることは勿論であ
る。従つて、特許請求の範囲は本発明の真の精神
および範囲内に入るこのようなすべての変更や変
形を含むものであることを理解されたい。
が、本技術分野に専門知識を有する者にとつては
多くの変更や変形が可能であることは勿論であ
る。従つて、特許請求の範囲は本発明の真の精神
および範囲内に入るこのようなすべての変更や変
形を含むものであることを理解されたい。
第１図は、本発明のよる集積化電力スイツチン
グ半導体装置の断面図である。第２図は、交代的
に用いられる装置ゲート端子接続部を示している
第１図の装置の等価電気回路図である。第３図
は、装置ゲート端子をIGTゲートに近い方に接続
した集積化電力スイツチング装置の第２図と同様
な等価電気回路図である。第４図は、集積化電力
スイツチング半導体装置の装置ゲート端子をIGT
ゲートに近い方に接続した場合の第３図の回路の
動作を例示する時間に対するスイツチング波形図
である。第５図は、装置ゲート端子をIGFETゲ
ートに近い方に接続した場合の集積化電力スイツ
チング装置の第２図と同様な等価電気回路図であ
る。第６図は、集積化電力スイツチング半導体装
置の装置ゲート端子をIGFETゲートに近い方に
接続した場合の第５図の回路の動作を例示する低
い周波数および高い周波数における時間に対する
スツチング波形図である。 １０…集積化電力スイツチング半導体装置、１
２…IGT部分、１４…MOSFET（IGFET）部分、
１６…半導体本体、１８…下部主表面、２０…上
部主表面、２２…第１のベース層、２８…第１の
主端子領域、３０…コレクタ／ドレイン電極金属
部、３４…Ｐ＋コレクタ領域部分、３６…埋込み
層、４０…IGT上部構造、４２…MOSFET上部
構造、４５…第２のベース領域、５０…エミツタ
領域、５２…ソース領域、５４…第１のチヤンネ
ル部、５６…第２のチヤンネル部、７０…IGT絶
縁ゲート電極、７２…MOSFET絶縁ゲート電
極、８０…エミツタ／ソース電極金属部。
グ半導体装置の断面図である。第２図は、交代的
に用いられる装置ゲート端子接続部を示している
第１図の装置の等価電気回路図である。第３図
は、装置ゲート端子をIGTゲートに近い方に接続
した集積化電力スイツチング装置の第２図と同様
な等価電気回路図である。第４図は、集積化電力
スイツチング半導体装置の装置ゲート端子をIGT
ゲートに近い方に接続した場合の第３図の回路の
動作を例示する時間に対するスイツチング波形図
である。第５図は、装置ゲート端子をIGFETゲ
ートに近い方に接続した場合の集積化電力スイツ
チング装置の第２図と同様な等価電気回路図であ
る。第６図は、集積化電力スイツチング半導体装
置の装置ゲート端子をIGFETゲートに近い方に
接続した場合の第５図の回路の動作を例示する低
い周波数および高い周波数における時間に対する
スツチング波形図である。 １０…集積化電力スイツチング半導体装置、１
２…IGT部分、１４…MOSFET（IGFET）部分、
１６…半導体本体、１８…下部主表面、２０…上
部主表面、２２…第１のベース層、２８…第１の
主端子領域、３０…コレクタ／ドレイン電極金属
部、３４…Ｐ＋コレクタ領域部分、３６…埋込み
層、４０…IGT上部構造、４２…MOSFET上部
構造、４５…第２のベース領域、５０…エミツタ
領域、５２…ソース領域、５４…第１のチヤンネ
ル部、５６…第２のチヤンネル部、７０…IGT絶
縁ゲート電極、７２…MOSFET絶縁ゲート電
極、８０…エミツタ／ソース電極金属部。
Claims (1)
- 【特許請求の範囲】 １ 内部に絶縁ゲート型トランジスタ（IGT）構
造および絶縁ゲート型電界効果トランジスタ
（IGFET）構造が形成されている半導体材料の本
体であつて、前記絶縁ゲート型トランジスタ構造
が該絶縁ゲート型トランジスタ構造を通る導通を
制御するIGTゲートを含み、前記絶縁ゲート型電
界効果トランジスタ構造が該絶縁ゲート型電界効
果トランジスタを通る導通を制御するIGFETゲ
ートを含んでいる本体と、 前記IGTゲートとIGFETゲートとの間に接続
された抵抗要素と、 前記IGTゲートおよびIGFETゲートの一方に
接続された装置ゲート導体と、 を有する集積化電力スイツチング半導体装置。 ２ 特許請求の範囲第１項記載の電力スイツチン
グ半導体装置において、前記装置ゲート導体が前
記IGTゲートに接続されていて、作動されている
ときの装置の定常状態損失およびスイツチング損
失が比較的低い電力スイツチング半導体装置。 ３ 特許請求の範囲第１項記載の電力スイツチン
グ半導体装置において、前記装置ゲート導体が前
記IGFETゲートに接続されていて、作動されて
いるとき、低い周波数でのスイツチング動作の際
は装置の電力損失が比較的低く、かつ比較的高速
なスイツチング動作が可能である電力スイツチン
グ半導体装置。 ４ 特許請求の範囲第１項記載の電力スイツチン
グ半導体装置において、一対の装置主端子を有
し、前記絶縁ゲート型トランジスタ構造が更に前
記装置主端子に接続されたコレクタおよびエミツ
タ端子領域を含み、前記IGTゲートが前記コレク
タとエミツタ端子領域との間の導通状態を制御
し、前記絶縁ゲート型電界効果トランジスタ構造
が更に前記装置主端子に接続されたドレインおよ
びソース端子領域を含み、前記IGFETゲートが
前記ドレインとソース端子領域との間の導通状態
を制御する電力スイツチング半導体装置。 ５ 特許請求の範囲第４項記載の電力スイツチン
グ半導体装置において、前記IGTゲートおよび
IGFETゲートがポリシリコンのゲート電極で構
成され、前記抵抗要素が前記ポリシリコンのゲー
ト電極間を連結するポリシリコンからなるブリツ
ジで構成されている電力スイツチング半導体装
置。 ６ 特許請求の範囲第５項記載の電力スイツチン
グ半導体装置において、前記ポリシリコンのゲー
ト電極およびブリツジが同一平面上に設けられて
いる電力スイツチング半導体装置。 ７ 特許請求の範囲第１項記載の電力スイツング
半導体装置において、前記IGTゲートおよび
IGFETゲートがポリシリコンのゲート電極で構
成され、前記抵抗要素が前記ポリシリコンのゲー
ト電極間を連結するポリシリコンからなるブリツ
ジで構成されている電力スイツチング半導体装
置。 ８ 特許請求の範囲第７項記載の電力スイツチン
グ半導体装置において、前記ポリシリコンのゲー
ト電極および前記ブリツジが同一平面上に設けら
れている電力スイツチング半導体装置。 ９ 絶縁ゲート型トランジスタ（IGT）部分およ
び絶縁ゲート型電界効果トランジスタ（IGFET）
部分を含みかつ向い合う第１および第２の主表面
を持つ半導体材料の本体と、 前記絶縁ゲート型トランジスタ部分および前記
絶縁ゲート型電界効果トランジスタ部分の両者に
共通な導電型の第１のベース層と、 前記第１のベース層に隣接して前記第１の主表
面まで伸びている第１の主端子領域であつて、少
なくとも前記絶縁ゲート型トランジスタ部分内に
おいて前記第１のベース層とPN接合を形成する
反対導電型に高濃度にドープされた部分を含み、
また前記第１のベース層および第１の主端子領域
が前記絶縁ゲート型電界効果トランジスタ部分内
においてバイポーラ導通を防止するための構造を
含んでいる前記第１の主端子領域と、 前記反対導電型であつて、前記第１のベース層
に隣接する２つの部分を持ち、該部分の一方が前
記絶縁ゲート型トランジスタ部分内に含まれ、他
方の部分が前記絶縁ゲート型電界効果トランジス
タ部分内に含まれている第２のベース領域と、 前記第２のベース領域の前記一方の部分に隣接
して前記絶縁ゲート型トランジスタ部分内に含ま
れている前記一導電型の第１の領域と、 前記第２のベース領域の前記他方の部分に隣接
して前記絶縁ゲート型電界効果トランジスタ部分
内に含まれている前記一導電型の第２の領域と、 前記絶縁ゲート型トランジスタ部分の前記一導
電型の前記第１の領域内に含まれている第１のチ
ヤンネル領域、および前記絶縁ゲート型電界効果
トランジスタ部分の前記一導電型の前記第２の領
域内に含まれている第２のチヤンネル領域であつ
て、前記一導電型の前記第１および第２の領域が
前記第１のベース層のそれぞれの対応する部分か
ら隔たつて配設されていて両者間により前記それ
ぞれのチヤンネル領域の距離が定められる前記第
１および第２のチヤンネル領域と、 前記第１および第２のチヤンネル領域の上方に
それぞれ絶縁されて隔たつて配設されている第１
および第２のゲート電極であつて、ゲート電圧が
印加されたときに、それぞれのゲート電極の下の
それぞれの前記チヤンネル領域に前記一導電型の
導通路をそれぞれ誘起するように構成されている
前記第１および第２のゲート電極と、 前記第１のゲート電極と第２のゲート電極との
間に接続された抵抗要素と、 前記ゲート電極の一方に接続された装置ゲート
導体と、 を有する集積化電力スイツチング半導体装置。 １０ 特許請求の範囲第９項記載の電力スイツチ
ング半導体装置において、前記装置ゲート導体が
前記第１のゲート電極に接続されていて、装置の
定常状態損失およびスイツチング損失が比較的小
さい電力スイツチング半導体装置。 １１ 特許請求の範囲第９項記載の電力スイツチ
ング半導体装置において、前記装置ゲート導体が
前記第２のゲート電極に接続されていて、低い周
波数におけるスイツチング動作の際の装置の電力
損失が比較的低く、かつ比較的高速なスイツチン
グ動作を行うことができる電力スイツチング半導
体装置。 １２ 特許請求の範囲第９項記載の電力スイツチ
ング半導体装置において、前記ゲート電極がポリ
シリコンで構成され、前記抵抗要素が前記ポリシ
リコンのゲート電極間を連結するポリシリコンか
らなるブリツジで構成されている電力スイツチン
グ半導体装置。 １３ 特許請求の範囲第１２項記載の電力スイツ
チング半導体装置において、前記ポリシリコンの
ゲート電極およびブリツジが同一平面上に設けら
れている電力スイツチング半導体装置。 １４ 特許請求の範囲第９項記載の電力スイツチ
ング半導体装置において、前記絶縁ゲート型電界
効果トランジスタ部分内におけるバイポーラ導通
を防止するための前記構造が、前記電界効果トラ
ンジスタ部分内のみに第１のベース領域と前記第
１の主端子領域との間に設けられた前記一導電型
に高濃度にドープされた埋込み層で構成されてい
る電力スイツチング半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/558,403 US4618872A (en) | 1983-12-05 | 1983-12-05 | Integrated power switching semiconductor devices including IGT and MOSFET structures |
| US558403 | 1983-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60191518A JPS60191518A (ja) | 1985-09-30 |
| JPH0312783B2 true JPH0312783B2 (ja) | 1991-02-21 |
Family
ID=24229409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255857A Granted JPS60191518A (ja) | 1983-12-05 | 1984-12-05 | Ｉｇｔおよびｍｏｓｆｅｔ構造を含む集積化電力スイツチング半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618872A (ja) |
| EP (1) | EP0144909B1 (ja) |
| JP (1) | JPS60191518A (ja) |
| DE (1) | DE3485831T2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158264A (ja) * | 1984-08-29 | 1986-03-25 | Internatl Rectifier Corp Japan Ltd | 半導体装置 |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| US4714876A (en) * | 1986-04-14 | 1987-12-22 | Ncr Corporation | Circuit for initiating test modes |
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