JPH0730381A - マスタスレーブ型フリップフロップ - Google Patents
マスタスレーブ型フリップフロップInfo
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- JPH0730381A JPH0730381A JP5153855A JP15385593A JPH0730381A JP H0730381 A JPH0730381 A JP H0730381A JP 5153855 A JP5153855 A JP 5153855A JP 15385593 A JP15385593 A JP 15385593A JP H0730381 A JPH0730381 A JP H0730381A
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- JP
- Japan
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- latch circuit
- side latch
- master
- slave
- mesfet
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Abstract
(57)【要約】
【目的】 レイアウト面積や消費電力の増大を抑制しつ
つ最大トグル周波数を上昇させることができるマスタス
レーブ型フリップフロップを提供する。 【構成】 複数のＦＥＴをそれぞれ備えたマスタ側ラッ
チ回路100 、スレーブ側ラッチ回路200 およびバッファ
回路300 を有するマスタスレーブ型フリップフロップに
おいて、マスタ側ラッチ回路100 、スレーブ側ラッチ回
路200 およびバッファ回路300 を構成するＦＥＴのゲー
ト幅を、マスタ側ラッチ回路100 のファンアウト数とス
レーブ側ラッチ回路200 のファンアウト数とが一致する
ように決定する。
つ最大トグル周波数を上昇させることができるマスタス
レーブ型フリップフロップを提供する。 【構成】 複数のＦＥＴをそれぞれ備えたマスタ側ラッ
チ回路100 、スレーブ側ラッチ回路200 およびバッファ
回路300 を有するマスタスレーブ型フリップフロップに
おいて、マスタ側ラッチ回路100 、スレーブ側ラッチ回
路200 およびバッファ回路300 を構成するＦＥＴのゲー
ト幅を、マスタ側ラッチ回路100 のファンアウト数とス
レーブ側ラッチ回路200 のファンアウト数とが一致する
ように決定する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
を用いて構成されたマスタスレーブ型フリップフロップ
に関するものである。
を用いて構成されたマスタスレーブ型フリップフロップ
に関するものである。
【０００２】
【従来の技術】従来のマスタスレーブ型フリップフロッ
プについて、トグルフリップフロップ（以下、「ＴＦ
Ｆ」と記す）の場合を例にとって説明する。
プについて、トグルフリップフロップ（以下、「ＴＦ
Ｆ」と記す）の場合を例にとって説明する。
【０００３】マスタスレーブ型ＴＦＦとは、マスタ側ラ
ッチ回路の出力信号がスレーブ側ラッチ回路に入力さ
れ、且つ、スレーブ側ラッチ回路の出力信号がマスタ側
ラッチ回路に入力されるとともにバッファを介して出力
されるように構成された回路である。このＴＦＦは、例
えば、光通信システム用ＩＣ等の超高速通信システム用
ＩＣに、分周器等として使用されている。
ッチ回路の出力信号がスレーブ側ラッチ回路に入力さ
れ、且つ、スレーブ側ラッチ回路の出力信号がマスタ側
ラッチ回路に入力されるとともにバッファを介して出力
されるように構成された回路である。このＴＦＦは、例
えば、光通信システム用ＩＣ等の超高速通信システム用
ＩＣに、分周器等として使用されている。
【０００４】図２は、従来のマスタスレーブ型ＴＦＦの
一構成例を概略的に示す電気回路図である。
一構成例を概略的に示す電気回路図である。
【０００５】同図において、マスタ側ラッチ回路４０
１、スレーブ側ラッチ回路４０２および出力バッファ４
０３は、それぞれ、電界効果トランジスタ（以下、「Ｆ
ＥＴ」と記す）を用いて構成されている。
１、スレーブ側ラッチ回路４０２および出力バッファ４
０３は、それぞれ、電界効果トランジスタ（以下、「Ｆ
ＥＴ」と記す）を用いて構成されている。
【０００６】ここで、マスタ側ラッチ回路４０１の出力
端４０１ｃから出力された出力信号は、スレーブ側ラッ
チ回路の入力端子４０２ａに入力されるとともに、マス
タ側ラッチ回路の入力端子４０１ｂに入力される。
端４０１ｃから出力された出力信号は、スレーブ側ラッ
チ回路の入力端子４０２ａに入力されるとともに、マス
タ側ラッチ回路の入力端子４０１ｂに入力される。
【０００７】また、スレーブ側ラッチ回路４０２の出力
端４０２ｃから出力された出力信号は、マスタ側ラッチ
回路の入力端子４０１ａ、スレーブ側ラッチ回路の入力
端子４０２ｂに入力されるとともに、バッファ４０３を
介して出力される。したがって、このＴＦＦにおけるス
レーブ側ラッチ回路４０２のファンアウト数は、「３」
となる。
端４０２ｃから出力された出力信号は、マスタ側ラッチ
回路の入力端子４０１ａ、スレーブ側ラッチ回路の入力
端子４０２ｂに入力されるとともに、バッファ４０３を
介して出力される。したがって、このＴＦＦにおけるス
レーブ側ラッチ回路４０２のファンアウト数は、「３」
となる。
【０００８】このようなＴＦＦにおいては、通常、各回
路４０１，４０２，４０３を構成する各ＦＥＴとして
は、すべて、同じゲート長のものが使用されていた。
路４０１，４０２，４０３を構成する各ＦＥＴとして
は、すべて、同じゲート長のものが使用されていた。
【０００９】
【発明が解決しようとする課題】マスタスレーブ型ＴＦ
Ｆを光通信システム用ＩＣ等の超高速通信システム用Ｉ
Ｃで使用する場合には、高速の信号を扱うため、高速で
動作させることが必要である。
Ｆを光通信システム用ＩＣ等の超高速通信システム用Ｉ
Ｃで使用する場合には、高速の信号を扱うため、高速で
動作させることが必要である。
【００１０】このため、従来は、ＴＦＦの各部４０１，
４０２，４０３を構成する各ＦＥＴのゲート幅を大きく
してスレーブ側ラッチ回路４０２のファンアウト数を小
さくすることにより、動作速度の向上（すなわち最大ト
グル周波数の上昇）を図っていた。
４０２，４０３を構成する各ＦＥＴのゲート幅を大きく
してスレーブ側ラッチ回路４０２のファンアウト数を小
さくすることにより、動作速度の向上（すなわち最大ト
グル周波数の上昇）を図っていた。
【００１１】しかしながら、このようにＦＥＴのゲート
幅を大きくすると、レイアウト面積の増大や消費電力の
増大を招くという欠点があった。
幅を大きくすると、レイアウト面積の増大や消費電力の
増大を招くという欠点があった。
【００１２】例えば、図２に示したようなマスタスレー
ブ型ＴＦＴをＧａＡｓＭＥＳＦＥＴ（Metal Semiconduc
tor Field Effect Transistor ）を用いたＳＣＦＬ（So
urceCoupled FET Logic）回路を用いて構成した場合、
最大トグル周波数は、スレーブ側ラッチ回路４０２のフ
ァンアウト数で律則される。例えば、各ＦＥＴの大きさ
をゲート幅Ｗg ＝１８μｍ、ゲート長Ｌg ＝０．２μｍ
とすると、最大トグル周波数は１３．５ＧＨｚとなる。
また、このとき、ＴＦＦの消費電力は、６５．５ｍＷと
なる。
ブ型ＴＦＴをＧａＡｓＭＥＳＦＥＴ（Metal Semiconduc
tor Field Effect Transistor ）を用いたＳＣＦＬ（So
urceCoupled FET Logic）回路を用いて構成した場合、
最大トグル周波数は、スレーブ側ラッチ回路４０２のフ
ァンアウト数で律則される。例えば、各ＦＥＴの大きさ
をゲート幅Ｗg ＝１８μｍ、ゲート長Ｌg ＝０．２μｍ
とすると、最大トグル周波数は１３．５ＧＨｚとなる。
また、このとき、ＴＦＦの消費電力は、６５．５ｍＷと
なる。
【００１３】一方、このＴＦＴのゲート幅を２倍（すな
わちＷg ＝３６μｍ）にすると、スレーブ側ラッチ回路
のファンアウト数は２．５に減少し、これにより、最大
トグル周波数は約１６％上昇して１５．６ＧＨｚとなる
が、その一方で、消費電力は２倍（１３１．０ｍＷ）と
なり、同様に、レイアウト面積も約２倍となる。
わちＷg ＝３６μｍ）にすると、スレーブ側ラッチ回路
のファンアウト数は２．５に減少し、これにより、最大
トグル周波数は約１６％上昇して１５．６ＧＨｚとなる
が、その一方で、消費電力は２倍（１３１．０ｍＷ）と
なり、同様に、レイアウト面積も約２倍となる。
【００１４】これに対して、高速化に伴う消費電力の増
大を抑制したマスタスレーブ型フリップフロップとし
て、例えば、スレーブ側ラッチ回路４０２内の出力側の
ＦＥＴの駆動力をこのラッチ回路４０２内の他のＦＥＴ
やマスタ側ラッチ回路４０１内のＦＥＴよりも大きくし
たものが、すでに知られている（特願昭６２−１１４５
１４号参照）。
大を抑制したマスタスレーブ型フリップフロップとし
て、例えば、スレーブ側ラッチ回路４０２内の出力側の
ＦＥＴの駆動力をこのラッチ回路４０２内の他のＦＥＴ
やマスタ側ラッチ回路４０１内のＦＥＴよりも大きくし
たものが、すでに知られている（特願昭６２−１１４５
１４号参照）。
【００１５】しかし、このようなフリップフロップで
も、図２に示したようなフリップフロップと比較すれば
消費電力の増大は少なくなるものの、十分であるとはい
えなかった。
も、図２に示したようなフリップフロップと比較すれば
消費電力の増大は少なくなるものの、十分であるとはい
えなかった。
【００１６】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、レイアウト面積や消費電力の
増大を十分に抑制しつつ最大トグル周波数を上昇させる
ことができるマスタスレーブ型フリップフロップを提供
することを目的とする。
みてなされたものであり、レイアウト面積や消費電力の
増大を十分に抑制しつつ最大トグル周波数を上昇させる
ことができるマスタスレーブ型フリップフロップを提供
することを目的とする。
【００１７】
【課題を解決するための手段】本発明のマスタスレーブ
型フリップフロップは、複数の電界効果トランジスタを
それぞれ備えたラッチ回路およびバッファ回路を有する
マスタスレーブ型フリップフロップにおいて、前記マス
タ側ラッチ回路、前記スレーブ側ラッチ回路および前記
バッファ回路を構成する各電界効果トランジスタのゲー
ト幅が、前記マスタ側ラッチ回路のファンアウト数と前
記スレーブ側ラッチ回路のファンアウト数とが一致する
ように決定されたことを特徴とする。
型フリップフロップは、複数の電界効果トランジスタを
それぞれ備えたラッチ回路およびバッファ回路を有する
マスタスレーブ型フリップフロップにおいて、前記マス
タ側ラッチ回路、前記スレーブ側ラッチ回路および前記
バッファ回路を構成する各電界効果トランジスタのゲー
ト幅が、前記マスタ側ラッチ回路のファンアウト数と前
記スレーブ側ラッチ回路のファンアウト数とが一致する
ように決定されたことを特徴とする。
【００１８】
【作用】マスタ側ラッチ回路のファンアウト数とスレー
ブ側ラッチ回路のファンアウト数とが一致するように各
回路を構成する電界効果トランジスタのゲート幅を決定
することにより、レイアウト面積や消費電力の増大を抑
制しつつ最大トグル周波数を上昇させることができる。
ブ側ラッチ回路のファンアウト数とが一致するように各
回路を構成する電界効果トランジスタのゲート幅を決定
することにより、レイアウト面積や消費電力の増大を抑
制しつつ最大トグル周波数を上昇させることができる。
【００１９】
【実施例】以下、本発明の一実施例について、本発明を
ＴＦＦに適用した場合を例にとって説明する。また、本
実施例では、このＴＦＦを、ゲート長が０．２μｍのＧ
ａＡｓＭＥＳＦＥＴ（以下、「ＭＥＳＦＥＴ」と略記す
る）を用いたＳＣＦＬ回路で構成する。
ＴＦＦに適用した場合を例にとって説明する。また、本
実施例では、このＴＦＦを、ゲート長が０．２μｍのＧ
ａＡｓＭＥＳＦＥＴ（以下、「ＭＥＳＦＥＴ」と略記す
る）を用いたＳＣＦＬ回路で構成する。
【００２０】まず、本実施例に係わるマスタスレーブ型
ＴＦＦの回路構成について、図１を用いて説明する。
ＴＦＦの回路構成について、図１を用いて説明する。
【００２１】図１に示したように、このＴＦＦは、マス
タ側ラッチ回路１００と、スレーブ側ラッチ回路２００
と、バッファ回路３００とによって構成されている。
タ側ラッチ回路１００と、スレーブ側ラッチ回路２００
と、バッファ回路３００とによって構成されている。
【００２２】マスタ側ラッチ回路１００において、入力
端子１４１はＭＥＳＦＥＴ１０１のゲートに接続され、
入力端子１４２はＭＥＳＦＥＴ１０２のゲートに接続さ
れている。また、ＭＥＳＦＥＴ１０１のドレインは抵抗
１２１，１２３を介して接地されており、同様に、ＭＥ
ＳＦＥＴ１０２のドレインは抵抗１２２，１２３を介し
て接地されている。ここで、このＭＥＳＦＥＴ１０１の
ドレインと抵抗１２１との接点をＰ1 、ＭＥＳＦＥＴ１
０２のドレインと抵抗１２２との接点をＰ2 とする。
端子１４１はＭＥＳＦＥＴ１０１のゲートに接続され、
入力端子１４２はＭＥＳＦＥＴ１０２のゲートに接続さ
れている。また、ＭＥＳＦＥＴ１０１のドレインは抵抗
１２１，１２３を介して接地されており、同様に、ＭＥ
ＳＦＥＴ１０２のドレインは抵抗１２２，１２３を介し
て接地されている。ここで、このＭＥＳＦＥＴ１０１の
ドレインと抵抗１２１との接点をＰ1 、ＭＥＳＦＥＴ１
０２のドレインと抵抗１２２との接点をＰ2 とする。
【００２３】接点Ｐ1 ，Ｐ2 には、それぞれ、ＭＥＳＦ
ＥＴ１０５，１０６のゲートも接続されている。ＭＥＳ
ＦＥＴ１０５，１０６は、それぞれドレインが接地され
るとともに、ソースがそれぞれダイオード１３１，１３
２のアノードに接続されている。
ＥＴ１０５，１０６のゲートも接続されている。ＭＥＳ
ＦＥＴ１０５，１０６は、それぞれドレインが接地され
るとともに、ソースがそれぞれダイオード１３１，１３
２のアノードに接続されている。
【００２４】さらに、これらの接点Ｐ1 ，Ｐ2 には、そ
れぞれ、ＭＥＳＦＥＴ１０３，１０４のドレインも接続
されている。また、これらのＭＥＳＦＥＴ１０３，１０
４のゲートは、それぞれ上述のダイオード１３２，１３
１のカソードに接続されるとともに、出力端子１４７，
１４８にも接続されている。
れぞれ、ＭＥＳＦＥＴ１０３，１０４のドレインも接続
されている。また、これらのＭＥＳＦＥＴ１０３，１０
４のゲートは、それぞれ上述のダイオード１３２，１３
１のカソードに接続されるとともに、出力端子１４７，
１４８にも接続されている。
【００２５】ＭＥＳＦＥＴ１０１，１０２のソースは、
ともにＭＥＳＦＥＴ１０７のドレインに接続されてい
る。これと同様に、ＭＥＳＦＥＴ１０３，１０４のソー
スは、ともにＭＥＳＦＥＴ１０８のドレインに接続され
ている。また、これらのＭＥＳＦＥＴ１０７，１０８の
ゲートは、それぞれ、クロック信号の入力端子１４３，
１４４に接続されている。さらに、ＭＥＳＦＥＴ１０
７，１０８のソースは、ともにＭＥＳＦＥＴ１０９のド
レインに接続されている。
ともにＭＥＳＦＥＴ１０７のドレインに接続されてい
る。これと同様に、ＭＥＳＦＥＴ１０３，１０４のソー
スは、ともにＭＥＳＦＥＴ１０８のドレインに接続され
ている。また、これらのＭＥＳＦＥＴ１０７，１０８の
ゲートは、それぞれ、クロック信号の入力端子１４３，
１４４に接続されている。さらに、ＭＥＳＦＥＴ１０
７，１０８のソースは、ともにＭＥＳＦＥＴ１０９のド
レインに接続されている。
【００２６】ここで、上述したダイオード１３１，１３
２のカソードは、ＭＥＳＦＥＴ１１０，１１１のドレイ
ンにも接続されている。
２のカソードは、ＭＥＳＦＥＴ１１０，１１１のドレイ
ンにも接続されている。
【００２７】ＭＥＳＦＥＴ１０９，１１０，１１１のゲ
ートは、それぞれ定電流源バイアス端子１４５に接続さ
れている。また、これらのＭＥＳＦＥＴ１０９，１１
０，１１１のソースは、それぞれ、抵抗１２４，１２
５，１２６を介して電源端子１４６に接続されている。
ートは、それぞれ定電流源バイアス端子１４５に接続さ
れている。また、これらのＭＥＳＦＥＴ１０９，１１
０，１１１のソースは、それぞれ、抵抗１２４，１２
５，１２６を介して電源端子１４６に接続されている。
【００２８】スレーブ側ラッチ回路２００の構成は、マ
スタ側ラッチ回路１００の構成とほぼ同様であるが、入
力クロックＣＫ，ＣＫＮの入力されるＭＥＳＦＥＴが、
マスタ側ラッチ回路１００の場合と異なる。
スタ側ラッチ回路１００の構成とほぼ同様であるが、入
力クロックＣＫ，ＣＫＮの入力されるＭＥＳＦＥＴが、
マスタ側ラッチ回路１００の場合と異なる。
【００２９】図１において、入力端子２４１，２４２
は、それぞれマスタ側ラッチ回路の出力端子１４７，１
４８に接続されている。そして、入力端子２４１とＭＥ
ＳＦＥＴ２０１のゲート、および、入力端子２４２とＭ
ＥＳＦＥＴ２０２のゲートとがそれぞれ接続されてお
り、また、ＭＥＳＦＥＴ２０１のドレインが接点Ｐ1 で
接続された抵抗２２１，２２３を介して接地されてお
り、ＭＥＳＦＥＴ２０２のドレインが接点Ｐ2 で接続さ
れた抵抗２２２，２２３を介して接地されている。
は、それぞれマスタ側ラッチ回路の出力端子１４７，１
４８に接続されている。そして、入力端子２４１とＭＥ
ＳＦＥＴ２０１のゲート、および、入力端子２４２とＭ
ＥＳＦＥＴ２０２のゲートとがそれぞれ接続されてお
り、また、ＭＥＳＦＥＴ２０１のドレインが接点Ｐ1 で
接続された抵抗２２１，２２３を介して接地されてお
り、ＭＥＳＦＥＴ２０２のドレインが接点Ｐ2 で接続さ
れた抵抗２２２，２２３を介して接地されている。
【００３０】ＭＥＳＦＥＴ２０５，２０６は、ゲートが
それぞれ接点Ｐ1 ，Ｐ2 に接続されており、ドレインが
それぞれ接地され、ソースがそれぞれダイオード２３
１，２３２のアノードに接続されている。
それぞれ接点Ｐ1 ，Ｐ2 に接続されており、ドレインが
それぞれ接地され、ソースがそれぞれダイオード２３
１，２３２のアノードに接続されている。
【００３１】ＭＥＳＦＥＴ２０３，２０４は、ドレイン
がそれぞれ接点Ｐ1 ，Ｐ2 に接続され、ゲートがダイオ
ード２３１，２３２のカソードおよび出力端子２４７，
２４８に接続されている。
がそれぞれ接点Ｐ1 ，Ｐ2 に接続され、ゲートがダイオ
ード２３１，２３２のカソードおよび出力端子２４７，
２４８に接続されている。
【００３２】ＭＥＳＦＥＴ２０１，２０２のソースはと
もにＭＥＳＦＥＴ２０７のドレインに接続され、ＭＥＳ
ＦＥＴ２０３，２０４のソースはともにＭＥＳＦＥＴ２
０８のドレインに接続されている。また、ＭＥＳＦＥＴ
２０７，２０８のゲートは、それぞれクロック信号の入
力端子１４４，１４３に接続され、これらのＭＥＳＦＥ
Ｔ２０７，２０８のソースはともにＭＥＳＦＥＴ２０９
のドレインに接続されている。
もにＭＥＳＦＥＴ２０７のドレインに接続され、ＭＥＳ
ＦＥＴ２０３，２０４のソースはともにＭＥＳＦＥＴ２
０８のドレインに接続されている。また、ＭＥＳＦＥＴ
２０７，２０８のゲートは、それぞれクロック信号の入
力端子１４４，１４３に接続され、これらのＭＥＳＦＥ
Ｔ２０７，２０８のソースはともにＭＥＳＦＥＴ２０９
のドレインに接続されている。
【００３３】ダイオード２３１，２３２のカソードは、
ＭＥＳＦＥＴ２１０，２１１のドレインにも接続されて
いる。また、ＭＥＳＦＥＴ２０９，２１０，２１１は、
ゲートがそれぞれ定電流源バイアス端子２４５に接続さ
れ、ソースがそれぞれ抵抗２２４，２２５，２２６を介
して電源端子２４６に接続されている。
ＭＥＳＦＥＴ２１０，２１１のドレインにも接続されて
いる。また、ＭＥＳＦＥＴ２０９，２１０，２１１は、
ゲートがそれぞれ定電流源バイアス端子２４５に接続さ
れ、ソースがそれぞれ抵抗２２４，２２５，２２６を介
して電源端子２４６に接続されている。
【００３４】このようなスレーブ側ラッチ回路の出力端
子２４７は、バッファ３００の入力端子３０１に接続さ
れるとともに、マスタ側入力端子１４２に接続されてい
る。同様に、出力端子２４７は、バッファ３００の入力
端子３０２に接続されるとともに、マスタ側入力端子１
４１に接続されている。
子２４７は、バッファ３００の入力端子３０１に接続さ
れるとともに、マスタ側入力端子１４２に接続されてい
る。同様に、出力端子２４７は、バッファ３００の入力
端子３０２に接続されるとともに、マスタ側入力端子１
４１に接続されている。
【００３５】なお、バッファ３００の詳細構成は省略す
る。
る。
【００３６】次に、図１に示したマスタスレーブ型ＴＦ
Ｆの動作について説明する。
Ｆの動作について説明する。
【００３７】マスタ側ラッチ回路１００において、バイ
アス信号ＶB がハイレベルになると、ＭＥＳＦＥＴ１０
９，１１０，１１１は、それぞれオンする。
アス信号ＶB がハイレベルになると、ＭＥＳＦＥＴ１０
９，１１０，１１１は、それぞれオンする。
【００３８】このとき、入力端子Ｄからの入力信号がハ
イレベル（すなわち、入力端子ＤＮの入力信号がローレ
ベル）であったとすると、ＭＥＳＦＥＴ１０１のゲート
はハイレベル、ＭＥＳＦＥＴ１０２のゲートはローレベ
ルとなるので、ＭＥＳＦＥＴ１０１はオンし、ＭＥＳＦ
ＥＴ１０２はオフする。したがって、入力クロック信号
ＣＫがハイレベルになってＭＥＳＦＥＴ１０７がオンす
ると（このとき入力クロック信号ＣＫＮはローレベルと
なるのでＭＥＳＦＥＴ１０８はオフする）、ＭＥＳＦＥ
Ｔ１０１には電流が流れるため接点Ｐ1 の電位はローレ
ベルとなるが、ＭＥＳＦＥＴ１０２には電流が流れない
ので接点Ｐ2 の電位はハイレベルとなる。このため、Ｍ
ＥＳＦＥＴ１０５はオフするのでダイオード１３１の出
力端子はローレベルとなり、また、ＭＥＳＦＥＴ１０６
はオンするので、ダイオード１３２の出力端子はハイレ
ベルとなる。よって、ＭＥＳＦＥＴ１０３はゲートがハ
イレベルになるのでオンし、ＭＥＳＦＥＴ１０４はゲー
トがローレベルとなるのでオフする。すなわち、ＭＥＳ
ＦＥＴ１０１，１０２からなる回路のゲート入力とＭＥ
ＳＦＥＴ１０３，１０４からなる回路のゲート入力とは
同じ状態となり、これらの信号レベルが出力信号として
出力端子１４７，１４８から出力される。
イレベル（すなわち、入力端子ＤＮの入力信号がローレ
ベル）であったとすると、ＭＥＳＦＥＴ１０１のゲート
はハイレベル、ＭＥＳＦＥＴ１０２のゲートはローレベ
ルとなるので、ＭＥＳＦＥＴ１０１はオンし、ＭＥＳＦ
ＥＴ１０２はオフする。したがって、入力クロック信号
ＣＫがハイレベルになってＭＥＳＦＥＴ１０７がオンす
ると（このとき入力クロック信号ＣＫＮはローレベルと
なるのでＭＥＳＦＥＴ１０８はオフする）、ＭＥＳＦＥ
Ｔ１０１には電流が流れるため接点Ｐ1 の電位はローレ
ベルとなるが、ＭＥＳＦＥＴ１０２には電流が流れない
ので接点Ｐ2 の電位はハイレベルとなる。このため、Ｍ
ＥＳＦＥＴ１０５はオフするのでダイオード１３１の出
力端子はローレベルとなり、また、ＭＥＳＦＥＴ１０６
はオンするので、ダイオード１３２の出力端子はハイレ
ベルとなる。よって、ＭＥＳＦＥＴ１０３はゲートがハ
イレベルになるのでオンし、ＭＥＳＦＥＴ１０４はゲー
トがローレベルとなるのでオフする。すなわち、ＭＥＳ
ＦＥＴ１０１，１０２からなる回路のゲート入力とＭＥ
ＳＦＥＴ１０３，１０４からなる回路のゲート入力とは
同じ状態となり、これらの信号レベルが出力信号として
出力端子１４７，１４８から出力される。
【００３９】そして、入力クロック信号ＣＫＮがハイレ
ベルになり、同時に入力クロック信号ＣＫがローレベル
となると、ＭＥＳＦＥＴ１０８がオンし、ＭＥＳＦＥＴ
１０７はオフするので、接点Ｐ1 ，Ｐ2 の電位はＭＥＳ
ＦＥＴ１０３，１０４に支配され、そのままの信号レベ
ル（ここではＰ1 がローレベルでＰ2 がハイレベル）に
維持される。
ベルになり、同時に入力クロック信号ＣＫがローレベル
となると、ＭＥＳＦＥＴ１０８がオンし、ＭＥＳＦＥＴ
１０７はオフするので、接点Ｐ1 ，Ｐ2 の電位はＭＥＳ
ＦＥＴ１０３，１０４に支配され、そのままの信号レベ
ル（ここではＰ1 がローレベルでＰ2 がハイレベル）に
維持される。
【００４０】このようにして、マスタ側ラッチ回路１０
０では、入力クロック信号ＣＫがハイレベルのときに入
力データＤ，ＤＮが取り込まれ、入力クロック信号ＣＫ
Ｎがハイレベルの期間中は出力データがＭＥＳＦＥＴ１
０３，１０４等からなる回路によって保持される。
０では、入力クロック信号ＣＫがハイレベルのときに入
力データＤ，ＤＮが取り込まれ、入力クロック信号ＣＫ
Ｎがハイレベルの期間中は出力データがＭＥＳＦＥＴ１
０３，１０４等からなる回路によって保持される。
【００４１】一方、スレーブ側ラッチ回路２００の動作
は、マスタ側ラッチ回路１００とほぼ同様であるが、Ｍ
ＥＳＦＥＴ２０７に入力クロック信号ＣＫＮが入力さ
れ、ＭＥＳＦＥＴ２０８に入力クロック信号ＣＫが入力
されるので、入力クロック信号ＣＫＮがハイレベルのと
きに入力データが取り込まれ、入力クロック信号ＣＫが
ハイレベルの期間中は出力データが維持される。
は、マスタ側ラッチ回路１００とほぼ同様であるが、Ｍ
ＥＳＦＥＴ２０７に入力クロック信号ＣＫＮが入力さ
れ、ＭＥＳＦＥＴ２０８に入力クロック信号ＣＫが入力
されるので、入力クロック信号ＣＫＮがハイレベルのと
きに入力データが取り込まれ、入力クロック信号ＣＫが
ハイレベルの期間中は出力データが維持される。
【００４２】また、スレーブ側ラッチ回路２００の出力
端子２４７の出力はマスタ側ラッチ回路１００の入力信
号ＤＮとなり、出力端子２４８の出力はマスタ側ラッチ
回路１００の入力信号Ｄとなることより、マスタ側ラッ
チ回路１００の入力信号Ｄ，ＤＮは１クロックごとに反
転することになる。したがって、このフリップフロップ
は、ＴＦＦとして動作する。
端子２４７の出力はマスタ側ラッチ回路１００の入力信
号ＤＮとなり、出力端子２４８の出力はマスタ側ラッチ
回路１００の入力信号Ｄとなることより、マスタ側ラッ
チ回路１００の入力信号Ｄ，ＤＮは１クロックごとに反
転することになる。したがって、このフリップフロップ
は、ＴＦＦとして動作する。
【００４３】次に、このようなＴＦＦに本発明を適用し
た場合の最大トグル周波数および消費電力について、表
１を用い、従来のＴＦＦの場合と対比させて説明する。
た場合の最大トグル周波数および消費電力について、表
１を用い、従来のＴＦＦの場合と対比させて説明する。
【００４４】
【表１】 表１において、従来例（Ａ）は、図１に示したような回
路構成のＴＦＦにおいて、マスタ側ラッチ回路１００を
構成する各ＭＥＳＦＥＴのゲート幅Ｗg1、スレーブ側ラ
ッチ回路２００を構成する各ＭＥＳＦＥＴのゲート幅Ｗ
g2およびバッファ回路３００を構成する各ＭＥＳＦＥＴ
のゲート幅Ｗg3を、それぞれ１８μｍとした場合を示し
ている。ここで、マスタ側ラッチ回路１００のファンア
ウト数ＦM およびスレーブ側ラッチ回路２００のファン
アウト数ＦS は、それぞれ、 ＦM ＝（Ｗg1＋Ｗg2）／Ｗg1 ・・・(1) ＦS （Ｗg1＋Ｗg2＋Ｗg3）／Ｗg2 ・・・(2) で与えられるので、Ｗg1＝Ｗg2＝Ｗg3＝１８μｍの場
合、ＦM ＝２，ＦS ＝３となる。
路構成のＴＦＦにおいて、マスタ側ラッチ回路１００を
構成する各ＭＥＳＦＥＴのゲート幅Ｗg1、スレーブ側ラ
ッチ回路２００を構成する各ＭＥＳＦＥＴのゲート幅Ｗ
g2およびバッファ回路３００を構成する各ＭＥＳＦＥＴ
のゲート幅Ｗg3を、それぞれ１８μｍとした場合を示し
ている。ここで、マスタ側ラッチ回路１００のファンア
ウト数ＦM およびスレーブ側ラッチ回路２００のファン
アウト数ＦS は、それぞれ、 ＦM ＝（Ｗg1＋Ｗg2）／Ｗg1 ・・・(1) ＦS （Ｗg1＋Ｗg2＋Ｗg3）／Ｗg2 ・・・(2) で与えられるので、Ｗg1＝Ｗg2＝Ｗg3＝１８μｍの場
合、ＦM ＝２，ＦS ＝３となる。
【００４５】また、従来例（Ｂ）は、従来例（Ａ）に係
わるＴＦＦの動作速度を、上述したような従来の技術を
用いて（すなわちゲート幅を大きくすることによって）
改善したものである。このＴＦＦでは、マスタ側ラッチ
回路１００およびスレーブ側ラッチ回路２００を構成す
る各ＭＥＳＦＥＴのゲート幅をＷg1＝Ｗg2＝３６μｍと
し、バッファ回路３００を構成する各ＭＥＳＦＥＴのゲ
ート幅をＷg3＝１８μｍとしている。このとき、上述の
式(1) ，(2) より、マスタ側ラッチ回路１００のファン
アウト数はＦM ＝２、スレーブ側ラッチ回路２００のフ
ァンアウト数はＦS ＝２．５となる。
わるＴＦＦの動作速度を、上述したような従来の技術を
用いて（すなわちゲート幅を大きくすることによって）
改善したものである。このＴＦＦでは、マスタ側ラッチ
回路１００およびスレーブ側ラッチ回路２００を構成す
る各ＭＥＳＦＥＴのゲート幅をＷg1＝Ｗg2＝３６μｍと
し、バッファ回路３００を構成する各ＭＥＳＦＥＴのゲ
ート幅をＷg3＝１８μｍとしている。このとき、上述の
式(1) ，(2) より、マスタ側ラッチ回路１００のファン
アウト数はＦM ＝２、スレーブ側ラッチ回路２００のフ
ァンアウト数はＦS ＝２．５となる。
【００４６】本実施例（Ｃ）は、従来例（Ａ）に係わる
ＴＦＦの動作速度を、本発明の技術を用いて改善したも
のである。すなわち、このＴＦＦでは、マスタ側ラッチ
回路１００、スレーブ側ラッチ回路２００およびバッフ
ァ回路３００を構成する各ＭＥＳＦＥＴのゲート幅を、
マスタ側ラッチ回路１００のファンアウト数とスレーブ
側ラッチ回路２００のファンアウト数とが一致するよう
に決定している。ここでは、マスタ側ラッチ回路１００
およびバッファ回路３００を構成する各ＭＥＳＦＥＴの
ゲート幅をＷg1＝Ｗg3＝１８μｍとし、スレーブ側ラッ
チ回路２００を構成する各ＭＥＳＦＥＴのゲート幅をＷ
g2＝２５μｍとした。このとき、上述の式(1) ，(2) よ
り、マスタ側ラッチ回路１００のファンアウト数はＦM
＝２．４、スレーブ側ラッチ回路２００のファンアウト
数もＦS ＝２．４となり、両者は一致する。
ＴＦＦの動作速度を、本発明の技術を用いて改善したも
のである。すなわち、このＴＦＦでは、マスタ側ラッチ
回路１００、スレーブ側ラッチ回路２００およびバッフ
ァ回路３００を構成する各ＭＥＳＦＥＴのゲート幅を、
マスタ側ラッチ回路１００のファンアウト数とスレーブ
側ラッチ回路２００のファンアウト数とが一致するよう
に決定している。ここでは、マスタ側ラッチ回路１００
およびバッファ回路３００を構成する各ＭＥＳＦＥＴの
ゲート幅をＷg1＝Ｗg3＝１８μｍとし、スレーブ側ラッ
チ回路２００を構成する各ＭＥＳＦＥＴのゲート幅をＷ
g2＝２５μｍとした。このとき、上述の式(1) ，(2) よ
り、マスタ側ラッチ回路１００のファンアウト数はＦM
＝２．４、スレーブ側ラッチ回路２００のファンアウト
数もＦS ＝２．４となり、両者は一致する。
【００４７】なお、これらの各回路１００，２００，３
００を構成する各ＭＥＳＦＥＴとしては、ｐ型埋め込み
プロセスを用いて、半絶縁性ＧａＡｓ基板にシリコンの
選択イオン注入を行うことにより活性層を形成したのち
ゲートにタングステン層とタングステンナイトライド層
とを積層して構成されたものを使用し、ゲート長Ｌgを
０．２μｍ、しきい値電圧Ｖthを−０．２Ｖ、論理振幅
を０．９Ｖ、導通時のゲート・ソース間電圧を０．３５
Ｖ、電源電圧ＶSSを−５．２Ｖ、定電流源バイアス電圧
ＶB を−４．５Ｖとした。
００を構成する各ＭＥＳＦＥＴとしては、ｐ型埋め込み
プロセスを用いて、半絶縁性ＧａＡｓ基板にシリコンの
選択イオン注入を行うことにより活性層を形成したのち
ゲートにタングステン層とタングステンナイトライド層
とを積層して構成されたものを使用し、ゲート長Ｌgを
０．２μｍ、しきい値電圧Ｖthを−０．２Ｖ、論理振幅
を０．９Ｖ、導通時のゲート・ソース間電圧を０．３５
Ｖ、電源電圧ＶSSを−５．２Ｖ、定電流源バイアス電圧
ＶB を−４．５Ｖとした。
【００４８】これらの各ＴＦＦの最大トグル周波数およ
び消費電力の試算結果を、表１に示す。
び消費電力の試算結果を、表１に示す。
【００４９】表１からわかるように、従来例（Ａ）は最
大トグル周波数が１３．５ＧＨｚで消費電力が６５．５
ｍＷであるのに対して、従来例（Ｂ）は最大トグル周波
数が１５．６ＧＨｚで消費電力が１３１．０ｍＷ、本実
施例（Ｃ）は最大トグル周波数が１６．１ＧＨｚで消費
電力は７８．３ｍＷであった。
大トグル周波数が１３．５ＧＨｚで消費電力が６５．５
ｍＷであるのに対して、従来例（Ｂ）は最大トグル周波
数が１５．６ＧＨｚで消費電力が１３１．０ｍＷ、本実
施例（Ｃ）は最大トグル周波数が１６．１ＧＨｚで消費
電力は７８．３ｍＷであった。
【００５０】このように、従来例（Ｂ）は、従来例
（Ａ）と比較して、最大トグル周波数が１６％向上した
ものの、消費電力は２倍となった。これに対して、本実
施例（Ｃ）は、従来例（Ａ）と比較して、最大トグル周
波数が１９％向上し、消費電力の増加も１．２倍に抑え
ることができた。すなわち、本実施例によれば、消費電
力の増大を抑えつつ動作速度を向上させることができ
た。
（Ａ）と比較して、最大トグル周波数が１６％向上した
ものの、消費電力は２倍となった。これに対して、本実
施例（Ｃ）は、従来例（Ａ）と比較して、最大トグル周
波数が１９％向上し、消費電力の増加も１．２倍に抑え
ることができた。すなわち、本実施例によれば、消費電
力の増大を抑えつつ動作速度を向上させることができ
た。
【００５１】また、従来例（Ｂ）では、マスタ側ラッチ
回路１００およびスレーブ側ラッチ回路２００の各ＭＥ
ＳＦＥＴのゲート幅を２倍にしたのに対し、本実施例
（Ｃ）ではマスタ側ラッチ回路１００の各ＭＥＳＦＥＴ
のゲート幅は従来例（Ａ）と同じであり、スレーブ側ラ
ッチ回路２００の各ＭＥＳＦＥＴのゲート幅は従来例
（Ａ）の約１．４倍にすぎなかった。このように、本実
施例によれば、レイアウト面積の増大も抑えることがで
きた。
回路１００およびスレーブ側ラッチ回路２００の各ＭＥ
ＳＦＥＴのゲート幅を２倍にしたのに対し、本実施例
（Ｃ）ではマスタ側ラッチ回路１００の各ＭＥＳＦＥＴ
のゲート幅は従来例（Ａ）と同じであり、スレーブ側ラ
ッチ回路２００の各ＭＥＳＦＥＴのゲート幅は従来例
（Ａ）の約１．４倍にすぎなかった。このように、本実
施例によれば、レイアウト面積の増大も抑えることがで
きた。
【００５２】なお、本実施例ではマスタスレーブ型ＴＦ
ＴをＳＣＦＬ回路によって構成した場合を例にとって説
明したが、本発明はこれに限定されるものではなく、例
えばＬＳＣＦＬ（Low power Source Coupled FET Logi
c）回路や、ＭＣＦＦ（MemoryCell Flip Flop ）回路
等、他の回路でマスタスレーブ型ＴＦＴを構成した場合
にも適用することができる。
ＴをＳＣＦＬ回路によって構成した場合を例にとって説
明したが、本発明はこれに限定されるものではなく、例
えばＬＳＣＦＬ（Low power Source Coupled FET Logi
c）回路や、ＭＣＦＦ（MemoryCell Flip Flop ）回路
等、他の回路でマスタスレーブ型ＴＦＴを構成した場合
にも適用することができる。
【００５３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、レイアウト面積や消費電力の増大を十分に抑制し
つつ動作速度を上昇させることができるマスタスレーブ
型フリップフロップを提供することができる。
れば、レイアウト面積や消費電力の増大を十分に抑制し
つつ動作速度を上昇させることができるマスタスレーブ
型フリップフロップを提供することができる。
【図１】本発明の一実施例に係わるマスタスレーブ型フ
リップフロップの回路構成を示す電気回路図である。
リップフロップの回路構成を示す電気回路図である。
【図２】従来のマスタスレーブ型フリップフロップの一
構成例を示す回路図である。
構成例を示す回路図である。
１００ マスタ側ラッチ回路 １０１〜１１１ ＧａＡｓＭＥＳＦＥＴ １２１〜１２６ 抵抗 １３１，１３２ ダイオード １４１〜１４８ 端子 ２００ スレーブ側ラッチ回路 ２０１〜２１１ ＧａＡｓＭＥＳＦＥＴ ２２１〜２２６ 抵抗 ２３１，２３２ ダイオード １４１〜１４８ 端子 ３００ バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇 本 啓 嗣 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (1)
- 【請求項１】複数の電界効果トランジスタをそれぞれ備
えたラッチ回路およびバッファ回路を有するマスタスレ
ーブ型フリップフロップにおいて、 前記マスタ側ラッチ回路、前記スレーブ側ラッチ回路お
よび前記バッファ回路を構成する各電界効果トランジス
タのゲート幅が、前記マスタ側ラッチ回路のファンアウ
ト数と前記スレーブ側ラッチ回路のファンアウト数とが
一致するように決定されたことを特徴とするマスタスレ
ーブ型フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153855A JPH0730381A (ja) | 1993-06-24 | 1993-06-24 | マスタスレーブ型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153855A JPH0730381A (ja) | 1993-06-24 | 1993-06-24 | マスタスレーブ型フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730381A true JPH0730381A (ja) | 1995-01-31 |
Family
ID=15571584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153855A Pending JPH0730381A (ja) | 1993-06-24 | 1993-06-24 | マスタスレーブ型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PL445769A1 (pl) * | 2023-08-05 | 2024-01-15 | Talkin Things Spółka Akcyjna | Przerzutnik bistabilny |
-
1993
- 1993-06-24 JP JP5153855A patent/JPH0730381A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PL445769A1 (pl) * | 2023-08-05 | 2024-01-15 | Talkin Things Spółka Akcyjna | Przerzutnik bistabilny |
| PL248470B1 (pl) * | 2023-08-05 | 2025-12-15 | Amorphic Tech Spolka Z Ograniczona Odpowiedzialnoscia | Przerzutnik bistabilny |
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