JPH06291618A

JPH06291618A - データ保持回路

Info

Publication number: JPH06291618A
Application number: JP5072350A
Authority: JP
Inventors: Toshiki Seshimo; 下敏樹瀬; Yoshiko Matsuo; 尾佳子松; Keiji Wakimoto; 本啓嗣脇; Toshiyuki Terada; 田俊幸寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-30
Filing date: 1993-03-30
Publication date: 1994-10-18

Abstract

(57)【要約】【目的】高速動作時の出力波形の劣化を抑えることが
できるデータ保持回路を提供する。【構成】入力された選択信号Ｓ，ＳＮに基づいてデー
タ取込状態とデータ保持状態との切り換えを行なう切換
回路１５０と、切換回路１５０に定電流を流す定電流源
１６０と、切換回路１５０がデータ保持状態からデータ
取込状態へ切り換わるときにのみ付加的な電流を流す、
定電流源１６０と並列に接続された付加電流源１７０と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばマスタスレーブ
型のＤタイプフリップフロップ（ＤＦＦ）やＴタイプフ
リップフロップ（ＴＦＦ）等に使用されるデータ保持回
路に関するものである。

【０００２】

【従来の技術】従来のデータ保持回路について、ＧａＡ
ｓを用いた超高速ＩＣを例に採って説明する。ＧａＡｓ
ＩＣは、例えば、光通信システム等の超高速通信システ
ム用のＩＣとして使用されている。

【０００３】ＧａＡｓＩＣを構成するための回路として
は、ＤＣＦＬ（Direct Couple FETLogic ）回路やＳＣ
ＦＬ（Source Coupled FET Logic )回路等が知られてい
る。この中でも、超高速通信システム用のＩＣとして
は、ＳＣＦＬ回路が特に適している。これは、ＳＣＦＬ
回路は論理能力が大きいため、超高速回路の主要な回路
要素であるＴＦＦやＤＦＦ等を２ゲートで構成でき、高
速化を図りやすいからである。

【０００４】以下、ＳＣＦＬ回路で構成された従来のデ
ータ保持回路について、このデータ保持回路をマスタス
レーブ型のＴＦＦに使用した場合を例にとって説明す
る。図４は、かかるＴＦＦの一構成例を示す電気回路図
である。

【０００５】図４に示したＴＦＦは、マスタ段としての
データ保持回路２００′と、スレーブ段としてのデータ
保持回路３００′とを備えている。同図において、２０
１〜２１１，３０１〜３１１はＧａＡｓＭＥＳＦＥＴ
（Metal Semiconductor FieldEffect Transistor ）で
ある。また、２２１〜２２６，３２１〜３２６は抵抗、
２３１，２３２，３３１，３３２はダイオードである。
この回路では、スレーブ段としてのデータ保持回路３０
０′の出力を、ＴＦＦの出力とするとともにマスタ段と
してのデータ保持回路２００′に入力することにより、
ＴＦＦとしての動作を可能にしている。

【０００６】このように構成されたＴＦＦでは、入力ク
ロック信号ＣＫがハイレベルのとき（すなわち入力クロ
ック信号ＣＫＮがローレベルのとき）にデータ入力端子
２４１，２４２からのデータの取り込みが行われ、入力
クロック信号ＣＫがローレベルのとき（入力クロック信
号ＣＫＮがハイレベルのとき）には当該入力データが保
持される。したがって、このＴＦＦは、入力クロック信
号ＣＫ，ＣＫＮの１周期の間は一定の信号レベルを維持
するので、この入力クロック信号ＣＫ，ＣＫＮの１／２
の周期を有することとなる。

【０００７】

【発明が解決しようとする課題】このようなデータ保持
回路を超高速通信システム用のＩＣに使用する場合に
は、高速の信号を扱うため、高速で動作させる（すなわ
ち動作周波数を高くする）ことが必要となる。

【０００８】しかしながら、上述したような従来のデー
タ保持回路では、十分な動作速度を得ることができなか
った。これは、動作速度を高くしていくにしたがって出
力波形の劣化が激しくなり、誤動作が生じやすくなるた
めである。

【０００９】図５（ａ）に、図４に示したＴＦＦの最大
動作周波数近傍での出力信号ＯＵＴ，ＯＵＴＮの波形を
示す。また、図５（ｂ）は、出力信号ＯＵＴ，ＯＵＴＮ
の理想的な波形を示している。さらに、図５（ｃ）は、
これらの出力波形に対応する入力クロック信号ＣＫ，Ｃ
ＫＮの波形を示している。

【００１０】同図からわかるように、動作周波数を最大
動作周波数近傍まで高くすると、出力信号ＯＵＴ，ＯＵ
ＴＮの波形が劣化して、波形の立上がり時間が入力クロ
ック信号ＣＫ，ＣＫＮの波形の２倍程度になってしま
う。また、それに伴い、出力波形の振幅も実質的に小さ
くなる。そして、動作周波数をさらに高くして最大動作
周波数よりも高くすると、出力信号ＯＵＴ，ＯＵＴＮの
波形がさらに劣化し、誤動作が生じてしまうようにな
る。

【００１１】なお、出力信号ＯＵＴ，ＯＵＴＮの波形の
劣化を整形することは、波形整形用の出力バッファを用
いても期待できない。これは、同じ性能のＦＥＴを用い
てＴＦＦと出力バッファとを構成した場合には、ＴＦＦ
の１／２分周出力信号を増幅する力はほとんどないから
である。すなわち、出力バッファを増幅器と考えた場
合、１／２分周出力のＴＦＦの最大動作周波数近傍で
は、この増幅器の利得はほとんどない。

【００１２】また、ＴＦＦでは、出力信号がマスタ段の
データ保持回路にフィードバックされるので、出力信号
ＯＵＴ，ＯＵＴＮの波形の劣化は、最大動作周波数自体
を低下させる原因ともなっていた。

【００１３】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、高速動作時の出力波形の劣化
を抑えることができるデータ保持回路を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明に係わるデータ保
持回路は、入力された選択信号に基づいて、データ取込
状態とデータ保持状態との切り換えを行なう切換回路
と、この切換回路に定電流を流す定電流源と、前記切換
回路が前記データ保持状態から前記データ取込状態へ切
り換わるときにのみ付加的な電流を流す、前記定電流源
と並列に接続された付加電流源と、を備えたことを特徴
とする。

【００１５】

【作用】本発明では、切換回路がデータ保持状態からデ
ータ取込状態へ切り換わるときは、定電流源による電流
に加えて付加電流源が付加的な電流を流し、それ以外の
ときは定電流源による電流のみが流れるようにしたの
で、高速動作時の出力波形の劣化を防止することができ
る。

【００１６】

【実施例】（実施例１）以下、本発明の一実施例に係わ
るデータ保持回路について、本発明をＧａＡｓＩＣに適
用した場合を例に採って説明する。

【００１７】まず、本実施例に係わるデータ保持回路の
構成について、図１を用いて説明する。

【００１８】図１において、入力端子１４１はＭＥＳＦ
ＥＴ１０１のゲートに接続され、入力端子１４２はＭＥ
ＳＦＥＴ１０２のゲートに接続されている。また、ＭＥ
ＳＦＥＴ１０１のドレインは抵抗１２１，１２３を介し
て接地されており、同様に、ＭＥＳＦＥＴ１０２のドレ
インは抵抗１２２，１２３を介して接地されている。こ
こで、このＭＥＳＦＥＴ１０１のドレインと抵抗１２１
との接点をＰ₁、ＭＥＳＦＥＴ１０２のドレインと抵抗
１２２との接点をＰ₂とする。

【００１９】接点Ｐ1 ，Ｐ2 には、それぞれ、ＭＥＳＦ
ＥＴ１０５，１０６のゲートも接続されている。ＭＥＳ
ＦＥＴ１０５，１０６は、それぞれドレインが接地され
るとともに、ソースがそれぞれダイオード１３１，１３
２のアノードに接続されている。

【００２０】さらに、これらの接点Ｐ₁，Ｐ₂には、そ
れぞれ、ＭＥＳＦＥＴ１０３，１０４のドレインも接続
されている。また、これらのＭＥＳＦＥＴ１０３，１０
４のゲートは、それぞれ上述のダイオード１３２，１３
１のカソードに接続されるとともに、出力端子１４７，
１４８にも接続されている。

【００２１】ＭＥＳＦＥＴ１０１，１０２のソースは、
ともにＭＥＳＦＥＴ１０７のドレインに接続されてい
る。これと同様に、ＭＥＳＦＥＴ１０３，１０４のソー
スは、ともにＭＥＳＦＥＴ１０８のドレインに接続され
ている。また、これらのＭＥＳＦＥＴ１０７，１０８の
ゲートは、それぞれ、クロック信号の入力端子１４３，
１４４に接続されている。さらに、ＭＥＳＦＥＴ１０
７，１０８のソースは、ともにＭＥＳＦＥＴ１０９のド
レインに接続されている。このＭＥＳＦＥＴ１０７，１
０８により、本発明の切換回路１５０が構成されてい
る。

【００２２】ここで、上述したダイオード１３１，１３
２のカソードは、ＭＥＳＦＥＴ１１０，１１１のドレイ
ンにも接続されている。

【００２３】ＭＥＳＦＥＴ１０９，１１０，１１１のゲ
ートは、それぞれ定電流源バイアス端子１４５に接続さ
れている。また、これらのＭＥＳＦＥＴ１０９，１１
０，１１１のソースは、それぞれ、抵抗１２４，１２
５，１２６を介して電源端子１４６に接続されている。
ここで、ＭＥＳＦＥＴ１０９および抵抗１２４により、
切換回路１４０用の定電流源（すなわち本発明の定電流
源）１６０が構成されている。

【００２４】上述のＭＥＳＦＥＴ１０７のソースには、
ＭＥＳＦＥＴ１１２のドレインが接続されている。ま
た、ＭＥＳＦＥＴ１１２のソースは、電源端子１４６に
接続されている。さらに、このＭＥＳＦＥＴ１１２のゲ
ートは、容量１３３を介してクロック信号の入力端子１
４３と接続されるとともに、抵抗１２７を介して電源端
子１４６とも接続されている。これらのＭＥＳＦＥＴ１
１２、容量１３３および抵抗１２７により、本発明の付
加電流源１７０が構成されている。

【００２５】ここで、本実施例では、付加電流源１７０
のＭＥＳＦＥＴ１１２のしきい値電圧を０Ｖとし、他の
ＭＥＳＦＥＴ１０１〜１１１のしきい値電圧を−０．２
Ｖとした。

【００２６】次に、図１に示したデータ保持回路１００
の動作について、図２を参照しつつ説明する。ここで、
図２は、選択信号Ｓ，ＳＮの波形を示している。

【００２７】ＭＥＳＦＥＴ１０９，１１０，１１１のゲ
ートにはバイアス電圧ＶＢが与えられており、一定のド
レイン電流が流れている。入力端子Ｄからの入力信号が
ハイレベル（すなわち、入力端子ＤＮの入力信号がロー
レベル）であったとすると、ＭＥＳＦＥＴ１０１のゲー
トはハイレベル、ＭＥＳＦＥＴ１０２のゲートはローレ
ベルとなるので、ＭＥＳＦＥＴ１０１はオンし、ＭＥＳ
ＦＥＴ１０２はオフする。

【００２８】ここで、選択信号Ｓがローレベルからハイ
レベルに変化すると、この変化の期間（図２のＢからＤ
までの期間）中は、容量１３３によるカップリング効果
により、ＭＥＳＦＥＴ１１２のゲート電圧は上昇し、こ
のＭＥＳＦＥＴ１１２がオンする。また、この選択信号
Ｓがデータ取り込み状態に切り替わると（図２のＣ）、
このＭＥＳＦＥＴ１０７がオン状態となる（このとき選
択信号ＳＮはローレベルとなるのでＭＥＳＦＥＴ１０８
はオフする）。

【００２９】これにより、ＭＥＳＦＥＴ１０１には電流
が流れるため接点Ｐ₁の電位はローレベルとなるが、Ｍ
ＥＳＦＥＴ１０２には電流が流れないので接点Ｐ₂の電
位はハイレベルとなる。このため、ソースフォロアＦＥ
ＴであるＭＥＳＦＥＴ１０５及びダイオード１３１を介
して接続される出力端子はローレベルとなり、また、ダ
イオード１３２の出力端子はハイレベルとなる。よっ
て、ＭＥＳＦＥＴ１０３のゲートはハイレベルとなり、
ＭＥＳＦＥＴ１０４のゲートはローレベルとなる。

【００３０】なお、選択信号の信号レベルがピークに達
すると（図２のＤ）、それ以降は容量１３３によるカッ
プリング効果によりＭＥＳＦＥＴ１１２のゲート電位は
バイアス電位であるＶＳＳよりも下がり、このＭＥＳＦ
ＥＴ１１２はオフする。

【００３１】そして、選択信号Ｓがハイレベルからロー
レベルに変化し、同時に選択信号ＳＮがローレベルから
ハイレベルとなると、ＭＥＳＦＥＴ１０８がオンし、Ｍ
ＥＳＦＥＴ１０７はオフするので、接点Ｐ₁，Ｐ₂の電
位はＭＥＳＦＥＴ１０３，１０４に支配され、そのまま
の信号レベル（ここではＰ₁がローレベルでＰ₂がハイ
レベル）に維持される。

【００３２】このようにして、本実施例のデータ保持回
路１００では、選択信号Ｓがハイレベルのときにデータ
Ｄ，ＤＮが取り込まれ、選択信号ＳＮがハイレベルの期
間中はこのデータＤ，ＤＮがＭＥＳＦＥＴ１０３，１０
４等からなる回路によって保持される。

【００３３】上述のように、本実施例のデータ保持回路
では、付加電流源１７０を設け、切換回路１５０がデー
タ保持状態からデータ取込状態へ切り換わるとき（すな
わち図２のＢからＤまでの期間）にのみ、この付加電流
源１７０に付加的な電流が流れるように構成されてい
る。これにより、取り込み状態の開始時に、ＭＥＳＦＥ
Ｔ１０７（ひいてはＭＥＳＦＥＴ１０１またはＭＥＳＦ
ＥＴ１０２のオンしている方）に流れる電流を増加させ
ることができるので、出力信号ＯＵＴの立上がりおよび
出力信号ＯＵＴＮの立ち下がりを急俊なものとすること
ができる。そして、その分、出力信号ＯＵＴ，ＯＵＴＮ
の振幅を大きくすることができる。

【００３４】さらに、データ保持状態からデータ取込状
態へ切り換わるとき以外の期間は、この付加電流源１７
０には付加的な電流が流れないので、ＴＦＦ全体として
の遅延時間の増大を抑えることができる。すなわち、付
加電流源１７０に定常的に電流が流れることとすると、
定電流源１６０の電流値を大きくしたことと同じであ
り、ＤＣ的な論理振幅が増加して遅延時間の増大を招く
が、本実施例では電流値の増大を上述の期間に限ってい
るので遅延時間の増大を抑えることができるのである。

【００３５】ここで、本実施例では、「データ保持状態
からデータ取込状態へ切り換わるとき」を図２のＢから
Ｄまでの期間としたが、付加電流源１７０に付加的な電
流が流れ始めるのはＭＥＳＦＥＴ１０３，１０４による
データの保持が確定した後であればよく、また、付加的
な電流が流れなくなるのは出力信号ＯＵＴの立上がりお
よび出力信号ＯＵＴＮの立ち下がりが行われた後であれ
ばよい。

【００３６】なお、選択信号Ｓ，ＳＮが保持状態を選択
してから（図２のＡ）ＭＥＳＦＥＴ１０３，１０４によ
るデータの保持が確定するまでには一定の時間を要する
ので、注意しなければならない。ＭＥＳＦＥＴ１０３，
１０４によるデータの保持が確定する前に付加的な電流
が流れ始めると、上述のような遅延時間の増大を招くか
らである。

【００３７】（実施例２）次に、本発明の第２の実施例
として、上述の実施例１で示したデータ保持回路を用い
て構成したＴＦＦについて説明する。

【００３８】図３は、本実施例に係わるＴＦＦの回路構
成を示す電気回路図である。同図に示したＴＦＦは、マ
スタ段としてのデータ保持回路２００と、スレーブ段と
してのデータ保持回路３００とを備えている。各データ
保持回路２００，３００の内部構成は上述の実施例１で
示したデータ保持回路１００と同様であるので、説明を
省略する。

【００３９】マスタ段としてのデータ保持回路２００に
は、実施例１に係わるデータ保持回路１００の選択信号
Ｓとして入力クロック信号ＣＫが入力されており、ま
た、選択信号ＳＮとして入力クロック信号ＣＫＮが入力
されている。逆に、スレーブ段としてのデータ保持回路
３００に対しては、選択信号Ｓとして入力クロック信号
ＣＫＮが入力されており、選択信号ＳＮとして入力クロ
ック信号ＣＫが入力されている。

【００４０】また、この回路では、スレーブ段としての
データ保持回路３００の出力端子１４７′の出力をマス
タ段としてのデータ保持回路２００の入力端子１４２か
ら取り込み、また、データ保持回路３００の出力端子１
４８′の出力をマスタ段としてのデータ保持回路２００
の入力端子１４１から取り込むこととしている。すなわ
ち、入力データＤとして入力端子１４１から取り込まれ
たデータは次回には入力データＤＮとして入力端子１４
２から取り込まれ、入力データＤＮとして入力端子１４
２から取り込まれたデータは次回には入力データＤとし
て入力端子１４１から取り込まれる。これにより、この
回路は、ＴＦＦとして動作する。

【００４１】本実施例のＴＦＦでも、上述の実施例１の
場合と同様、データ保持回路２００，３００にそれぞれ
付加電流源１７０を設け、各データ保持回路２００，３
００の切換回路１５０がデータ保持状態からデータ取込
状態へ切り換わるときにのみ、この付加電流源１７０に
付加的な電流が流れるように構成されている。

【００４２】これにより、取り込み状態の開始時に流れ
る電流を増加させることができるので、出力信号ＯＵＴ
の立上がりおよび出力信号ＯＵＴＮの立ち下がりを急俊
なものとすることができ、したがって、理想状態に近い
出力波形（図５（ｂ）参照）を得ることができた。そし
て、その分、出力信号ＯＵＴ，ＯＵＴＮの論理振幅を大
きくすることができた。さらに、本実施例に係わるＴＦ
Ｆによれば、出力波形の劣化を防止することができるこ
とより、最大動作周波数自体を向上させることもでき
た。

【００４３】本発明者が、本実施例に係わるＴＦＦの回
路シミュレーションを行い、従来のＴＦＦ（図４参照）
と比較したところ、出力信号の論理振幅は、従来のＴＦ
Ｆが０．７３Ｖであったのに対して本実施例のＴＦＦで
は０．９５Ｖであり、約３０％向上した。また、最大動
作周波数は、従来のＴＦＦが１６．４ＧＨｚであったの
に対して本実施例のＴＦＦでは１８．０ＧＨｚであり、
約１０％向上した。

【００４４】なお、このシミュレーションのモデルとな
るＭＥＳＦＥＴとしては、ｐ型埋め込みプロセスを用い
ることおよび半絶縁性ＧａＡｓ基板にシリコンの選択イ
オン注入を行うことにより活性層を形成したのちゲート
にタングステン層とタングステンナイトライド層とを積
層して構成されたものを使用し、ゲート長Ｌg を０．３
５μｍ、論理振幅の設計値を０．９Ｖ、導通時のゲート
・ソース間電圧を０．３５Ｖ、電源電圧Ｖ_SSを−５．２
Ｖ、バイアス電圧Ｖ_Bを−４．５Ｖをとした。また、ゲ
ート幅は、スイッチング段を形成するＭＥＳＦＥＴにつ
いては２８μｍ、ソースフォロア段を形成するＭＥＳＦ
ＥＴについては５６μｍとした。

【００４５】以上、本発明について、ＧａＡｓＭＥＳＦ
ＥＴを用いたＳＣＦＬ回路で構成したデータ保持回路お
よびＴＦＦを例にとって説明したが、例えば、ＤＦＦ
（Ｄタイプフリップフロップ）の場合でも同様の効果を
得ることができる。

【００４６】また、ＳＣＦＬ回路に代えて、例えばＳｉ
ＥＣＬを用いた場合でも同様の効果を得ることができ
る。

【００４７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、高速動作時の出力波形の劣化を抑えることができ
るデータ保持回路を提供することが可能となる。

【００４８】さらに、本発明のデータ保持回路を用いて
ＴＦＦを構成した場合には、最大動作周波数を向上させ
ることも可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるデータ保持回路の構
成を示す電気回路図である。

【図２】図１に示したデータ保持回路に入力される選択
信号の信号波形を示すグラフである。

【図３】本発明の第２の実施例としてのトグルフリップ
フロップの構成を示す電気回路図である。

【図４】従来のデータ保持回路を用いたトグルフリップ
フロップの構成を示す電気回路図である。

【図５】（ａ）は図４に示したトグルフリップフロップ
の最大動作周波数近傍での出力波形を示すグラフ、
（ｂ）は理想的な出力波形を概念的に示すグラフ、
（ｃ）は（ａ），（ｂ）に示した出力波形に対応する入
力クロック信号波形を示すグラフである。

【符号の説明】

１００データ保持回路１０１〜１１２ＧａＡｓＭＥＳＦＥＴ１２１〜１２７抵抗１３１，１３２ダイオード１３３容量１４１〜１４８端子１５０切換回路１６０定電流源１７０付加電流源２００マスタ段としてのデータ保持回路３００スレーブ段としてのデータ保持回路

フロントページの続き (72)発明者寺田俊幸神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】入力された選択信号に基づいて、データ取
込状態とデータ保持状態との切り換えを行なう切換回路
と、この切換回路に定電流を流す定電流源と、前記切換回路が前記データ保持状態から前記データ取込
状態へ切り換わるときにのみ付加的な電流を流す、前記
定電流源と並列に接続された付加電流源と、を備えたことを特徴とするデータ保持回路。
【請求項２】前記切換回路が、前記取り込み状態でハイ
レベルとなる前記選択信号をゲートから入力する切換用
電界効果トランジスタを有し、前記付加電流源が、前記定電流源と並列になるように前
記切換用電界効果トランジスタに接続された付加電流用
電界効果トランジスタと、定常的には電流が流れないよ
うなバイアス電圧をこの付加電流用電界効果トランジス
タのゲートに供給するバイアス回路と、前記付加電流用
電界効果トランジスタのゲートと前記切換用電界効果ト
ランジスタとの間に設けられたカップリング容量とを有
する、ことを特徴とする請求項１記載のデータ保持回路。