JPH0730411A - Ｐｌｌ回路およびこのｐｌｌ回路を用いたハイビジョン放送受信装置 - Google Patents
Ｐｌｌ回路およびこのｐｌｌ回路を用いたハイビジョン放送受信装置Info
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- JPH0730411A JPH0730411A JP5131470A JP13147093A JPH0730411A JP H0730411 A JPH0730411 A JP H0730411A JP 5131470 A JP5131470 A JP 5131470A JP 13147093 A JP13147093 A JP 13147093A JP H0730411 A JPH0730411 A JP H0730411A
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- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 定常位相誤差を無調整で０に近づけること、
および、回路規模の縮小とアナログ回路素子利用を最少
にすることを目的とする。 【構成】 制御入力電圧に対応して周波数の変化する電
圧制御形周波数発振器（ＶＣＯ）１５と、このＶＣＯ１
５の出力信号と入力信号との位相差を検出する位相比較
用フリップフロップ回路（ＦＦ）３０とからなり、この
ＦＦ３０のＣＫまたはＤ端子に前記入力信号を入力し、
ＦＦ３０のＤまたはＣＫ端子に前記ＶＣＯ１５の帰還出
力信号を入力し、前記ＦＦ３０の比較出力を前記ＶＣＯ
１５に入力して位相差を０に制御する。
および、回路規模の縮小とアナログ回路素子利用を最少
にすることを目的とする。 【構成】 制御入力電圧に対応して周波数の変化する電
圧制御形周波数発振器（ＶＣＯ）１５と、このＶＣＯ１
５の出力信号と入力信号との位相差を検出する位相比較
用フリップフロップ回路（ＦＦ）３０とからなり、この
ＦＦ３０のＣＫまたはＤ端子に前記入力信号を入力し、
ＦＦ３０のＤまたはＣＫ端子に前記ＶＣＯ１５の帰還出
力信号を入力し、前記ＦＦ３０の比較出力を前記ＶＣＯ
１５に入力して位相差を０に制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路、ＭＵＳＥ信号受信装置などのクロック同期回路とし
て利用されるＰＬＬ回路およびこのＰＬＬ回路を用いた
ハイビジョン放送受信装置に関するものである。
路、ＭＵＳＥ信号受信装置などのクロック同期回路とし
て利用されるＰＬＬ回路およびこのＰＬＬ回路を用いた
ハイビジョン放送受信装置に関するものである。
【０００２】
【従来の技術】一般に、信号処理回路のクロックは、入
力信号との位相が一致していることが要求され、定常位
相誤差が０になるようなＰＬＬ回路が用いられる。図６
は、基本的な１次ループのＰＬＬ基本回路を示してい
る。この回路は、信号入力端子１０への入力信号と電圧
制御形周波数発振器（以下ＶＣＯという）１５の出力信
号とを、乗算器１１とＬＰＦ１２からなる位相比較器１
３で比較するものであるが、位相を正確に一致させるこ
とが困難である。これは、同期後の位相差が、次式で表
わされるが、Δωを０に近付けるのは、アナログの発振
器製作上限界があるからである。 定常位相誤差＝２信号の角周波数偏差Δω／ループ利得
Ｋ
力信号との位相が一致していることが要求され、定常位
相誤差が０になるようなＰＬＬ回路が用いられる。図６
は、基本的な１次ループのＰＬＬ基本回路を示してい
る。この回路は、信号入力端子１０への入力信号と電圧
制御形周波数発振器（以下ＶＣＯという）１５の出力信
号とを、乗算器１１とＬＰＦ１２からなる位相比較器１
３で比較するものであるが、位相を正確に一致させるこ
とが困難である。これは、同期後の位相差が、次式で表
わされるが、Δωを０に近付けるのは、アナログの発振
器製作上限界があるからである。 定常位相誤差＝２信号の角周波数偏差Δω／ループ利得
Ｋ
【０００３】位相差を０にする回路として、ループフィ
ルタを挿入した２次ループＰＬＬの積分形ループフィル
タ１７がある。これをディジタル回路で構成した場合を
図７に示す。この回路において、信号入力端子１０への
入力信号、ＶＣＯ１５からの出力信号ともに、２個のパ
ルス列にする。位相量を８ビットレベル（量子化８ビッ
トの例）に変換するため、２５６進８ビットのカウンタ
１８に入力し、一方の信号も周波数を合わせるためカウ
ンタ１９で分周する。
ルタを挿入した２次ループＰＬＬの積分形ループフィル
タ１７がある。これをディジタル回路で構成した場合を
図７に示す。この回路において、信号入力端子１０への
入力信号、ＶＣＯ１５からの出力信号ともに、２個のパ
ルス列にする。位相量を８ビットレベル（量子化８ビッ
トの例）に変換するため、２５６進８ビットのカウンタ
１８に入力し、一方の信号も周波数を合わせるためカウ
ンタ１９で分周する。
【０００４】カウンタ１８の各ビット出力を位相比較器
２０のＤに加え、カウンタ１９の信号は、ＣＫに入力す
る。位相比較器２０の出力端子Ｑには、ＣＫへの入力信
号の立上り時の８ビットカウンタ内容が位相誤差として
出力される。この形の位相比較は、乗算器とＬＰＦの機
能をもっている。このような回路において、図８（ａ）
のように、積分累計器２２に蓄積された積分項と、応答
を支配する定数項とが加算されてＤ／Ａ変換器２１でア
ナログ制御電圧に変換されて増幅器１４を経てＶＣＯ１
５に入力される。正極性のＶＣＯ制御特性では、図８
（ｂ）のように、負の位相誤差が発生すると、ＶＣＯ周
波数を上げるよう制御電圧を反転して図８（ｃ）のよう
に、位相誤差０の状態に制御される。
２０のＤに加え、カウンタ１９の信号は、ＣＫに入力す
る。位相比較器２０の出力端子Ｑには、ＣＫへの入力信
号の立上り時の８ビットカウンタ内容が位相誤差として
出力される。この形の位相比較は、乗算器とＬＰＦの機
能をもっている。このような回路において、図８（ａ）
のように、積分累計器２２に蓄積された積分項と、応答
を支配する定数項とが加算されてＤ／Ａ変換器２１でア
ナログ制御電圧に変換されて増幅器１４を経てＶＣＯ１
５に入力される。正極性のＶＣＯ制御特性では、図８
（ｂ）のように、負の位相誤差が発生すると、ＶＣＯ周
波数を上げるよう制御電圧を反転して図８（ｃ）のよう
に、位相誤差０の状態に制御される。
【０００５】
【発明が解決しようとする課題】図７の従来の積分形ル
ープフィルタ１７においては、正確な制御が可能である
が、回路構成がかなり複雑でコスト高になるという問題
があった。
ープフィルタ１７においては、正確な制御が可能である
が、回路構成がかなり複雑でコスト高になるという問題
があった。
【０００６】本発明は、定常位相誤差を無調整で０に近
づけること、および、回路規模の縮小とアナログ回路素
子利用を最少にすることを目的とするものである。
づけること、および、回路規模の縮小とアナログ回路素
子利用を最少にすることを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、制御入力電圧
に対応して周波数の変化する電圧制御形周波数発振器１
５と、この電圧制御形周波数発振器１５の出力信号と入
力信号との位相差を検出する位相比較用フリップフロッ
プ回路３０とからなり、この位相比較用フリップフロッ
プ回路３０のＣＫまたはＤ端子に前記入力信号を入力
し、位相比較用フリップフロップ回路３０のＤまたはＣ
Ｋ端子に前記電圧制御形周波数発振器１５の帰還出力信
号を入力し、前記位相比較用フリップフロップ回路３０
の比較出力を前記電圧制御形周波数発振器１５に入力し
て位相差を０に制御するようにしたことを特徴とするＰ
ＬＬ回路である。
に対応して周波数の変化する電圧制御形周波数発振器１
５と、この電圧制御形周波数発振器１５の出力信号と入
力信号との位相差を検出する位相比較用フリップフロッ
プ回路３０とからなり、この位相比較用フリップフロッ
プ回路３０のＣＫまたはＤ端子に前記入力信号を入力
し、位相比較用フリップフロップ回路３０のＤまたはＣ
Ｋ端子に前記電圧制御形周波数発振器１５の帰還出力信
号を入力し、前記位相比較用フリップフロップ回路３０
の比較出力を前記電圧制御形周波数発振器１５に入力し
て位相差を０に制御するようにしたことを特徴とするＰ
ＬＬ回路である。
【０００８】
【作用】本発明の基本的な考え方は、ループフィルタを
持たない１次ループＰＬＬ回路である。１次ループのＰ
ＬＬ定常位相誤差＝Δω／Ｋであるから、１次ループの
ＰＬＬ回路での定常位相誤差を０に近づけるため、本発
明では、ループ利得Ｋを無限大に近づけるようにしたも
のである。前記Ｋを安定に大きくするには、ディジタル
的な方法として量子化された信号のＭＳＢ１ビットのみ
を信号として扱えばよい。誤差量は、０を中心に正また
は負の極性を持ち、ＭＳＢはその極性を示している１ビ
ット化することで誤差量レベルの大小を問わず、常に最
大レベルまで増幅される。その結果、従来の直線状位相
比較特性に対してステップ状位相比較特性を持ち、利得
が増大し、位相誤差が０に近づく。
持たない１次ループＰＬＬ回路である。１次ループのＰ
ＬＬ定常位相誤差＝Δω／Ｋであるから、１次ループの
ＰＬＬ回路での定常位相誤差を０に近づけるため、本発
明では、ループ利得Ｋを無限大に近づけるようにしたも
のである。前記Ｋを安定に大きくするには、ディジタル
的な方法として量子化された信号のＭＳＢ１ビットのみ
を信号として扱えばよい。誤差量は、０を中心に正また
は負の極性を持ち、ＭＳＢはその極性を示している１ビ
ット化することで誤差量レベルの大小を問わず、常に最
大レベルまで増幅される。その結果、従来の直線状位相
比較特性に対してステップ状位相比較特性を持ち、利得
が増大し、位相誤差が０に近づく。
【０００９】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。本発明の基本的な考え方は、ループフィルタを持た
ない１次ループＰＬＬ回路である。１次ループのＰＬＬ
回路での定常位相誤差は、次式で表わされる。 １次ループのＰＬＬ定常位相誤差＝Δω／Ｋ この式からも分かるとおり、１次ループのＰＬＬ回路で
の定常位相誤差を０に近づけるには、ループ利得Ｋを無
限大に近づけるか、ＶＣＯの自走発振角周波数と入力信
号角周波数の差Δωを０に近づけるかの２通りの方法が
ある。Δωを０に近づけるのは、前述のように、アナロ
グの発振器製作上限界があるので、本発明では、Ｋを大
きくするようにしたものである。
る。本発明の基本的な考え方は、ループフィルタを持た
ない１次ループＰＬＬ回路である。１次ループのＰＬＬ
回路での定常位相誤差は、次式で表わされる。 １次ループのＰＬＬ定常位相誤差＝Δω／Ｋ この式からも分かるとおり、１次ループのＰＬＬ回路で
の定常位相誤差を０に近づけるには、ループ利得Ｋを無
限大に近づけるか、ＶＣＯの自走発振角周波数と入力信
号角周波数の差Δωを０に近づけるかの２通りの方法が
ある。Δωを０に近づけるのは、前述のように、アナロ
グの発振器製作上限界があるので、本発明では、Ｋを大
きくするようにしたものである。
【００１０】前記Ｋを安定に大きくするには、ディジタ
ル的な方法として量子化された信号のＭＳＢ１ビットの
みを信号として扱えばよい。誤差量は、０を中心に正ま
たは負の極性を持ち、ＭＳＢはその極性を示している１
ビット化することで誤差量レベルの大小を問わず、常に
最大レベルまで増幅される。その結果、従来の直線状位
相比較特性に対してステップ状位相比較特性を持ち、利
得が増大し、位相誤差が０に近づく。
ル的な方法として量子化された信号のＭＳＢ１ビットの
みを信号として扱えばよい。誤差量は、０を中心に正ま
たは負の極性を持ち、ＭＳＢはその極性を示している１
ビット化することで誤差量レベルの大小を問わず、常に
最大レベルまで増幅される。その結果、従来の直線状位
相比較特性に対してステップ状位相比較特性を持ち、利
得が増大し、位相誤差が０に近づく。
【００１１】具体的には、図１（ａ）（ｂ）（ｃ）
（ｄ）に示すような種々の回路構成が可能である。いず
れも、制御入力電圧に対応して周波数の変化する電圧制
御形周波数発振器（以下ＶＣＯという）１５と、このＶ
ＣＯ１５の出力信号と入力信号との位相差を検出する位
相比較用フリップフロップ回路（以下ＦＦという）３０
とからなる。このうち、図１（ａ）は、信号入力端子１
０を前記ＦＦ３０のＣＫ端子に接続し、ＦＦ３０の出力
端子Ｑバー（Ｑの否定）をＶＣＯ１５の入力側に接続
し、ＶＣＯ１５の出力側を出力端子１６に接続するとと
もに、ＦＦ３０のＤ端子に接続した例を示している。
（ｄ）に示すような種々の回路構成が可能である。いず
れも、制御入力電圧に対応して周波数の変化する電圧制
御形周波数発振器（以下ＶＣＯという）１５と、このＶ
ＣＯ１５の出力信号と入力信号との位相差を検出する位
相比較用フリップフロップ回路（以下ＦＦという）３０
とからなる。このうち、図１（ａ）は、信号入力端子１
０を前記ＦＦ３０のＣＫ端子に接続し、ＦＦ３０の出力
端子Ｑバー（Ｑの否定）をＶＣＯ１５の入力側に接続
し、ＶＣＯ１５の出力側を出力端子１６に接続するとと
もに、ＦＦ３０のＤ端子に接続した例を示している。
【００１２】図１（ｂ）は、信号入力端子１０を前記Ｆ
Ｆ３０のＤ端子に接続し、ＦＦ３０の出力端子ＱをＶＣ
Ｏ１５の入力側に接続し、ＶＣＯ１５の出力側を出力端
子１６に接続するとともに、ＦＦ３０のＣＫ端子に接続
した例を示している。
Ｆ３０のＤ端子に接続し、ＦＦ３０の出力端子ＱをＶＣ
Ｏ１５の入力側に接続し、ＶＣＯ１５の出力側を出力端
子１６に接続するとともに、ＦＦ３０のＣＫ端子に接続
した例を示している。
【００１３】図１（ｃ）は、信号入力端子１０を前記Ｆ
Ｆ３０のＣＫ端子に接続し、ＦＦ３０の出力端子ＱをＶ
ＣＯ１５の入力側に接続し、ＶＣＯ１５の出力側を出力
端子１６に接続するとともに、ＦＦ３０のＤ端子に接続
した例を示している。
Ｆ３０のＣＫ端子に接続し、ＦＦ３０の出力端子ＱをＶ
ＣＯ１５の入力側に接続し、ＶＣＯ１５の出力側を出力
端子１６に接続するとともに、ＦＦ３０のＤ端子に接続
した例を示している。
【００１４】図１（ｄ）は、信号入力端子１０を前記Ｆ
Ｆ３０のＤ端子に接続し、ＦＦ３０の出力端子Ｑバーを
ＶＣＯ１５の入力側に接続し、ＶＣＯ１５の出力側を出
力端子１６に接続するとともに、ＦＦ３０のＣＫ端子に
接続した例を示している。これらの例のうち、図１
（ａ）（ｂ）は、ＶＣＯ発振周波数特性が制御入力電圧
に対して正の勾配を持つ場合であり、また、図１（ｃ）
（ｄ）は、ＶＣＯ発振周波数特性が制御入力電圧に対し
て負の勾配を持つ場合である。
Ｆ３０のＤ端子に接続し、ＦＦ３０の出力端子Ｑバーを
ＶＣＯ１５の入力側に接続し、ＶＣＯ１５の出力側を出
力端子１６に接続するとともに、ＦＦ３０のＣＫ端子に
接続した例を示している。これらの例のうち、図１
（ａ）（ｂ）は、ＶＣＯ発振周波数特性が制御入力電圧
に対して正の勾配を持つ場合であり、また、図１（ｃ）
（ｄ）は、ＶＣＯ発振周波数特性が制御入力電圧に対し
て負の勾配を持つ場合である。
【００１５】このような回路構成において、位相差と誤
差量との関係を示す位相比較特性は、図２に示すよう
に、従来回路では点線で表わした直線状の特性となり、
本発明回路では実線で表わしたステップ状の特性とな
る。また、位相差と利得との関係を示す位相比較器の利
得は、図３に示すように、従来回路では点線で表わした
直線状の特性となり、本発明回路では実線で表わしたス
テップ状の特性となる。
差量との関係を示す位相比較特性は、図２に示すよう
に、従来回路では点線で表わした直線状の特性となり、
本発明回路では実線で表わしたステップ状の特性とな
る。また、位相差と利得との関係を示す位相比較器の利
得は、図３に示すように、従来回路では点線で表わした
直線状の特性となり、本発明回路では実線で表わしたス
テップ状の特性となる。
【００１６】すなわち、図４（ａ）のように、信号入力
端子１０への入力信号をＶＣＯ１５からの帰還信号の立
上りでサンプリングした場合において、入力信号が
「１」の間は、周波数が変化してもＦＦ３０の比較出力
は１、１、１、…と、「１」が継続し、また、図４
（ｂ）のように、信号入力端子１０への入力信号をＶＣ
Ｏ１５からの帰還信号の立上りでサンプリングした場合
において、入力信号が「０」の間は、周波数が変化して
もＦＦ３０の比較出力は０、０、０、…と、「０」が継
続する。このような図４（ａ）の状態と（ｂ）の状態が
交互に繰り返して次第に「１」「０」「１」「０」…に
収束し、図５に示すように位相差０の状態となる。
端子１０への入力信号をＶＣＯ１５からの帰還信号の立
上りでサンプリングした場合において、入力信号が
「１」の間は、周波数が変化してもＦＦ３０の比較出力
は１、１、１、…と、「１」が継続し、また、図４
（ｂ）のように、信号入力端子１０への入力信号をＶＣ
Ｏ１５からの帰還信号の立上りでサンプリングした場合
において、入力信号が「０」の間は、周波数が変化して
もＦＦ３０の比較出力は０、０、０、…と、「０」が継
続する。このような図４（ａ）の状態と（ｂ）の状態が
交互に繰り返して次第に「１」「０」「１」「０」…に
収束し、図５に示すように位相差０の状態となる。
【００１７】つぎに、以上のようなＰＬＬ回路を、ＶＣ
Ｏの発振周波数を制御するためＭＵＳＥ信号の水平同期
を基準信号にしたハイビジョン放送受信装置に利用した
場合について説明する。ＭＵＳＥ系の基本クロック周波
数は、ＭＵＳＥ信号のサンプリング周波数１６．２ＭＨ
ｚ用と内部演算処理のため３２．４ＭＨｚにしている。
３２．４ＭＨｚの発振器は、図９に示すように、電圧制
御発振器（以下ＶＣＯという）３６を外付けし、このＶ
ＣＯ３６の発振周波数を制御するためＭＵＳＥ信号の水
平同期を基準信号にしたＰＬＬ回路を構成している。
Ｏの発振周波数を制御するためＭＵＳＥ信号の水平同期
を基準信号にしたハイビジョン放送受信装置に利用した
場合について説明する。ＭＵＳＥ系の基本クロック周波
数は、ＭＵＳＥ信号のサンプリング周波数１６．２ＭＨ
ｚ用と内部演算処理のため３２．４ＭＨｚにしている。
３２．４ＭＨｚの発振器は、図９に示すように、電圧制
御発振器（以下ＶＣＯという）３６を外付けし、このＶ
ＣＯ３６の発振周波数を制御するためＭＵＳＥ信号の水
平同期を基準信号にしたＰＬＬ回路を構成している。
【００１８】ＭＵＳＥ信号の水平同期信号は、図１０に
示すとおりであり、水平基準位相点にＡ／Ｄ変換用の１
６．２ＭＨｚクロックの立上り（Ａ／Ｄ変換がクロック
の立上りでサンプルする場合）を一致させる。このた
め、図１ないし図５により説明した前述の本発明を利用
して、ＰＬＬの位相誤差を無調整で０に近づけるような
回路構成とする。すなわち、ＰＬＬ部の主たる構成は、
図９に示すＨＤ信号検出回路３２、ＨＤ極性反転回路３
３、および位相差を検出する位相比較用フリップフロッ
プ回路からなる位相比較器３４であり、出力は制御レベ
ルに応じた幅を持つ１ビットのパルスで、ＶＣＯ３６の
制御電圧とすることができる。
示すとおりであり、水平基準位相点にＡ／Ｄ変換用の１
６．２ＭＨｚクロックの立上り（Ａ／Ｄ変換がクロック
の立上りでサンプルする場合）を一致させる。このた
め、図１ないし図５により説明した前述の本発明を利用
して、ＰＬＬの位相誤差を無調整で０に近づけるような
回路構成とする。すなわち、ＰＬＬ部の主たる構成は、
図９に示すＨＤ信号検出回路３２、ＨＤ極性反転回路３
３、および位相差を検出する位相比較用フリップフロッ
プ回路からなる位相比較器３４であり、出力は制御レベ
ルに応じた幅を持つ１ビットのパルスで、ＶＣＯ３６の
制御電圧とすることができる。
【００１９】処理基準データ発生回路３９では、Ａ／Ｄ
変換回路３１でサンプルされた８ビットのＭＵＳＥ信号
がまず１６．２ＭＨｚクロックの立上りでラッチされ
る。この出力は、ＨＤ信号検出回路３２へ送られるとと
もに、フレーム同期回路３８へ送られて内部処理信号の
制御信号発生タイミングに関する処理データとなる。
変換回路３１でサンプルされた８ビットのＭＵＳＥ信号
がまず１６．２ＭＨｚクロックの立上りでラッチされ
る。この出力は、ＨＤ信号検出回路３２へ送られるとと
もに、フレーム同期回路３８へ送られて内部処理信号の
制御信号発生タイミングに関する処理データとなる。
【００２０】前記ＨＤ信号検出回路３２では、伝送され
るＭＵＳＥ原信号と、サンプリングされた信号との水平
基準位相点のずれ量を１つ置きの３点のサンプル値を取
り、両端の加算平均値と中央の値の差から求める。この
値によってＨＤ検出と、位相量とが判明する。
るＭＵＳＥ原信号と、サンプリングされた信号との水平
基準位相点のずれ量を１つ置きの３点のサンプル値を取
り、両端の加算平均値と中央の値の差から求める。この
値によってＨＤ検出と、位相量とが判明する。
【００２１】図１１によりさらに詳しく説明すると、前
記３点を図１１（ａ）のＳ０、Ｓ２、Ｓ４とし、これら
の点におけるサンプル値をＱ０、Ｑ２、Ｑ４とすると、
Ｓ２点における位相のずれ量は、次式の演算によって求
められる。 Ｑ２−（Ｑ０＋Ｑ４）／２ この演算によってＨＤ区間でのクランプなどの直流的レ
ベル変動の影響は除去される。ＨＤ信号検出回路３２で
は、処理基準データを５段シフトレジスタへ１６．２Ｍ
Ｈｚクロックの立ち下がりで順次蓄え、まず、（Ｑ０＋
Ｑ４）を演算し、加算器キャリーを含めた上位８ビット
をとって１／２にし平均値を取る。この結果は、クロッ
ク立上りでラッチされる。
記３点を図１１（ａ）のＳ０、Ｓ２、Ｓ４とし、これら
の点におけるサンプル値をＱ０、Ｑ２、Ｑ４とすると、
Ｓ２点における位相のずれ量は、次式の演算によって求
められる。 Ｑ２−（Ｑ０＋Ｑ４）／２ この演算によってＨＤ区間でのクランプなどの直流的レ
ベル変動の影響は除去される。ＨＤ信号検出回路３２で
は、処理基準データを５段シフトレジスタへ１６．２Ｍ
Ｈｚクロックの立ち下がりで順次蓄え、まず、（Ｑ０＋
Ｑ４）を演算し、加算器キャリーを含めた上位８ビット
をとって１／２にし平均値を取る。この結果は、クロッ
ク立上りでラッチされる。
【００２２】加算結果が１クロックの遅延を伴うため、
つぎの演算は、Ｑ２を１クロック遅延したＱ３との間で
行う。したがって、回路の見かけ上の計算は次式のとお
りとなる。 Ｑ３−（Ｑ０＋Ｑ４）／２ これらの演算過程は、ＨＤ区間内で図１１（ａ）（ｂ）
（ｃ）のように順次変化して（ｄ）のような出力とな
る。
つぎの演算は、Ｑ２を１クロック遅延したＱ３との間で
行う。したがって、回路の見かけ上の計算は次式のとお
りとなる。 Ｑ３−（Ｑ０＋Ｑ４）／２ これらの演算過程は、ＨＤ区間内で図１１（ａ）（ｂ）
（ｃ）のように順次変化して（ｄ）のような出力とな
る。
【００２３】基準位相点と１６．２ＭＨｚクロック立上
りの一致、すなわち、位相誤差を小さくするためにはル
ープ利得を大きくすればよい。そこで、図１１（ｄ）の
ように、ＨＤ信号検出回路３２の減算器における出力の
最上位ビットだけを取り、位相量が正のとき「０」、負
のとき「１」の１ビット量子化することで値を拡大して
いる。この結果、基準位相点近傍の位相比較の相対利得
は、前記図３のように飛躍的に増大し、完全積分形のル
ープフィルタを持たない１次ループＰＬＬの本発明回路
であっても位相調整器を必要としない程度の定常位相誤
差０の状態となる。図９において、３５はフィルタ、３
７は２分周回路、４０はコントロール回路である。
りの一致、すなわち、位相誤差を小さくするためにはル
ープ利得を大きくすればよい。そこで、図１１（ｄ）の
ように、ＨＤ信号検出回路３２の減算器における出力の
最上位ビットだけを取り、位相量が正のとき「０」、負
のとき「１」の１ビット量子化することで値を拡大して
いる。この結果、基準位相点近傍の位相比較の相対利得
は、前記図３のように飛躍的に増大し、完全積分形のル
ープフィルタを持たない１次ループＰＬＬの本発明回路
であっても位相調整器を必要としない程度の定常位相誤
差０の状態となる。図９において、３５はフィルタ、３
７は２分周回路、４０はコントロール回路である。
【００２４】
【発明の効果】（１）ＶＣＯ制御信号が２値であり、正
と負の勾配の変換が容易で、面倒なＤ／Ａ変換を必要と
しない。 （２）ループ利得を上げる特別な増幅器を必要としな
い。 （３）定常位相誤差を実用上０にすることができる。 （４）回路構成素子が極めて少なく、動作が安定でコス
トが安くなる。 （５）位相差を無調整で０に近づけることができる。 （６）同期速度が従来より十分早い。
と負の勾配の変換が容易で、面倒なＤ／Ａ変換を必要と
しない。 （２）ループ利得を上げる特別な増幅器を必要としな
い。 （３）定常位相誤差を実用上０にすることができる。 （４）回路構成素子が極めて少なく、動作が安定でコス
トが安くなる。 （５）位相差を無調整で０に近づけることができる。 （６）同期速度が従来より十分早い。
【図１】本発明によるＰＬＬ回路の第１、第２、第３お
よび第４実施例を示すブロック図である。
よび第４実施例を示すブロック図である。
【図２】位相差と誤差量の関係を示す位相比較特性図で
ある。
ある。
【図３】位相差と利得の関係を示す比較器の利得特性図
である。
である。
【図４】位相差があるときの各部の波形図である。
【図５】位相差が０のときの各部の波形図である。
【図６】従来のＰＬＬ回路のブロック図である。
【図７】従来の完全積分形ＰＬＬ回路のブロック図であ
る。
る。
【図８】図７の回路の波形図である。
【図９】本発明のＰＬＬ回路をハイビジョン放送受信装
置に利用した場合のブロック図である。
置に利用した場合のブロック図である。
【図１０】図９における水平同期ＨＤ波形図である。
【図１１】図９における位相量の演算過程を示す説明図
である。
である。
１０…信号入力端子、１１…乗算器、１２…ＬＰＦ、１
３…位相比較器、１４…増幅器、１５…電圧制御形周波
数発振器（ＶＣＯ）、１６…出力端子、１７…積分形ル
ープフィルタ、１８…カウンタ、１９…カウンタ、２０
…位相比較器、２１…Ｄ／Ａ変換器、２２…積分累計
器、３０…位相比較用フリップフロップ回路（ＦＦ）、
３１…Ａ／Ｄ変換回路、３２…ＨＤ信号検出回路、３３
…ＨＤ極性反転回路、３４…位相比較器、３５…フィル
タ、３６…電圧制御発振器（ＶＣＯ）、３７…２分周回
路、３８…フレーム同期回路、３９…処理基準データ発
生回路、４０…コントロール回路。
３…位相比較器、１４…増幅器、１５…電圧制御形周波
数発振器（ＶＣＯ）、１６…出力端子、１７…積分形ル
ープフィルタ、１８…カウンタ、１９…カウンタ、２０
…位相比較器、２１…Ｄ／Ａ変換器、２２…積分累計
器、３０…位相比較用フリップフロップ回路（ＦＦ）、
３１…Ａ／Ｄ変換回路、３２…ＨＤ信号検出回路、３３
…ＨＤ極性反転回路、３４…位相比較器、３５…フィル
タ、３６…電圧制御発振器（ＶＣＯ）、３７…２分周回
路、３８…フレーム同期回路、３９…処理基準データ発
生回路、４０…コントロール回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅見 文孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 制御入力電圧に対応して周波数の変化す
る電圧制御形周波数発振器１５と、この電圧制御形周波
数発振器１５の出力信号と入力信号との位相差を検出す
る位相比較用フリップフロップ回路３０とからなり、こ
の位相比較用フリップフロップ回路３０のＣＫまたはＤ
端子に前記入力信号を入力し、位相比較用フリップフロ
ップ回路３０のＤまたはＣＫ端子に前記電圧制御形周波
数発振器１５の帰還出力信号を入力し、前記位相比較用
フリップフロップ回路３０の比較出力を前記電圧制御形
周波数発振器１５に入力して位相差を０に制御するよう
にしたことを特徴とするＰＬＬ回路。 - 【請求項２】 外付けした電圧制御形周波数発振器３６
の発振周波数を制御するためＭＵＳＥ信号の水平同期を
基準信号にしたハイビジョン放送受信装置において、Ｍ
ＵＳＥ入力信号と電圧制御形周波数発振器３６の出力信
号の位相比較および電圧制御形周波数発振器３６の制御
用として、制御入力電圧に対応して周波数の変化する電
圧制御形周波数発振器３６と、この電圧制御形周波数発
振器３６の出力信号と前記入力信号との位相差を検出す
る位相比較用フリップフロップ回路で構成した位相比較
器３４とからなり、この位相比較器３４のＣＫまたはＤ
端子に前記入力信号を入力し、位相比較器３４のＤまた
はＣＫ端子に前記電圧制御形周波数発振器３６の帰還出
力信号を入力し、前記位相比較器３４の比較出力を前記
電圧制御形周波数発振器３６に入力して位相差を０に制
御するようにしたＰＬＬ回路を具備してなることを特徴
とするハイビジョン放送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131470A JPH0730411A (ja) | 1993-05-08 | 1993-05-08 | Ｐｌｌ回路およびこのｐｌｌ回路を用いたハイビジョン放送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131470A JPH0730411A (ja) | 1993-05-08 | 1993-05-08 | Ｐｌｌ回路およびこのｐｌｌ回路を用いたハイビジョン放送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730411A true JPH0730411A (ja) | 1995-01-31 |
Family
ID=15058723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131470A Withdrawn JPH0730411A (ja) | 1993-05-08 | 1993-05-08 | Ｐｌｌ回路およびこのｐｌｌ回路を用いたハイビジョン放送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102055543B (zh) | 2009-11-05 | 2013-03-27 | 博通集成电路（上海）有限公司 | 解调广播接收机 |
-
1993
- 1993-05-08 JP JP5131470A patent/JPH0730411A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102055543B (zh) | 2009-11-05 | 2013-03-27 | 博通集成电路（上海）有限公司 | 解调广播接收机 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |