JPH0730421A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 低雑音のＤ／Ａ変換器を提供すること。 【構成】 デジタルデータＤを、レジスタ３ａ，３ｂに
よって、サンプリング周期Ｔｓの位相差を持つデータＤ
ｏｄｄ，Ｄｅｖｅｎに分割し、Ｄ／Ａ変換部４ａ，４ｂ
の複数の電流スイッチＣＳを個別に作動させ、ビットに
対応して重み付けされた電流ｉの総和である出力電流Ｉ
１，Ｉ２を得、加算回路６で加算する。重み付けの際
に、発振回路５から出力されるサンプリング周期Ｔｓに
同期した正弦波信号Ｓ，バーＳを用いて、電流スイッチ
ＣＳの導電度を制御し、個々の電流ｉをすべて滑らかな
正弦波波形に変換し、ＯＮ／ＯＦＦすることによって、
急激な電流変化による雑音発生を抑制する。分割された
データＤを別個に変換し、再加算することによって、高
調波を相殺し、波形復元性を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｄ／Ａ（デジタル／ア
ナログ）変換器に関し、さらに詳しくはマルチビット方
式のＤ／Ａ変換器などに好適に実施されるＤ／Ａ変換器
に関する。

【０００２】

【従来の技術】入力されるデジタルデータをアナログデ
ータに変換する、いわゆるＤ／Ａ変換器には種々の方式
があるが、ラダー抵抗網を用いたマルチビット方式のＤ
／Ａ変換器が広く知られている。マルチビット方式は、
電流源とビット数に対応するラダー抵抗網とスイッチと
を用意し、サンプリング周期ごとにデジタルデータの最
上位（ＭＳＢ）から最下位（ＬＳＢ）までのビットコー
ドにしたがって前記スイッチを個々に作動させ、ビット
に応じて流れる電流の総和を求めてアナログ出力に変換
するものである。

【０００３】図６は、ラダー抵抗網型Ｄ／Ａ変換回路の
構成を示す回路図である。ラダー抵抗網型Ｄ／Ａ変換回
路５１は、入力されるデジタルデータＤを一定期間ラッ
チするデータラッチ回路５２と、デジタルデータＤのビ
ット数ｎに対応する複数の電流スイッチＣＳと、抵抗値
がＲとその２倍の２Ｒの抵抗とをはしご状に接続したＲ
−２Ｒ型ラダー抵抗網ＲＮとで構成される。入力される
デジタルデータＤ（ｎ−１），Ｄ（ｎ−２），…，Ｄ０
をデータラッチ回路５２でラッチし、各ビットによって
対応する電流スイッチＣＳを個々にＯＮ／ＯＦＦさせ
て、その重みに応じた電流ｉ（ｎ−１），ｉ（ｎ−
２），…，ｉ０の総和を電流／電圧変換回路５３によっ
て電圧レベルに変換してアナログ出力を得るものであ
る。

【０００４】図７は、従来技術によるマルチビット方式
のＤ／Ａ変換器の構成を示すブロック図である。Ｄ／Ａ
変換器１０１は、前述のラダー抵抗網と電流スイッチと
ラッチ回路とを備えるＤ／Ａ変換部１０２と、演算増幅
器などで実現される電流／電圧変換回路１０３と、ロー
パスフィルタ１０４とで構成される。Ｄ／Ａ変換部１０
２には複数ビットのデジタルデータＤと、サンプリング
クロック信号ＣＬＫが入力される。デジタルデータＤ
は、サンプリング周期の期間ラッチされ、各ビットで対
応する電流スイッチをＯＮ／ＯＦＦ制御し、ビットの重
みに応じた電流の総和である出力電流Ｉｏｕｔを次段の
電流／電圧変換回路１０３に入力して、アナログ出力Ｖ
ｏｕｔに変換する。アナログ出力Ｖｏｕｔは、さらにロ
ーパスフィルタ１０４を通してアナログ出力Ｖｏｕｔに
含まれている高次の高調波を除去して、連続した元の波
形であるアナログデータに復元される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
技術によるＤ／Ａ変換器は、電流スイッチを方形波のデ
ジタル信号で駆動するため、アナログ出力の波形は、た
とえば図８（１）に示されるような方形波から成るぎざ
ぎざの階段波形となって、高次の高調波を含むため、ロ
ーパスフィルタを用いてぎざぎざを除去し、図８（２）
に示されるアナログ波形に復元せねばならず、高周波特
性の優れた高次のフィルタが必要とされ、また電流の急
激なレベル変化に伴って多量の高周波ノイズが発生し、
近接回路の信号対雑音比（Ｓ／Ｎ）を悪化させるという
問題点があり、このため雑音防止用フィルタが必要とさ
れるなど、コストアップを招く問題点も多く存在する。

【０００６】本発明の目的は、上述の問題点を解消し、
原波形の復元性に富み、雑音の発生が抑制されたＤ／Ａ
変換器を提供することである。

【０００７】

【課題を解決するための手段】本発明は、複数ビットか
ら成るデジタルデータ入力を、各ビットに対応して重み
付けし、重みに対応するアナログ量の総和を求めてアナ
ログデータに変換するＤ／Ａ変換器において、サンプリ
ングクロック信号を加工して、所定の周期と位相差を有
する複数のタイミング信号を生成するタイミング信号発
生手段と、入力されるデジタルデータを、前記複数のタ
イミング信号によって一定期間ラッチし、その位相差に
基づいて、奇数番のデータと偶数番のデータとに分割す
るデータ分割手段と、前記分割されたデータに対応し、
各データを構成するビットによって作動する複数のスイ
ッチ回路と電流源回路とを備え、スイッチ回路を通過す
る電流の総和を出力する一対のデータ変換手段と、前記
タイミング信号に同期した正弦波信号を生成して出力す
る制御信号発生手段と、前記一対のデータ変換手段の出
力を加算する加算回路と、加算回路の出力を電圧レベル
に変換して出力する電流／電圧変換回路とを含み、前記
正弦波信号を前記一対のデータ変換手段に入力して、前
記スイッチ回路の導電度を制御し、スイッチ回路を通過
する電流を正弦波によって振幅変調することを特徴とす
るＤ／Ａ変換器である。

【０００８】

【作用】本発明に従うＤ／Ａ変換器は、タイミング信号
発生手段から出力される所定の周期と位相差とをもつ複
数のタイミング信号によって、データ分割手段が入力さ
れるデジタルデータを一定期間ラッチ後、奇数番のデー
タと偶数番のデータとに分割する。

【０００９】２つのグループに分割されたデジタルデー
タは、それぞれ複数のスイッチ回路と電流源回路とを備
える一対のデータ変換手段に入力され、ビットの重みに
対応する電流がスイッチ回路を通過する。

【００１０】制御信号発生手段は、前記タイミング信号
に同期した正弦波信号を出力し、前記データ変換手段に
設けられている複数のスイッチ回路の導電度を制御す
る。これによってデータ変換手段からは、前記スイッチ
回路を通過する際に正弦波信号によって振幅変調された
電流の総和が出力される。双方の電流の総和は加算回路
によって加算され、電流／電圧変換回路によって電圧レ
ベルに変換されアナログデータが出力される。

【００１１】本発明においては、前記重み付けの際にス
イッチ回路を通過する電流は、滑らかな正弦波波形に変
換されてＯＮ／ＯＦＦされるので、スイッチング時の急
激な電流変化による雑音発生が抑制される。また入力さ
れるデータを分割して別個に変換し、再加算するので、
加算時に高調波は相殺され、良好な波形を得ることがで
きる。

【００１２】

【実施例】図１は、本発明の一実施例であるＤ／Ａ変換
器の構成を示すブロック図である。Ｄ／Ａ変換器１は、
タイミング信号発生手段である分周回路２と、データ分
割手段であるデータラッチ回路３と、データ変換手段で
ある２個のＤ／Ａ変換部４ａ，４ｂと、制御信号発生手
段である発振回路５と、加算回路６と、電流／電圧変換
回路７のブロックを含み、ｎビットのデジタルデータＤ
と、周期Ｔｓのサンプリングクロック信号ＳＣＫとが入
力される。

【００１３】分周回路２は、入力されるサンプリングク
ロック信号ＳＣＫを分周して周期２Ｔｓのタイミング信
号ＴＣＫを生成し、さらに図示しない論理回路を介して
１／２周期（＝Ｔｓ）の位相差をもつ２個のワードラッ
チクロック信号ＷＣＫ１，ＷＣＫ２を生成する。

【００１４】データラッチ回路３は、デジタルデータ
（以下、「データ」ということがある）Ｄのビット数ｎ
に対応する入力端子をもつレジスタ３ａ，３ｂによって
実現される。デジタルデータＤはレジスタ３ａ，３ｂに
並列に入力され、前記１／２周期の位相差をもつワード
ラッチクロック信号ＷＣＫ１，ＷＣＫ２はレジスタ３
ａ，３ｂのクロック端子に個別に入力される。サンプリ
ング周期Ｔｓにしたがって入力されるデータＤは、レジ
スタ３ａ，３ｂによって一旦保持された後、ワードラッ
チクロック信号ＷＣＫのタイミングで更新される。その
際にワードラッチクロック信号ＷＣＫ１，ＷＣＫ２の位
相差Ｔｓによって、データＤは、奇数番のデータＤｏｄ
ｄ（ｏｄｄ＝１，３，５，…）と、偶数番のデータＤｅ
ｖｅｎ（ｅｖｅｎ＝２，４，６，…）とに分割され、レ
ジスタ３ａからは奇数番のデータＤｏｄｄが出力され、
レジスタ３ｂからは偶数番のデータＤｅｖｅｎが出力さ
れる。

【００１５】奇数番データＤｏｄｄと、偶数番データＤ
ｅｖｅｎとは、それぞれＤ／Ａ変換部４ａ，４ｂに個別
に入力される。一対のＤ／Ａ変換部４ａ，４ｂは同じ構
成であり、図示しないＲ−２Ｒラダー抵抗網と、複数の
電流源回路とスイッチ回路とから成る電流スイッチとを
備え、データＤｏｄｄ，Ｄｅｖｅｎの各ビットによって
スイッチ回路が作動し、ラインＬ１，Ｌ２には個々のス
イッチ回路を通過する電流の総和である出力電流Ｉ１，
Ｉ２の値に相当するレベルが導出される。個々の電流ス
イッチは、いずれも半導体スイッチング素子によって実
現される。

【００１６】発振回路５は、たとえばＰＬＬ回路によっ
て実現され、前記タイミング信号ＴＣＫに同期した一対
の正弦波信号Ｓ，バーＳを対応するＤ／Ａ変換部４ａ，
４ｂに出力し、前記電流スイッチの導電度を制御する。
これによって前記出力電流Ｉ１，Ｉ２は、互いに逆位相
の正弦波波形となる。

【００１７】本発明において注目すべきは、前述のよう
に、入力されるデジタルデータＤを、サンプリング周期
の２倍の周期で、２つのデータＤｏｄｄ，Ｄｅｖｅｎに
分割し、個別にＤ／Ａ変換を行った後に加算して総出力
電流Ｉｏｕｔを得るようにしていることと、発振回路５
を設けて、その出力である正弦波信号Ｓ，バーＳによっ
てＤ／Ａ変換部４ａ，４ｂ内の電流スイッチの導電度を
制御して電流スイッチを通過する電流を振幅変調するよ
うにしていることであるが、これらについては後述す
る。

【００１８】出力電流Ｉ１，Ｉ２に相当するレベルは、
加算回路６で加算され、総出力電流Ｉｏｕｔの値に相当
するレベルが電流／電圧変換回路７を介して電圧に変換
され、アナログ出力電圧Ｖｏｕｔが出力される。出力電
圧Ｖｏｕｔを図示しないローパスフィルタに通すことに
よって、原信号のアナログ波形が復元される。

【００１９】Ｄ／Ａ変換部４ａ，４ｂからの出力電流Ｉ
１，Ｉ２は、互いに逆位相で出力されるので、加算時に
出力電流Ｉ１，Ｉ２に含まれている脈流成分は相殺さ
れ、出力には現れない。また分割されたデータは互いに
１／２周期の位相差があるため、デジタルデータＤに
「１」が連続して入力されても、加算回路６の出力は
「１」が保たれることになる。総出力電流Ｉｏｕｔは滑
らかな正弦波波形であり、従来例のような階段状波形で
はないから、高次のフィルタは不要となりフィルタの構
成が簡単化される。

【００２０】またＤ／Ａ変換部４ａ，４ｂ内の電流スイ
ッチは、正弦波の滑らかな電流のＯＮ／ＯＦＦを繰り返
しており、電流の急激な変化が無い。したがって電流Ｏ
Ｎ／ＯＦＦに伴う高周波雑音の発生が著しく低減され
る。それぞれの電流スイッチは、正弦波で元のサンプリ
ング周期Ｔｓの２倍周期で制御されるから、高いスルー
レートやセットリングタイムの短縮化などの高速性が要
求されることもなく、回路のコストが低減化されるな
ど、多くの利点を有するのである。

【００２１】図２は、本発明の一実施例であるＤ／Ａ変
換器の構成を示す回路図である。図２において前掲図１
に対応する部分には同一の参照符を付してある。

【００２２】次に各ブロックについて説明する。図１を
あわせて参照して、分周回路２は、Ｄ型フリップフロッ
プ回路（以下「Ｄ−ＦＦ回路」という）２ａと、２個の
ＡＮＤゲート２ｂ，２ｃとで形成される。周期Ｔｓのサ
ンプリングクロック信号ＣＬＫは、Ｄ−ＦＦ回路２ａの
クロック端子ＣＫに入力されるとともに、ＡＮＤゲート
２ｂ，２ｃの各一方の端子に負論理で入力される。Ｄ−
ＦＦ回路２ａのデータ端子Ｄは反転出力端子・バーＱに
接続され、さらにＡＮＤゲート２ｂ，２ｃの他方の入力
端子に接続されている。Ｄ−ＦＦ回路２ａの出力・バー
Ｑは、ＡＮＤゲート２ｂには正論理、ＡＮＤゲート２ｃ
には負論理で入力される。

【００２３】サンプリングクロック信号ＣＬＫはＤ−Ｆ
Ｆ回路２ａによって分周され、２倍の周期２Ｔｓのタイ
ミング信号ＴＣＫが出力され、ＡＮＤゲート２ｂとＡＮ
Ｄゲート２ｃからは、周期２Ｔｓの第１ワードラッチク
ロック信号ＷＣＫ１と、第２ワードラッチクロック信号
ＷＣＫ２とが出力される。第１ワードクロック信号ＷＣ
Ｋ１と第２ワードクロック信号ＷＣＫ２はたがいに１／
２周期（＝Ｔｓ）の位相差をもち、第１ワードラッチク
ロック信号ＷＣＫ１は前記データラッチ回路３の第１レ
ジスタ３ａのクロック端子に入力され、第２ワードラッ
チクロック信号ＷＣＫ２は第２レジスタ３ｂのクロック
端子に入力される。

【００２４】データラッチ回路３は、入力されるデジタ
ルデータＤのビット数ｎに対応する入力端子をもつ２個
のレジスタ３ａ，３ｂで形成されている。デジタルデー
タＤはレジスタ３ａ，３ｂに並列に入力され、クロック
端子ＣＫに与えられるワードラッチクロック信号（以
下、単に「クロック信号」ということもある）ＷＣＫ
１，ＷＣＫ２の立下がりのタイミングで個別にラッチさ
れ、次のワードラッチクロック信号ＷＣＫでデータが更
新される。前述のように、クロック信号ＷＣＫ１，ＷＣ
Ｋ２は、たがいに１／２周期（＝Ｔｓ）の位相差が与え
られているから、データＤは、レジスタ３ａ，３ｂによ
って、サンプリング周期Ｔｓで交互にラッチされ、これ
によって奇数番データＤｏｄｄと偶数番データＤｅｖｅ
ｎに分割されて次段のＤ／Ａ変換部４ａ，４ｂに順次的
に入力される。

【００２５】２個のＤ／Ａ変換部４ａ，４ｂは同一構成
のため、奇数番データＤｏｄｄが入力されるＤ／Ａ変換
部４ａについて説明する。Ｄ／Ａ変換部４ａは、データ
Ｄのビット数ｎに対応する複数の電流イッチＣＳ（ｎ−
１），ＣＳ（ｎ−２），…，ＣＳ１，ＣＳ０（総称する
ときは参照符ＣＳを用いる）と、Ｒ−２Ｒラダー抵抗網
ＲＮ（以下「ラダー抵抗網」という）とを含み、電流ス
イッチＣＳの他端には電圧−Ｖｃｃが印加される。

【００２６】前記複数の電流スイッチＣＳは、スイッチ
回路Ａ（ｎ−１），Ａ（ｎ−２），…，Ａ０（総称する
ときは参照符Ａを用いる）と、電流源回路Ｂ（ｎ−
１），Ｂ（ｎ−２），…，Ｂ０（総称するときは参照符
Ｂを用いる）とから形成され、個々のスイッチ回路Ａ
は、入力される奇数番データＤｏｄｄのビットによって
駆動され、ビットが「１」のとき、電流源回路Ｂとラダ
ー抵抗網ＲＮとが接続され、ビットの重みに対応して電
流が流れる。個々の電流源回路Ｂは、トランジスタＴｒ
と、抵抗Ｒｅの直列回路で形成され、トランジスタＴｒ
のベースには発振回路５から出力される正弦波信号Ｓが
ラインＬ３を介して共通に印加される。これによってト
ランジスタＴｒの導電度が前記正弦波信号Ｓの波形変化
にしたがって変化し、ラダー抵抗網ＲＮを流れる個々の
電流は、前記正弦波信号Ｓの波形に追随したものとな
り、ラインＬ１からは、それらの総和である出力電流Ｉ
１に相当するレベルが導出される。もう一方の偶数番デ
ータＤｅｖｅｎが入力されるＤ／Ａ変換部４ｂは、正弦
波信号・バーＳによって、ラインＬ２から導出される出
力電流Ｉ２が出力電流Ｉ１とは逆位相であることを除い
て、その他はＤ／Ａ変換部４ａと同じである。

【００２７】発振回路５は、位相比較回路５ａと、ＶＣ
Ｏ（電圧制御発振器）５ｂと、シュミット回路５ｃと、
出力Ｓを反転させるインバータ５ｄとを含み、ＰＬＬ
（フェースロックドループ）回路で実現される。位相比
較回路５ｂの端子Ｐａにはシュミット回路５ｃを介して
ＶＣＯ５ｂの出力Ｓがフィードバックされ、端子Ｐｂに
は前記タイミング信号ＴＣＫが入力される。シュミット
回路５ｃによって、ＶＣＯ５ｂの出力は、ゼロクロスポ
イントを基準として２値化されるため、発信回路５から
は、タイミング信号ＴＣＫの立上がりおよび立下がりと
完全に同期した正弦波信号Ｓが出力される。正弦波信号
Ｓと、インバータ５ｄを介して反転される逆位相の正弦
波信号・バーＳとは、ラインＬ３とラインＬ４とを介し
て、Ｄ／Ａ変換部４ａ，４ｂの電流源回路Ｂのトランジ
スタＴｒのベースに印加され、トランジスタＴｒの導電
度が制御される。本実施例ではこのようにＰＬＬ回路を
用いて正弦波信号Ｓを生成しているけれども、正弦波に
限定されるものではなく、たとえば３角波であってもよ
い。これによって回路構成が簡単化される。ただし正弦
波信号Ｓを用いる場合に比べて精度は若干低下する。

【００２８】出力電流Ｉ１，Ｉ２は、加算回路６によっ
て加算され、和電流Ｉｏｕｔ（＝Ｉ１＋Ｉ２）に相当す
るレベルが電流／電圧変換回路７に入力される。電流／
電圧変換回路７は、演算増幅器によって実現され、その
入出力端子間に接続されている帰還抵抗Ｒｆによって、
前記和電流Ｉｏｕｔと帰還抵抗Ｒｆとの積のアナログ出
力電圧Ｖｏｕｔ＝Ｒｆ・Ｉｏｕｔが出力されることにな
る。

【００２９】図３は、本実施例のＤ／Ａ変換部４ａ，４
ｂに用いられる電流スイッチの構成を示す回路図であ
る。電流スイッチＣＳは、トランジスタＴｒ１，Ｔｒ２
による差動増幅回路ａと、トランジスタＴｒ５と抵抗Ｒ
ｅのエミッタ接地回路による電流源回路ｂと、トランジ
スタＴｒ３，Ｔｒ４によるレベルシフト回路ｃとを含ん
で構成され、１個の電流スイッチＣＳがデータＤの１ビ
ットに対応する。図２をあわせて参照して、差動増幅回
路ａの一方のトランジスタＴｒ２が図２のスイッチ回路
Ａに、電流源回路ｂが図２の電流源回路Ｂにそれぞれ対
応するものである。差動増幅回路ａの一方のトランジス
タＴｒ１のコレクタは接地ラインｇに接続され、他方の
トランジスタＴｒ２のコレクタはラダー抵抗網ＲＮを介
して接地ラインｇに接続されている。

【００３０】レベルシフト回路ｃは、トランジスタＴｒ
３と抵抗Ｒ２、トランジスタＴｒ４と抵抗Ｒ３の直列回
路で形成され、その両端には電圧Ｖｃｃと負電圧−Ｖｃ
ｃとによって２×Ｖｃｃの電圧が印加されている。レベ
ルシフト回路ｃの下側トランジスタＴｒ４のベースはダ
イオードＤｄ２によって接合電圧にほぼ等しいベース電
位Ｖｂ４が与えられている。一方、上側トランジスタＴ
ｒ３のベースは、プルアップ抵抗Ｒ１を介して電圧Ｖｃ
ｃが印加されるとともに、ダイオードＤｄ１を介して１
ビットのデジタルデータＤが入力される。

【００３１】データＤの「０」，「１」によって、トラ
ンジスタＴｒ３のベース電圧Ｖｂ３が上昇／下降するた
め、トランジスタＴｒ４のコレクタ電位、したがって差
動増幅回路ａの一方のトランジスタＴｒ１のベース電位
Ｖｂ１がシフトされる。データＤが「０」のときは、ト
ランジスタＴｒ１のベース電位Ｖｂ１が上昇してトラン
ジスタＴｒ２はＯＦＦ状態となり、「１」のときは反対
にトランジスタＴｒ１のベース電位Ｖｂ１が下降してト
ランジスタＴｒ２が導通する。このようにデータＤのレ
ベルによって、トランジスタＴｒ２がＯＮ／ＯＦＦ制御
され、電流スイッチ回路として機能する。

【００３２】トランジスタＴｒ２に直列に接続されてい
る電流源回路ｂのトランジスタＴｒ５の導電度は、ベー
スに入力される正弦波信号Ｓの振幅によって制御され、
トランジスタＴｒ２のＯＮによって流入する出力電流ｉ
の電流値は、正弦波信号Ｓのレベルが極小のとき０で、
正弦波信号Ｓの振幅増加とともに増加し、極大で最大値
となり、その後再び０に戻る。したがって出力電流ｉ
は、周期２Ｔｓの期間を１サイクルとする正弦波波形と
なり、期間中の電流累積がデータＤの１ビット分に相当
することになる。

【００３３】図４は、本実施例のＤ／Ａ変換部４ａ，４
ｂから導出される出力電流Ｉ１，Ｉ２の波形図である。
図４（１）は、出力電流Ｉ１の波形例を示し、サンプリ
ング周期Ｔｓの２倍の周期２Ｔｓごとに、奇数番データ
Ｄ１，Ｄ３，Ｄ５，…に対応する出力電流Ｉ１−１，Ｉ
１−３，Ｉ１−５，…が順次出力される。図４（２）は
出力電流Ｉ２の波形例で、偶数番データＤ２，Ｄ４，Ｄ
６，…に対応する出力電流Ｉ２−２，Ｉ２−４，Ｉ２−
６，…が順次出力される。

【００３４】個々の出力電流Ｉ１，Ｉ２は、いずれも量
子化されたデータＤの各ビットの重みが正弦波信号Ｓ，
バーＳによって変調され、さらにラダー抵抗網ＲＮによ
って重み付け加算された正弦波脈流とみることができ、
これらの出力電流Ｉ１，Ｉ２は、互いにサンプリング周
期Ｔｓだけずれているので、加算回路６によって加算合
成する。その結果得られる総出力電流Ｉｏｕｔに相当す
る波形は、図４（３）に示されるように、もとのサンプ
リング周期ＴｓごとにデータＤ１，Ｄ２，Ｄ３，…が順
次配列され、しかも加算時に逆位相の脈流成分は互いに
打ち消されて出力には現れない。

【００３５】したがって電流／電圧変換回路７から出力
されるアナログ出力Ｖｏｕｔは、図４（４）に示される
ように、ステップ状の変化を含まない、滑らかな波形と
なる。アナログ出力Ｖｏuｔは図示しないローパスフィ
ルタによって元の波形に復元されるが、すでに滑らかな
正弦波信号となっているため、フィルタには高い高周波
特性が要求されずに済む。また前記スイッチ回路Ａは、
滑らかな正弦波電流のＯＮ／ＯＦＦを繰り返し、しかも
ゼロレベルポイントでデータＤの転送が行われるので、
レベルの急激な変化が無く、雑音の発生が可及的に抑制
され、回路の信号対雑音比（Ｓ／Ｎ）を格段に向上させ
ることができるのである。

【００３６】図５は、本実施例の各部の動作を示すタイ
ミングチャートである。図５において前掲図２と対応す
る部分には同一の参照符を付してあり、図２をあわせて
参照しつつ説明する。図５（１）は、分周回路２に入力
されるサンプリングクロック信号ＣＬＫの波形である。
サンプリングクロック信号ＣＬＫの周期Ｔｓに基づい
て、図５（２）に示されるデジタルデータＤ１，Ｄ２，
Ｄ３，…が順次入力される。

【００３７】サンプリングクロック信号ＣＬＫは、分周
回路２のＤ−ＦＦ回路２ａによって分周され、図５
（３）に示される２倍の周期２Ｔｓのタイミングクロッ
ク信号ＴＣＫが生成され、発振回路５と、ＡＮＤゲート
２ｂ，２ｃとに入力される。サンプリングクロック信号
ＣＬＫとタイミング信号ＴＣＫとの論理積によって、Ａ
ＮＤゲート２ｂ，２ｃからは図５（４），（６）に示さ
れる第１ワードラッチクロック信号ＷＣＫ１と、これと
１／２周期（＝Ｔｓ）の位相差をもつ第２ワードラッチ
クロック信号ＷＣＫ２とが生成され、第１ワードラッチ
クロック信号ＷＣＫ１は図２のレジスタ３ａに入力さ
れ、第２ワードラッチクロック信号ＷＣＫ２はレジスタ
３ｂに入力される。

【００３８】デジタルデータＤは前記レジスタ３ａ，３
ｂに並列に入力されるので、図５（５）に示されるよう
に、奇数番データＤ１，Ｄ３，…が、第１ワードラッチ
クロック信号ＷＣＫ１の立上がりで、レジスタ３ａによ
って周期２Ｔｓの期間ラッチされた後、奇数番データＤ
ｏｄｄに対応して設けられている第１Ｄ／Ａ変換部４ａ
に順次的に入力される。また図５（７）に示されるよう
に、偶数番データＤ２，Ｄ４，…が、第２ワードラッチ
クロック信号ＷＣＫ２の立上がりで、レジスタ３ｂによ
って周期２Ｔｓの期間ラッチされた後、同様に偶数番デ
ータＤ２，Ｄ４，…も第２Ｄ／Ａ変換部４ｂに順次的に
入力される。

【００３９】図５（８）は、発振回路５から出力される
正弦波信号Ｓの波形であり、図５（９）は、逆位相の正
弦波信号・バーＳの波形である。正弦波信号Ｓ，バーＳ
は、ともにそのゼロレベルポイントが前記タイミング信
号ＴＣＫの立上がりと立下がりに同期しており、サンプ
リング周期Ｔｓの倍の周期２Ｔｓの期間でそれぞれ出力
電流Ｉｏｄｄ，Ｉｅｖｅｎを制御する。このため、Ｄ／
Ａ変換直後の出力電流がすでに滑らかな電流変化であ
り、加算回路６で加算される際には前掲図４に示されて
いるようにサンプリング周期Ｔｓに従ってもとのデータ
通りに配列される脈流波形となり、加算時に逆位相の交
流成分は相殺されて出力されないため、フィルタ処理が
簡単化され、雑音の発生も少ないＤ／Ａ変換器を実現す
ることができる。また電流スイッチに用いるスイッチン
グ素子にも高いスルーレートや短いセットリングタイム
が要求されないので、この面でもコストダウンを図るこ
とができる。

【００４０】

【発明の効果】以上のように、本発明によるＤ／Ａ変換
器は、入力されるデジタルデータを、データ分割手段に
よって奇数番データと、偶数番データとに分割し、分割
されたデジタルデータを、ビット数に対応する複数のス
イッチ回路と電流源回路とを備える電流スイッチが設け
られている一対のデータ変換手段にそれぞれ別個に入力
して、各ビットの重みに応じた電流が前記スイッチ回路
を流れるようにし、この重み付けの際に、制御信号発生
手段から出力される正弦波信号によって、前記スイッチ
回路の導電度が制御されるようにした。これによって前
記スイッチ回路を流れる電流は、正弦波信号によって振
幅変調された滑らかな正弦波波形となってＯＮ／ＯＦＦ
されることになり、スイッチング時の急激な電流変化に
よる雑音の発生が抑制され、近接回路のＳ／Ｎを向上さ
せ、雑音防止フィルタなども不要となり、コストダウン
を図ることができる。

【００４１】さらに、入力されるデータを分割して別個
に変換し、変換された電流値の総和を、加算回路によっ
て加算するようにしたので、加算されるデータは、前述
のように滑らかな正弦波であり、しかもデータに含まれ
る高調波成分などは、加算時に相殺されるので、良質な
波形を得ることができる。したがって従来技術のように
高次のフィルタを必要としないので、構成が簡単化され
るなど、産業上の効果が大きいものである。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤ／Ａ変換器の構成を
示すブロック図である。

【図２】図１に示されるＤ／Ａ変換器の構成を示す回路
図である。

【図３】図２に示される回路に用いられる電流スイッチ
の構成を示す回路図である。

【図４】図２に示される回路の出力電流の波形を示すタ
イミングチャートである。

【図５】図２に示される回路の各部の動作を示す波形図
である。

【図６】Ｄ／Ａ変換器に用いられるラダー抵抗回路網の
構成を示す回路図である。

【図７】従来の技術によるＤ／Ａ変換器の構成を示すブ
ロック図である。

【図８】従来の技術によるＤ／Ａ変換器の出力波形を示
す波形図である。

【符号の説明】

１ Ｄ／Ａ変換器 ２ 分周回路 ３ データラッチ回路 ３ａ，３ｂ レジスタ ４ Ｄ／Ａ変換部 ５ 発振回路 ６ 加算回路 ７ 電流／電圧変換回路 Ａ（ｎ−１）〜Ａ０ スイッチ回路 Ｂ（ｎ−１）〜Ｂ０ 電流源回路 ＣＬＫ サンプリングクロック信号 ＣＳ 電流スイッチ Ｄ デジタルデータ Ｄｅｖｅｎ 偶数番デジタルデータ Ｄｏｄｄ 奇数番デジタルデータ Ｉ１，Ｉ２ 出力電流 Ｉｏｕｔ 総出力電流 Ｓ 正弦波信号 ＴＣＫ タイミング信号 ＷＣＫ１，ＷＣＫ２ ワードラッチクロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数ビットから成るデジタルデータ入力
   を、各ビットに対応して重み付けし、重みに対応するア
   ナログ量の総和を求めてアナログデータに変換するＤ／
   Ａ変換器において、 サンプリングクロック信号を加工して、所定の周期と位
   相差を有する複数のタイミング信号を生成するタイミン
   グ信号発生手段と、 入力されるデジタルデータを、前記複数のタイミング信
   号によって一定期間ラッチし、その位相差に基づいて、
   奇数番のデータと偶数番のデータとに分割するデータ分
   割手段と、 前記分割されたデータに対応し、各データを構成するビ
   ットによって作動する複数のスイッチ回路と、電流源回
   路とを備え、スイッチ回路を通過する電流の総和を出力
   する一対のデータ変換手段と、 前記タイミング信号に同期した正弦波信号を生成して出
   力する制御信号発生手段と、 前記一対のデータ変換手段の出力を加算する加算回路
   と、 加算回路の出力を電圧レベルに変換して出力する電流／
   電圧変換回路とを含み、 前記正弦波信号を前記一対のデータ変換手段に入力し
   て、前記スイッチ回路の導電度を制御し、スイッチ回路
   を通過する電流を正弦波によって振幅変調することを特
   徴とするＤ／Ａ変換器。