JPH0730589A - データ送信装置 - Google Patents
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 映像と音声の時間ずれを無くす。
【構成】 映像信号は、Ａ／Ｄ変換器４２によりディジ
タル信号に変換され、信号処理回路４４により圧縮符号
化される。バッファ・メモリ４６の実容量は伝送レート
に応じて調節される。信号処理回路４４は、バッファ・
メモリ４６の実容量に対するデータ占有率が一定（例え
ば、１／２）になるように、発生符号量を調節する。こ
れにより、バッファ・メモリ４６での滞留遅延時間が、
伝送レートに関わらず一定になる。音声信号に対する遅
延回路５６の遅延時間は、バッファ・メモリ４６での滞
留遅延時間に合わせてある。スイッチ５８は、映像情報
の垂直ブランキング期間に音声情報を挿入する。
タル信号に変換され、信号処理回路４４により圧縮符号
化される。バッファ・メモリ４６の実容量は伝送レート
に応じて調節される。信号処理回路４４は、バッファ・
メモリ４６の実容量に対するデータ占有率が一定（例え
ば、１／２）になるように、発生符号量を調節する。こ
れにより、バッファ・メモリ４６での滞留遅延時間が、
伝送レートに関わらず一定になる。音声信号に対する遅
延回路５６の遅延時間は、バッファ・メモリ４６での滞
留遅延時間に合わせてある。スイッチ５８は、映像情報
の垂直ブランキング期間に音声情報を挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、データ送信装置に関
し、より具体的には画像と音声のように処理速度の異な
る複数種類のデータを送信するデータ送信装置に関す
る。
し、より具体的には画像と音声のように処理速度の異な
る複数種類のデータを送信するデータ送信装置に関す
る。
【０００２】
【従来の技術】テレビ会議やテレビ電話では、画像、特
に動画像と音声を同時に送信する。特に動画像は、伝送
データ量を削減するために、圧縮符号化される。圧縮符
号化方式には、離散コサイン変換、量子化及び、ハフマ
ン符号化等の狭義の可変長符号化を組み合わせたものが
広く知られている。
に動画像と音声を同時に送信する。特に動画像は、伝送
データ量を削減するために、圧縮符号化される。圧縮符
号化方式には、離散コサイン変換、量子化及び、ハフマ
ン符号化等の狭義の可変長符号化を組み合わせたものが
広く知られている。
【０００３】図２は、画像と音声を時分割多重して送信
するデータ送信装置の従来例の概略構成ブロック図を示
す。
するデータ送信装置の従来例の概略構成ブロック図を示
す。
【０００４】入力端子１０には映像信号が入力し、その
映像信号はＡ／Ｄ変換器１２によりディジタル信号に変
換され、信号処理回路１４により圧縮符号化される。信
号処理回路１４の発生する符号量は、入力端子１０に入
力する映像信号の画像の絵柄に応じて変動する。信号処
理回路１４の出力データはバッファ・メモリ１６でレー
ト調節される。バッファ・メモリ１６の滞留データ量が
帰還路１８を介して信号処理回路１４に帰還され、信号
処理回路１４は、バッファ・メモリ１６の滞留データ量
が一定範囲内に収まるように、即ち、バッファ・メモリ
１６で記憶データのオーバーフローが生じないように、
発生符号量を調節する。
映像信号はＡ／Ｄ変換器１２によりディジタル信号に変
換され、信号処理回路１４により圧縮符号化される。信
号処理回路１４の発生する符号量は、入力端子１０に入
力する映像信号の画像の絵柄に応じて変動する。信号処
理回路１４の出力データはバッファ・メモリ１６でレー
ト調節される。バッファ・メモリ１６の滞留データ量が
帰還路１８を介して信号処理回路１４に帰還され、信号
処理回路１４は、バッファ・メモリ１６の滞留データ量
が一定範囲内に収まるように、即ち、バッファ・メモリ
１６で記憶データのオーバーフローが生じないように、
発生符号量を調節する。
【０００５】他方、アナログ音声信号は入力端子２０か
らＡ／Ｄ変換器２２に入力し、ディジタル信号に変換さ
れる。信号処理回路２４はＡ／Ｄ変換器２２から出力さ
れる音声データに、送信のための所定の処理、例えばＰ
ＣＭ変調を施す。
らＡ／Ｄ変換器２２に入力し、ディジタル信号に変換さ
れる。信号処理回路２４はＡ／Ｄ変換器２２から出力さ
れる音声データに、送信のための所定の処理、例えばＰ
ＣＭ変調を施す。
【０００６】遅延回路２６は信号処理回路２４の出力を
一定時間遅延して、スイッチ２８のｂ接点に供給し、ス
イッチ２８のａ接点には、バッファ・メモリ１６の出力
が印加されている。スイッチ２８は、画像信号の垂直ブ
ランキング期間にｂ接点に接続し、それ以外ではａ接点
に接続する。即ち、スイッチ２８は、映像信号の垂直ブ
ランキング期間に音声を挿入する。スイッチ２８により
時分割多重化された情報は、出力端子３０から伝送路に
出力される。
一定時間遅延して、スイッチ２８のｂ接点に供給し、ス
イッチ２８のａ接点には、バッファ・メモリ１６の出力
が印加されている。スイッチ２８は、画像信号の垂直ブ
ランキング期間にｂ接点に接続し、それ以外ではａ接点
に接続する。即ち、スイッチ２８は、映像信号の垂直ブ
ランキング期間に音声を挿入する。スイッチ２８により
時分割多重化された情報は、出力端子３０から伝送路に
出力される。
【０００７】図３を参照して、バッファ・メモリ１６に
おける動作を簡単に説明する。バッファ・メモリの容量
をＢｃ、書き込み側のデータ・レートをＤｗ、読出し側
のデータ・レートをＤｒ、目標とするデータ占有率を、
帰還路１８の応答性を考慮して１／２とする。読出し側
データ・レートＤｒは、伝送レートに対応するので、通
常一定であり、書き込み側のデータ・レートＤｗは、帰
還路１８による帰還制御によりＤｒを中心に変動する。
バッファ・メモリ１６のデータ滞留遅延時間は、Ｂｃ／
Ｄｗ（又は、Ｂｃ／Ｄｒ）である。
おける動作を簡単に説明する。バッファ・メモリの容量
をＢｃ、書き込み側のデータ・レートをＤｗ、読出し側
のデータ・レートをＤｒ、目標とするデータ占有率を、
帰還路１８の応答性を考慮して１／２とする。読出し側
データ・レートＤｒは、伝送レートに対応するので、通
常一定であり、書き込み側のデータ・レートＤｗは、帰
還路１８による帰還制御によりＤｒを中心に変動する。
バッファ・メモリ１６のデータ滞留遅延時間は、Ｂｃ／
Ｄｗ（又は、Ｂｃ／Ｄｒ）である。
【０００８】図４は、単純な時分割多重でなく、画像情
報と音声情報をパケット化又はフォーマット化する従来
例の概略構成ブロック図を示す。図２との相違は、スイ
ッチ２８による時分割多重化でなく、画像情報及び音声
情報をパケット化又はフォーマット化する合成回路１２
８を設けた点にある。
報と音声情報をパケット化又はフォーマット化する従来
例の概略構成ブロック図を示す。図２との相違は、スイ
ッチ２８による時分割多重化でなく、画像情報及び音声
情報をパケット化又はフォーマット化する合成回路１２
８を設けた点にある。
【０００９】画像の、入力端子１１０、Ａ／Ｄ変換器１
１２、信号処理回路１１４及びバッファ・メモリ１１６
からなる部分の処理は、図２の入力端子１０からバッフ
ァ・メモリ１６までと全く同じであり、帰還路１１８に
より、バッファ・メモリ１１６の占有データ量が一定範
囲内に制御される。また、音声の、入力端子１２０、Ａ
／Ｄ変換器１２２及び信号処理回路１２４からなる部分
の処理は、図２の入力端子２０から信号処理回路２４ま
でと全く同じである。
１２、信号処理回路１１４及びバッファ・メモリ１１６
からなる部分の処理は、図２の入力端子１０からバッフ
ァ・メモリ１６までと全く同じであり、帰還路１１８に
より、バッファ・メモリ１１６の占有データ量が一定範
囲内に制御される。また、音声の、入力端子１２０、Ａ
／Ｄ変換器１２２及び信号処理回路１２４からなる部分
の処理は、図２の入力端子２０から信号処理回路２４ま
でと全く同じである。
【００１０】合成回路１２８は、バッファ・メモリ１１
６の出力データと、信号処理回路１２４の出力データを
所定フォーマットにフォーマット化する。その際、同期
コード、伝送規格などに応じたＩＤ情報、及び誤り検出
訂正符号を付加する。合成回路１２８は、作成したフォ
ーマットのデータ列を出力端子１３０から伝送路に出力
する。
６の出力データと、信号処理回路１２４の出力データを
所定フォーマットにフォーマット化する。その際、同期
コード、伝送規格などに応じたＩＤ情報、及び誤り検出
訂正符号を付加する。合成回路１２８は、作成したフォ
ーマットのデータ列を出力端子１３０から伝送路に出力
する。
【００１１】図４に示す構成でも、バッファ・メモリ１
１６での滞留遅延時間は、バッファ・メモリ１６と同
様、不定である。
１６での滞留遅延時間は、バッファ・メモリ１６と同
様、不定である。
【００１２】
【発明が解決しようとする課題】図２及び図４に示す従
来例では、画像情報の処理遅延時間が変動するので、音
声情報との時間ずれが発生する。図２に示す遅延回路２
６の遅延時間を、バッファ・メモリ１６での遅延時間に
一致するように自動調節すればよいが、そのためには遅
延回路２６をかなり複雑な回路構成としなければならな
い。
来例では、画像情報の処理遅延時間が変動するので、音
声情報との時間ずれが発生する。図２に示す遅延回路２
６の遅延時間を、バッファ・メモリ１６での遅延時間に
一致するように自動調節すればよいが、そのためには遅
延回路２６をかなり複雑な回路構成としなければならな
い。
【００１３】例えば、伝送レートの異なる伝送媒体、又
は複数の伝送レートを選択できる伝送媒体を使用する時
のように、伝送レートが変化する可能性のあるときに
は、音声情報に対する画像情報の時間ずれの変動範囲も
大きくなり、遅延回路２６による調節も困難になる。
は複数の伝送レートを選択できる伝送媒体を使用する時
のように、伝送レートが変化する可能性のあるときに
は、音声情報に対する画像情報の時間ずれの変動範囲も
大きくなり、遅延回路２６による調節も困難になる。
【００１４】本発明は、情報間の時間ずれを効果的に抑
制するデータ送信装置を提示することを目的とする。
制するデータ送信装置を提示することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係るデータ送信
装置は、主情報に対して、レート調節用バッファ・メモ
リ手段のデータ占有率に応じて出力データ量の変化する
主情報処理手段を具備し、副情報に対して、当該バッフ
ァ・メモリ手段の滞留遅延時間を相殺する副情報遅延手
段を具備し、複数の伝送レートに対応自在なデータ送信
装置であって、伝送レートに応じて当該バッファ・メモ
リ手段の実容量及び、主情報処理手段が参照するデータ
占有率の少なくとも一方を制御し、もって、当該バッフ
ァ・メモリ手段の滞留遅延時間を伝送レートに関わらず
実質的に一定とする制御手段を設けたことを特徴とす
る。
装置は、主情報に対して、レート調節用バッファ・メモ
リ手段のデータ占有率に応じて出力データ量の変化する
主情報処理手段を具備し、副情報に対して、当該バッフ
ァ・メモリ手段の滞留遅延時間を相殺する副情報遅延手
段を具備し、複数の伝送レートに対応自在なデータ送信
装置であって、伝送レートに応じて当該バッファ・メモ
リ手段の実容量及び、主情報処理手段が参照するデータ
占有率の少なくとも一方を制御し、もって、当該バッフ
ァ・メモリ手段の滞留遅延時間を伝送レートに関わらず
実質的に一定とする制御手段を設けたことを特徴とす
る。
【００１６】本発明に係るデータ送信装置はまた、主情
報に対して、レート調節用バッファ・メモリ手段のデー
タ占有率に応じて出力データ量の変化する主情報処理手
段を具備し、副情報に対して、当該バッファ・メモリ手
段の滞留遅延時間を相殺する副情報遅延手段を具備し、
複数の伝送レートに対応自在なデータ送信装置であっ
て、当該副情報遅延手段が遅延時間を変更自在であり、
伝送レートに応じて当該バッファ・メモリ手段の滞留遅
延時間に応じて当該副情報遅延手段の遅延時間を調節す
ることを特徴とする。
報に対して、レート調節用バッファ・メモリ手段のデー
タ占有率に応じて出力データ量の変化する主情報処理手
段を具備し、副情報に対して、当該バッファ・メモリ手
段の滞留遅延時間を相殺する副情報遅延手段を具備し、
複数の伝送レートに対応自在なデータ送信装置であっ
て、当該副情報遅延手段が遅延時間を変更自在であり、
伝送レートに応じて当該バッファ・メモリ手段の滞留遅
延時間に応じて当該副情報遅延手段の遅延時間を調節す
ることを特徴とする。
【００１７】
【作用】上記手段により、伝送レートに関わらず、主情
報の遅延時間と、副情報の遅延時間を合わせることがで
きる。即ち、時間ずれを実質的に無くすことができる。
報の遅延時間と、副情報の遅延時間を合わせることがで
きる。即ち、時間ずれを実質的に無くすことができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１９】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。図１に示す実施例は、図２に示す従来例
に対応する。
ック図を示す。図１に示す実施例は、図２に示す従来例
に対応する。
【００２０】図１において、４０は映像信号の入力端
子、４２は、入力端子４０からのアナログ映像信号をデ
ィジタル化するＡ／Ｄ変換器、４４は、Ａ／Ｄ変換器４
２の出力を圧縮符号化する信号処理回路、４６はレート
調節用のバッファ・メモリ、４８はバッファ・メモリ４
６のデータ占有率情報を信号処理回路４４に帰還する帰
還路である。
子、４２は、入力端子４０からのアナログ映像信号をデ
ィジタル化するＡ／Ｄ変換器、４４は、Ａ／Ｄ変換器４
２の出力を圧縮符号化する信号処理回路、４６はレート
調節用のバッファ・メモリ、４８はバッファ・メモリ４
６のデータ占有率情報を信号処理回路４４に帰還する帰
還路である。
【００２１】５０は音声信号の入力端子、５２は入力端
子５０からのアナログ音声信号をディジタル化するＡ／
Ｄ変換器、５４は、Ａ／Ｄ変換器５２の出力に送信用の
処理を施す信号処理回路、５６は信号処理回路５４の出
力を一定時間（例えば、１０秒）遅延する遅延回路、５
８はバッファ・メモリ４６の出力の垂直ブランキング期
間に相当する期間に、バッファ・メモリ４６の出力に遅
延回路５６の出力を時分割多重化するスイッチ、６０は
スイッチ５８の出力を伝送路に接続する伝送出力端子で
ある。
子５０からのアナログ音声信号をディジタル化するＡ／
Ｄ変換器、５４は、Ａ／Ｄ変換器５２の出力に送信用の
処理を施す信号処理回路、５６は信号処理回路５４の出
力を一定時間（例えば、１０秒）遅延する遅延回路、５
８はバッファ・メモリ４６の出力の垂直ブランキング期
間に相当する期間に、バッファ・メモリ４６の出力に遅
延回路５６の出力を時分割多重化するスイッチ、６０は
スイッチ５８の出力を伝送路に接続する伝送出力端子で
ある。
【００２２】６２は、使用する伝送媒体の伝送レートを
検出するレート検出回路であり、その検出値はバッファ
・メモリ４６に印加されている。
検出するレート検出回路であり、その検出値はバッファ
・メモリ４６に印加されている。
【００２３】バッファ・メモリ４６の作用以外の作用
は、図２と同じであるので、バッファ・メモリ４６の作
用を以下に詳しく説明する。例えば、伝送レートとし
て、１００Ｍｂｐｓ、５０Ｍｂｐｓ及び１０Ｍｂｐｓを
選択できるとする。レート検出回路６２のセレクタ６４
（図５参照）は、伝送用タイミング・クロックを選択
し、その選択値情報をバッファ・メモリ４６に供給す
る。また、バッファ・メモリ４６の全容量が２，０００
Ｍｂｉｔであるとする。
は、図２と同じであるので、バッファ・メモリ４６の作
用を以下に詳しく説明する。例えば、伝送レートとし
て、１００Ｍｂｐｓ、５０Ｍｂｐｓ及び１０Ｍｂｐｓを
選択できるとする。レート検出回路６２のセレクタ６４
（図５参照）は、伝送用タイミング・クロックを選択
し、その選択値情報をバッファ・メモリ４６に供給す
る。また、バッファ・メモリ４６の全容量が２，０００
Ｍｂｉｔであるとする。
【００２４】バッファ・メモリ４６は、例えば、ＦＩＦ
Ｏ型であり、メモリ領域６６の書込みアドレスを書込み
アドレス・カウンタ６８が発生し、読出しアドレスを読
出しアドレス・カウンタ７０が発生する。バッファ・メ
モリ４６は、レート検出回路６２からの伝送レート情報
（又は、伝送タイミング・クロック信号）に応じて、図
６に表で示すように、メモリ領域６６の利用容量、即ち
実容量を変更する。即ち、伝送レート１００Ｍｂｐｓに
対して２，０００Ｍｂｉｔ、伝送レート５０Ｍｂｐｓに
対して１，０００Ｍｂｉｔ、伝送レート１０Ｍｂｐｓに
対して２００Ｍｂｉｔとする。このような容量調節は、
書込みアドレス・カウンタ６８及び読出しアドレス・カ
ウンタ７０のリセット値を変更することにより容易に実
現できる。
Ｏ型であり、メモリ領域６６の書込みアドレスを書込み
アドレス・カウンタ６８が発生し、読出しアドレスを読
出しアドレス・カウンタ７０が発生する。バッファ・メ
モリ４６は、レート検出回路６２からの伝送レート情報
（又は、伝送タイミング・クロック信号）に応じて、図
６に表で示すように、メモリ領域６６の利用容量、即ち
実容量を変更する。即ち、伝送レート１００Ｍｂｐｓに
対して２，０００Ｍｂｉｔ、伝送レート５０Ｍｂｐｓに
対して１，０００Ｍｂｉｔ、伝送レート１０Ｍｂｐｓに
対して２００Ｍｂｉｔとする。このような容量調節は、
書込みアドレス・カウンタ６８及び読出しアドレス・カ
ウンタ７０のリセット値を変更することにより容易に実
現できる。
【００２５】減算器７２は、書込みアドレスから読出し
アドレスを減算し、メモリ領域６６の現容量で規格化し
た値を帰還路４８を介して信号処理回路４４に帰還す
る。即ち、信号処理回路４４にはバッファ・メモリ４６
のデータ占有率情報が帰還される。
アドレスを減算し、メモリ領域６６の現容量で規格化し
た値を帰還路４８を介して信号処理回路４４に帰還す
る。即ち、信号処理回路４４にはバッファ・メモリ４６
のデータ占有率情報が帰還される。
【００２６】信号処理回路４４は、バッファ・メモリ４
６のデータ占有率が１／２になるように、発生符号量を
調節する。これにより、図６に示すように、バッファ・
メモリ４６での滞留遅延時間は、伝送レートに関わらず
一定で、１０秒になる。これは、遅延回路５６の遅延時
間に一致するので、スイッチ５８による時分割多重化の
時点で、映像と音声の時間ずれが生じない。
６のデータ占有率が１／２になるように、発生符号量を
調節する。これにより、図６に示すように、バッファ・
メモリ４６での滞留遅延時間は、伝送レートに関わらず
一定で、１０秒になる。これは、遅延回路５６の遅延時
間に一致するので、スイッチ５８による時分割多重化の
時点で、映像と音声の時間ずれが生じない。
【００２７】図５では、伝送レートに対してデータ占有
率を一定にした状態でバッファ・メモリ４６の実容量を
調節することにより、バッファ・メモリ４６における滞
留遅延時間を伝送レートに関わらず一定に制御したが、
バッファ・メモリ４６の全容量を利用しつつ、伝送レー
トに対してデータ占有率を調節して、バッファ・メモリ
４６における滞留遅延時間を伝送レートに関わらず一定
に制御することもできる。
率を一定にした状態でバッファ・メモリ４６の実容量を
調節することにより、バッファ・メモリ４６における滞
留遅延時間を伝送レートに関わらず一定に制御したが、
バッファ・メモリ４６の全容量を利用しつつ、伝送レー
トに対してデータ占有率を調節して、バッファ・メモリ
４６における滞留遅延時間を伝送レートに関わらず一定
に制御することもできる。
【００２８】例えば、伝送レート１００Ｍｂｐｓに対し
てデータ占有率を１／２、伝送レート５０Ｍｂｐｓに対
してデータ占有率を１／４、伝送レート１０Ｍｂｐｓに
対してデータ占有率を１／２０とする。先に例示したよ
うに、バッファ・メモリ４６の全容量が２，０００Ｍｂ
ｉｔであると仮定すると、バッファ・メモリ４６の滞留
遅延時間は、何れの伝送レート１００Ｍｂｐｓでも、１
０秒となる。
てデータ占有率を１／２、伝送レート５０Ｍｂｐｓに対
してデータ占有率を１／４、伝送レート１０Ｍｂｐｓに
対してデータ占有率を１／２０とする。先に例示したよ
うに、バッファ・メモリ４６の全容量が２，０００Ｍｂ
ｉｔであると仮定すると、バッファ・メモリ４６の滞留
遅延時間は、何れの伝送レート１００Ｍｂｐｓでも、１
０秒となる。
【００２９】このように、図１に示す実施例では、バッ
ファ・メモリ４６の実容量又はデータ占有率を伝送レー
トに応じて調節することにより、滞留遅延時間を伝送レ
ートに関わらずに一定に制御することができる。従っ
て、映像と音声の時間ずれを大幅に抑制できる。
ファ・メモリ４６の実容量又はデータ占有率を伝送レー
トに応じて調節することにより、滞留遅延時間を伝送レ
ートに関わらずに一定に制御することができる。従っ
て、映像と音声の時間ずれを大幅に抑制できる。
【００３０】バッファ・メモリ４６を調節する代わり
に、伝送レートに応じて遅延回路５６の遅延時間を、バ
ッファ・メモリ４６での滞留遅延時間に相当する時間に
調節制御してもよい。
に、伝送レートに応じて遅延回路５６の遅延時間を、バ
ッファ・メモリ４６での滞留遅延時間に相当する時間に
調節制御してもよい。
【００３１】図７は、音声の遅延時間を伝送レートに応
じて調節する本発明の第２実施例の概略構成ブロック図
を示す。なお、図７に示す実施例は、図４に対応する。
じて調節する本発明の第２実施例の概略構成ブロック図
を示す。なお、図７に示す実施例は、図４に対応する。
【００３２】図７において、１４０は映像信号の入力端
子、１４２は、入力端子１４０からのアナログ映像信号
をディジタル化するＡ／Ｄ変換器、１４４は、Ａ／Ｄ変
換器１４２の出力を圧縮符号化する信号処理回路、１４
６はレート調節用のバッファ・メモリ、１４８はバッフ
ァ・メモリ４６のデータ占有率情報を信号処理回路１４
４に帰還する帰還路である。
子、１４２は、入力端子１４０からのアナログ映像信号
をディジタル化するＡ／Ｄ変換器、１４４は、Ａ／Ｄ変
換器１４２の出力を圧縮符号化する信号処理回路、１４
６はレート調節用のバッファ・メモリ、１４８はバッフ
ァ・メモリ４６のデータ占有率情報を信号処理回路１４
４に帰還する帰還路である。
【００３３】１５０は音声信号の入力端子、１５２は入
力端子１５０からのアナログ音声信号をディジタル化す
るＡ／Ｄ変換器、１５４は、Ａ／Ｄ変換器１５２の出力
に送信用の処理を施す信号処理回路、１５６は信号処理
回路５４の出力を一定時間（例えば、１０秒）遅延する
遅延回路、１５８はバッファ・メモリ４６の出力（画像
情報）と遅延回路の出力（音声情報）を所定のパケット
又はフォーマットに合成する合成回路、１６０は合成回
路１５８の出力を伝送路に接続する伝送出力端子であ
る。
力端子１５０からのアナログ音声信号をディジタル化す
るＡ／Ｄ変換器、１５４は、Ａ／Ｄ変換器１５２の出力
に送信用の処理を施す信号処理回路、１５６は信号処理
回路５４の出力を一定時間（例えば、１０秒）遅延する
遅延回路、１５８はバッファ・メモリ４６の出力（画像
情報）と遅延回路の出力（音声情報）を所定のパケット
又はフォーマットに合成する合成回路、１６０は合成回
路１５８の出力を伝送路に接続する伝送出力端子であ
る。
【００３４】１６２は、使用する伝送媒体の伝送レート
を検出するレート検出回路であり、その検出値はバッフ
ァ・メモリ１４６、遅延回路１５６及び合成回路１５８
に印加される。
を検出するレート検出回路であり、その検出値はバッフ
ァ・メモリ１４６、遅延回路１５６及び合成回路１５８
に印加される。
【００３５】バッファ・メモリ１４６及び遅延回路１５
６の作用以外の作用は、図４と同じであるので、バッフ
ァ・メモリ１４６及び遅延回路１５６の作用を以下に詳
しく説明する。例えば、先の実施例と同様に、伝送レー
トして１００Ｍｂｐｓ、５０Ｍｂｐｓ及び１０Ｍｂｐｓ
を選択できるとする。レート検出回路１６２のセレクタ
１６４がその選択値情報をバッファ・メモリ１４６、遅
延回路１５６及び合成回路１５８に供給する。また、バ
ッファ・メモリ１４６の全容量が２，０００Ｍｂｉｔで
あるとする。
６の作用以外の作用は、図４と同じであるので、バッフ
ァ・メモリ１４６及び遅延回路１５６の作用を以下に詳
しく説明する。例えば、先の実施例と同様に、伝送レー
トして１００Ｍｂｐｓ、５０Ｍｂｐｓ及び１０Ｍｂｐｓ
を選択できるとする。レート検出回路１６２のセレクタ
１６４がその選択値情報をバッファ・メモリ１４６、遅
延回路１５６及び合成回路１５８に供給する。また、バ
ッファ・メモリ１４６の全容量が２，０００Ｍｂｉｔで
あるとする。
【００３６】バッファ・メモリ１４６は、例えば、ＦＩ
ＦＯ型であり、メモリ領域１６６の書込みアドレスを書
込みアドレス・カウンタ１６８が発生し、読出しアドレ
スを読出しアドレス・カウンタ１７０が発生する。バッ
ファ・メモリ１４６の読出しアドレス・カウンタ１７０
は、レート検出回路１６２からの伝送レート情報に応じ
たクロック速度で読出しアドレスを発生する。
ＦＯ型であり、メモリ領域１６６の書込みアドレスを書
込みアドレス・カウンタ１６８が発生し、読出しアドレ
スを読出しアドレス・カウンタ１７０が発生する。バッ
ファ・メモリ１４６の読出しアドレス・カウンタ１７０
は、レート検出回路１６２からの伝送レート情報に応じ
たクロック速度で読出しアドレスを発生する。
【００３７】減算器１７２は、書込みアドレスから読出
しアドレスを減算し、メモリ領域１６６の容量で規格化
した値を帰還路１４８を介して信号処理回路１４４に帰
還する。即ち、信号処理回路１４４にはバッファ・メモ
リ１４６のデータ占有率情報が帰還され、信号処理回路
１４４は、バッファ・メモリ４６のデータ占有率が１／
２になるように、発生符号量を調節する。
しアドレスを減算し、メモリ領域１６６の容量で規格化
した値を帰還路１４８を介して信号処理回路１４４に帰
還する。即ち、信号処理回路１４４にはバッファ・メモ
リ１４６のデータ占有率情報が帰還され、信号処理回路
１４４は、バッファ・メモリ４６のデータ占有率が１／
２になるように、発生符号量を調節する。
【００３８】図７に示す実施例では、バッファ・メモリ
１４６の容量が伝送レートに関わらず一定であり、しか
も、データ占有率の目標値１／２で一定であるので、バ
ッファ・メモリ１４６での滞留遅延時間は、伝送レート
に応じて変化する。例えば、伝送レート１００Ｍｂｐｓ
では１０秒、伝送レート５０Ｍｂｐｓでは２０秒、伝送
レート１０Ｍｂｐｓでは１００秒になる。
１４６の容量が伝送レートに関わらず一定であり、しか
も、データ占有率の目標値１／２で一定であるので、バ
ッファ・メモリ１４６での滞留遅延時間は、伝送レート
に応じて変化する。例えば、伝送レート１００Ｍｂｐｓ
では１０秒、伝送レート５０Ｍｂｐｓでは２０秒、伝送
レート１０Ｍｂｐｓでは１００秒になる。
【００３９】本実施例では、遅延回路１５６の遅延時間
を、バッファ・メモリ１４６での滞留遅延時間に相当す
る時間に調節する。即ち、遅延回路１５６は、レート検
出回路１６２のセレクタ１６４からの検出情報に従い、
伝送レート１００Ｍｂｐｓでは１０秒、伝送レート５０
Ｍｂｐｓでは２０秒、伝送レート１０Ｍｂｐｓでは１０
０秒、信号処理回路１５４の出力を遅延して合成回路１
５８に出力する。このような、遅延時間を変更自在な遅
延回路は、ディジタル・メモリ、例えばＦＩＦＯメモリ
を使用して容易に実現できる。
を、バッファ・メモリ１４６での滞留遅延時間に相当す
る時間に調節する。即ち、遅延回路１５６は、レート検
出回路１６２のセレクタ１６４からの検出情報に従い、
伝送レート１００Ｍｂｐｓでは１０秒、伝送レート５０
Ｍｂｐｓでは２０秒、伝送レート１０Ｍｂｐｓでは１０
０秒、信号処理回路１５４の出力を遅延して合成回路１
５８に出力する。このような、遅延時間を変更自在な遅
延回路は、ディジタル・メモリ、例えばＦＩＦＯメモリ
を使用して容易に実現できる。
【００４０】合成回路１５８は、レート検出回路１６４
からの伝送レート情報に従い、バッファ・メモリ１４６
の出力（画像情報）及び遅延回路１５６の出力（音声情
報）を合成し、伝送出力端子１６０に出力する。
からの伝送レート情報に従い、バッファ・メモリ１４６
の出力（画像情報）及び遅延回路１５６の出力（音声情
報）を合成し、伝送出力端子１６０に出力する。
【００４１】図７に示す実施例では、音声情報の遅延時
間を伝送レートに応じて調節する。これにより、映像と
音声の時間ずれを抑制することができる。
間を伝送レートに応じて調節する。これにより、映像と
音声の時間ずれを抑制することができる。
【００４２】音声情報の遅延時間と映像情報の遅延時間
を一緒に又は伝送レートに応じて個別に調節してもよい
ことはいうまでない。
を一緒に又は伝送レートに応じて個別に調節してもよい
ことはいうまでない。
【００４３】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、処理速度の異なる複数の情報間で
時間ずれを抑制できる。
に、本発明によれば、処理速度の異なる複数の情報間で
時間ずれを抑制できる。
【図１】 本発明の第１実施例の概略構成ブロック図で
ある。
ある。
【図２】 従来例の概略構成ブロック図である。
【図３】 図２のバッファ・メモリ１６の部分の概略構
成ブロック図である。
成ブロック図である。
【図４】 第２の従来例の概略構成ブロック図である。
【図５】 図１のバッファ・メモリ４６の部分の概略構
成ブロック図である。
成ブロック図である。
【図６】 図１の伝送レートとバッファ容量の対応表で
ある。
ある。
【図７】 本発明の第２実施例の概略構成ブロック図で
ある。
ある。
１０：入力端子 １２：Ａ／Ｄ変換器 １４：信号処理
回路 １６：バッファ・メモリ １８：帰還路 ２０：
入力端子 ２２：Ａ／Ｄ変換器 ２４：信号処理回路
２６：遅延回路 ２８：スイッチ ３０：出力端子 ４
０：入力端子 ４２：Ａ／Ｄ変換器 ４４：信号処理回
路 ４６：バッファ・メモリ ４８：帰還路 ５０：入
力端子 ５２：Ａ／Ｄ変換器 ５４：信号処理回路 ５
６：遅延回路 ５８：スイッチ ６０：伝送出力端子
６２：レート検出回路 ６４：セレクタ ６６：メモリ
領域 ６８：書込みアドレス・カウンタ ７０：読出し
アドレス・カウンタ ７２：減算器 １１０：入力端子
１１２：Ａ／Ｄ変換器 １１４：信号処理回路 １１
６：バッファ・メモリ １１８：帰還路 １２０：入力
端子 １２２：Ａ／Ｄ変換器 １２４：信号処理回路
１２８：合成回路 １３０：出力端子 １４０：入力端
子 １４２：Ａ／Ｄ変換器 １４４：信号処理回路 １
４６：バッファ・メモリ １４８：帰還路 １５０：入
力端子 １５２：Ａ／Ｄ変換器 １５４：信号処理回路
１５６：遅延回路 １５８：合成回路 １６０：伝送出力端子 １６２：レート検出回路 １６
４：セレクタ １６６：メモリ領域 １６８：書込みア
ドレス・カウンタ １７０：読出しアドレス・カウンタ
１７２：減算器
回路 １６：バッファ・メモリ １８：帰還路 ２０：
入力端子 ２２：Ａ／Ｄ変換器 ２４：信号処理回路
２６：遅延回路 ２８：スイッチ ３０：出力端子 ４
０：入力端子 ４２：Ａ／Ｄ変換器 ４４：信号処理回
路 ４６：バッファ・メモリ ４８：帰還路 ５０：入
力端子 ５２：Ａ／Ｄ変換器 ５４：信号処理回路 ５
６：遅延回路 ５８：スイッチ ６０：伝送出力端子
６２：レート検出回路 ６４：セレクタ ６６：メモリ
領域 ６８：書込みアドレス・カウンタ ７０：読出し
アドレス・カウンタ ７２：減算器 １１０：入力端子
１１２：Ａ／Ｄ変換器 １１４：信号処理回路 １１
６：バッファ・メモリ １１８：帰還路 １２０：入力
端子 １２２：Ａ／Ｄ変換器 １２４：信号処理回路
１２８：合成回路 １３０：出力端子 １４０：入力端
子 １４２：Ａ／Ｄ変換器 １４４：信号処理回路 １
４６：バッファ・メモリ １４８：帰還路 １５０：入
力端子 １５２：Ａ／Ｄ変換器 １５４：信号処理回路
１５６：遅延回路 １５８：合成回路 １６０：伝送出力端子 １６２：レート検出回路 １６
４：セレクタ １６６：メモリ領域 １６８：書込みア
ドレス・カウンタ １７０：読出しアドレス・カウンタ
１７２：減算器
Claims (5)
- 【請求項１】 主情報に対して、レート調節用バッファ
・メモリ手段のデータ占有率に応じて出力データ量の変
化する主情報処理手段を具備し、副情報に対して、当該
バッファ・メモリ手段の滞留遅延時間を相殺する副情報
遅延手段を具備し、複数の伝送レートに対応自在なデー
タ送信装置であって、伝送レートに応じて当該バッファ
・メモリ手段の実容量及び、主情報処理手段が参照する
データ占有率の少なくとも一方を制御し、もって、当該
バッファ・メモリ手段の滞留遅延時間を伝送レートに関
わらず実質的に一定とする制御手段を設けたことを特徴
とするデータ送信装置。 - 【請求項２】 上記制御手段が、伝送レートに応じて当
該バッファ・メモリ手段の実容量を制御する請求項１に
記載のデータ送信装置。 - 【請求項３】 上記制御手段が、伝送レートに応じて上
記主情報処理手段が参照するデータ占有率を制御する請
求項１に記載のデータ送信装置。 - 【請求項４】 上記副情報遅延手段の遅延時間が伝送レ
ートに関わらず一定である請求項１、２又は３に記載の
データ送信装置。 - 【請求項５】 主情報に対して、レート調節用バッファ
・メモリ手段のデータ占有率に応じて出力データ量の変
化する主情報処理手段を具備し、副情報に対して、当該
バッファ・メモリ手段の滞留遅延時間を相殺する副情報
遅延手段を具備し、複数の伝送レートに対応自在なデー
タ送信装置であって、当該副情報遅延手段が遅延時間を
変更自在であり、伝送レートに応じて当該バッファ・メ
モリ手段の滞留遅延時間に応じて当該副情報遅延手段の
遅延時間を調節することを特徴とするデータ送信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166681A JPH0730589A (ja) | 1993-07-06 | 1993-07-06 | データ送信装置 |
| US08/269,361 US5534929A (en) | 1993-07-06 | 1994-06-30 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166681A JPH0730589A (ja) | 1993-07-06 | 1993-07-06 | データ送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730589A true JPH0730589A (ja) | 1995-01-31 |
Family
ID=15835763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166681A Withdrawn JPH0730589A (ja) | 1993-07-06 | 1993-07-06 | データ送信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5534929A (ja) |
| JP (1) | JPH0730589A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771120A3 (en) * | 1995-10-27 | 1999-09-08 | Kabushiki Kaisha Toshiba | Video encoding and decoding apparatus |
| JP2009147620A (ja) * | 2007-12-13 | 2009-07-02 | Anritsu Corp | フレーム遅延発生装置 |
| JP2012142701A (ja) * | 2010-12-28 | 2012-07-26 | Sony Corp | 送信装置、送信方法、及びプログラム |
| JP2012141685A (ja) * | 2010-12-28 | 2012-07-26 | Sony Corp | 送信装置、送信方法、及びプログラム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970000683B1 (ko) * | 1993-05-31 | 1997-01-16 | 삼성전자 주식회사 | 해상도 가변 적응적 화상압축/복원방법 및 장치 |
| US5754241A (en) * | 1994-11-18 | 1998-05-19 | Sanyo Electric Co., Ltd | Video decoder capable of controlling encoded video data |
| GB9424429D0 (en) * | 1994-12-02 | 1995-01-18 | Philips Electronics Uk Ltd | Audio/video timing discrepancy management |
| US5687279A (en) * | 1994-12-23 | 1997-11-11 | Intel Corporation | Retro-storing analog information in a digital storage circuit |
| EP0753235B1 (en) * | 1994-12-28 | 2000-07-12 | Koninklijke Philips Electronics N.V. | Buffer management in variable bit-rate compression systems |
| JP3658087B2 (ja) * | 1995-07-04 | 2005-06-08 | キヤノン株式会社 | 端末装置及び端末装置の制御方法 |
| ZA963264B (en) * | 1995-10-12 | 1996-11-04 | Alcatel Altech Telecoms Propri | Low rate telemetry channel |
| JPH09172530A (ja) * | 1995-10-20 | 1997-06-30 | Fuji Xerox Co Ltd | 画像処理装置 |
| US5731837A (en) * | 1996-01-25 | 1998-03-24 | Thomson Multimedia, S.A. | Quantization circuitry as for video signal compression systems |
| JPH10234033A (ja) * | 1997-02-21 | 1998-09-02 | Matsushita Electric Ind Co Ltd | 動画像信号の復号方法および動画像信号の復号装置 |
| FR2761494B1 (fr) * | 1997-03-28 | 1999-12-03 | Thomson Multimedia Sa | Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques |
| US6888886B2 (en) * | 2000-03-06 | 2005-05-03 | Yamaha Corporation | Interface apparatus and method for receiving serially-transmitted data |
| FR2855281B1 (fr) * | 2003-05-19 | 2005-08-05 | Airbus France | Dispositif de reglage d'au moins un parametre, en particulier d'un systeme de pilotage automatique d'un aeronef. |
| JP4627182B2 (ja) * | 2004-12-03 | 2011-02-09 | 富士通株式会社 | データ通信システム及び通信端末装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144424A (en) * | 1991-10-15 | 1992-09-01 | Thomson Consumer Electronics, Inc. | Apparatus for video data quantization control |
| US5396497A (en) * | 1993-02-26 | 1995-03-07 | Sony Corporation | Synchronization of audio/video information |
-
1993
- 1993-07-06 JP JP5166681A patent/JPH0730589A/ja not_active Withdrawn
-
1994
- 1994-06-30 US US08/269,361 patent/US5534929A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771120A3 (en) * | 1995-10-27 | 1999-09-08 | Kabushiki Kaisha Toshiba | Video encoding and decoding apparatus |
| US6002802A (en) * | 1995-10-27 | 1999-12-14 | Kabushiki Kaisha Toshiba | Video encoding and decoding apparatus |
| JP2009147620A (ja) * | 2007-12-13 | 2009-07-02 | Anritsu Corp | フレーム遅延発生装置 |
| JP2012142701A (ja) * | 2010-12-28 | 2012-07-26 | Sony Corp | 送信装置、送信方法、及びプログラム |
| JP2012141685A (ja) * | 2010-12-28 | 2012-07-26 | Sony Corp | 送信装置、送信方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5534929A (en) | 1996-07-09 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |