JPH0730593A - 変調波通信方法 - Google Patents
変調波通信方法Info
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- JPH0730593A JPH0730593A JP5175235A JP17523593A JPH0730593A JP H0730593 A JPH0730593 A JP H0730593A JP 5175235 A JP5175235 A JP 5175235A JP 17523593 A JP17523593 A JP 17523593A JP H0730593 A JPH0730593 A JP H0730593A
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- JP
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- signal
- output
- transmission line
- logic
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- Amplitude Modulation (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 伝送路として電気的導体のケーブルを用いた
場合に、不要な高調波成分を取り除き、伝送路から輻射
ノイズを低減する。 【構成】 正弦波発振器１から基準信号が発生したとき
に、この信号に応答してアナログＰＬＬ回路２から周波
数ｆと周波数２ｆの正弦波信号を出力させる。このとき
ＣＰＵ７から送信データ１４を出力し、これに応答して
ラッチ８から同期送信データ１５を出力させ、この同期
送信データ１５の論理が０と１のときで周波数の相異な
る信号が伝送路２１へ出力される。この信号を受信側で
論理レベルの信号に変換し、遅延回路１８で２分の１ビ
ット長に遅延して、さらに排他的論理和演算し、受信Ｎ
ＲＺ信号として復調する。
場合に、不要な高調波成分を取り除き、伝送路から輻射
ノイズを低減する。 【構成】 正弦波発振器１から基準信号が発生したとき
に、この信号に応答してアナログＰＬＬ回路２から周波
数ｆと周波数２ｆの正弦波信号を出力させる。このとき
ＣＰＵ７から送信データ１４を出力し、これに応答して
ラッチ８から同期送信データ１５を出力させ、この同期
送信データ１５の論理が０と１のときで周波数の相異な
る信号が伝送路２１へ出力される。この信号を受信側で
論理レベルの信号に変換し、遅延回路１８で２分の１ビ
ット長に遅延して、さらに排他的論理和演算し、受信Ｎ
ＲＺ信号として復調する。
Description
【０００１】
【産業上の利用分野】本発明は変調波通信方法に係わ
り、特に、送信回路と受信回路とを伝送路を介して接続
し、送信回路と受信回路との間で変調波信号の授受を行
うに好適な変調波通信方法に関する。
り、特に、送信回路と受信回路とを伝送路を介して接続
し、送信回路と受信回路との間で変調波信号の授受を行
うに好適な変調波通信方法に関する。
【０００２】
【従来の技術】従来、この種の通信システムでは、電気
的導体を通信媒体として用いて２値論理レベルの信号を
授受する方法や光ファイバーケーブルを通信媒体として
用いて光の変調信号を授受する方法が採用されている。
的導体を通信媒体として用いて２値論理レベルの信号を
授受する方法や光ファイバーケーブルを通信媒体として
用いて光の変調信号を授受する方法が採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の２値論理レベルの信号を授受する方法では、伝送レ
ートが高くなると不要な高調波成分を取り除くためのフ
ィルタが多段になり、通信設備が高価になるという欠点
がある。また光ファイバーケーブルを使用した通信方法
では、光ファイバーケーブルが現状では電気的導体のケ
ーブルに比べて高価であり且つ可撓性に欠けるという問
題点がある。
来の２値論理レベルの信号を授受する方法では、伝送レ
ートが高くなると不要な高調波成分を取り除くためのフ
ィルタが多段になり、通信設備が高価になるという欠点
がある。また光ファイバーケーブルを使用した通信方法
では、光ファイバーケーブルが現状では電気的導体のケ
ーブルに比べて高価であり且つ可撓性に欠けるという問
題点がある。
【０００４】本発明は、このような従来の課題を解決す
るものであり、伝送路に電気的導体を用いても輻射ノイ
ズを低減することができる変調波通信方法を提供するこ
とを目的とするものである。
るものであり、伝送路に電気的導体を用いても輻射ノイ
ズを低減することができる変調波通信方法を提供するこ
とを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、２値論理で生成された送信情報をその論
理が０と１によってそれぞれ周波数が相異なり且つ論理
０と論理１の期間が２分の１波長の整数倍となる交流信
号に変換して変調波信号を生成し、この変調波信号を送
信側から伝送路へ送信し、この変調波信号を伝送路を介
して受信した受信側で、受信した変調波信号をその信号
の周波数の差に応じた２値論理の受信情報に復調する変
調波通信方法を採用したものである。
成するために、２値論理で生成された送信情報をその論
理が０と１によってそれぞれ周波数が相異なり且つ論理
０と論理１の期間が２分の１波長の整数倍となる交流信
号に変換して変調波信号を生成し、この変調波信号を送
信側から伝送路へ送信し、この変調波信号を伝送路を介
して受信した受信側で、受信した変調波信号をその信号
の周波数の差に応じた２値論理の受信情報に復調する変
調波通信方法を採用したものである。
【０００６】また前記変調波通信方法を適用するに際し
ては、交流信号として正弦波に近似した信号を用いるこ
とが望ましい。
ては、交流信号として正弦波に近似した信号を用いるこ
とが望ましい。
【０００７】
【作用】したがって、本発明によれば、送信側から受信
側へ変調波信号を送信する際に、伝送路へ送信する変調
波信号の伝送波形を二つの周波数の正弦波信号の組み合
わせとすることができ、伝送路に電気的導体のケーブル
を用いても、簡易なフィルタで不要な高調波成分を取り
除いて輻射ノイズを低減することができる。
側へ変調波信号を送信する際に、伝送路へ送信する変調
波信号の伝送波形を二つの周波数の正弦波信号の組み合
わせとすることができ、伝送路に電気的導体のケーブル
を用いても、簡易なフィルタで不要な高調波成分を取り
除いて輻射ノイズを低減することができる。
【０００８】
【実施例】図１は本発明の第１実施例の送信側を示すブ
ロック図であり、図２は図１に示す各部の信号波形を示
すタイミング図である。図１において、送信側には正弦
波発振器１、アナログＰＬＬ回路２、アナログスイッチ
３，４、インバータ５、波形整形回路６、ＣＰＵ７、Ｄ
タイプのラッチ８、ローパスフィルタ９、アンプ１０が
設けられており、アンプ１０の出力側が電気的導体で構
成された伝送路に接続されている。
ロック図であり、図２は図１に示す各部の信号波形を示
すタイミング図である。図１において、送信側には正弦
波発振器１、アナログＰＬＬ回路２、アナログスイッチ
３，４、インバータ５、波形整形回路６、ＣＰＵ７、Ｄ
タイプのラッチ８、ローパスフィルタ９、アンプ１０が
設けられており、アンプ１０の出力側が電気的導体で構
成された伝送路に接続されている。
【０００９】正弦波発振器１は正弦波の基準信号をアナ
ログＰＬＬ回路２へ出力するように構成されている。ア
ナログＰＬＬ回路２は、正弦波発振器１から基準信号を
受けたときに、この基準信号から２種類（本実施例では
周波数がｆ及び２ｆ）の同期した正弦波信号を出力する
ようになっている。すなわちアナログＰＬＬ回路２から
アナログスイッチ３と波形整形回路６に周波数ｆの正弦
波信号が出力され、アナログスイッチ４には周波数２ｆ
の正弦波信号が出力されるようになっている。波形整形
回路６に入力された正弦波信号が波形整形された後タイ
ミング信号１３としてＣＰＵ７のＩＮＴ端子及びラッチ
８に入力されるようになっている。ＣＰＵ７はＩＮＴ端
子に入力されたタイミング信号１３の立ち下がりエッジ
を検出したときに、ＤＴ端子に送信データ１４を論理レ
ベルで設定するようになっている。この送信データ１４
がラッチ８に入力されると、ラッチ８は立ち上がりエッ
ジで動作し、同期送信データ１５をインバータ５を介し
てアナログスイッチ３へ出力するとともにアナログスイ
ッチ４へ出力するようになっている。アナログスイッチ
３は同期送信データ１５の論理が１のときにインバータ
５を介して入力される信号によってオンとなる。このと
きアナログスイッチ４はオフとなる。すなわちアナログ
スイッチ３，４は同期送信データ１５の論理によって交
互にオンオフするようになっている。そしてアナログス
イッチ３または４からの信号がローパスフィルタ９に入
力されると、ローパスフィルタ９では、周波数２ｆの信
号を通過させ、不要な高調波成分を取り除いた信号をア
ンプ１０へ出力するようになっている。
ログＰＬＬ回路２へ出力するように構成されている。ア
ナログＰＬＬ回路２は、正弦波発振器１から基準信号を
受けたときに、この基準信号から２種類（本実施例では
周波数がｆ及び２ｆ）の同期した正弦波信号を出力する
ようになっている。すなわちアナログＰＬＬ回路２から
アナログスイッチ３と波形整形回路６に周波数ｆの正弦
波信号が出力され、アナログスイッチ４には周波数２ｆ
の正弦波信号が出力されるようになっている。波形整形
回路６に入力された正弦波信号が波形整形された後タイ
ミング信号１３としてＣＰＵ７のＩＮＴ端子及びラッチ
８に入力されるようになっている。ＣＰＵ７はＩＮＴ端
子に入力されたタイミング信号１３の立ち下がりエッジ
を検出したときに、ＤＴ端子に送信データ１４を論理レ
ベルで設定するようになっている。この送信データ１４
がラッチ８に入力されると、ラッチ８は立ち上がりエッ
ジで動作し、同期送信データ１５をインバータ５を介し
てアナログスイッチ３へ出力するとともにアナログスイ
ッチ４へ出力するようになっている。アナログスイッチ
３は同期送信データ１５の論理が１のときにインバータ
５を介して入力される信号によってオンとなる。このと
きアナログスイッチ４はオフとなる。すなわちアナログ
スイッチ３，４は同期送信データ１５の論理によって交
互にオンオフするようになっている。そしてアナログス
イッチ３または４からの信号がローパスフィルタ９に入
力されると、ローパスフィルタ９では、周波数２ｆの信
号を通過させ、不要な高調波成分を取り除いた信号をア
ンプ１０へ出力するようになっている。
【００１０】一方、受信側にはコンパレータ１７、遅延
回路１８、ＥＸＯＲゲート１９、ＣＰＵ２０が設けられ
ており、コンパレータ１７の入力側が伝送路２１を介し
て送信側のアンプ１０に接続されている。コンパレータ
１７は伝送路２１から入力されたアナログ信号を論理信
号に変換するように構成されており、コンパレータ１７
から出力される論理信号は遅延回路１８を介して遅延回
路出力２３としてＥＸＯＲゲート１９の一方の入力端子
に入力されるとともにコンパレータ出力２２として直接
ＥＸＯＲゲート１９の他方の入力端子に入力されるよう
になっている。このＥＸＯＲゲート１９からは入力信号
の排他的論理和にしたがった遅延検波出力（受信ＮＲＺ
信号）２４が出力され、この信号がＣＰＵ２０に受信デ
ータとして入力されるようになっている。そして遅延回
路１８ではコンパレータ１７の出力信号２２をデータの
２分の１ビット長（本実施例では周波数ｆの２分の１波
長）遅延させるようになっている。
回路１８、ＥＸＯＲゲート１９、ＣＰＵ２０が設けられ
ており、コンパレータ１７の入力側が伝送路２１を介し
て送信側のアンプ１０に接続されている。コンパレータ
１７は伝送路２１から入力されたアナログ信号を論理信
号に変換するように構成されており、コンパレータ１７
から出力される論理信号は遅延回路１８を介して遅延回
路出力２３としてＥＸＯＲゲート１９の一方の入力端子
に入力されるとともにコンパレータ出力２２として直接
ＥＸＯＲゲート１９の他方の入力端子に入力されるよう
になっている。このＥＸＯＲゲート１９からは入力信号
の排他的論理和にしたがった遅延検波出力（受信ＮＲＺ
信号）２４が出力され、この信号がＣＰＵ２０に受信デ
ータとして入力されるようになっている。そして遅延回
路１８ではコンパレータ１７の出力信号２２をデータの
２分の１ビット長（本実施例では周波数ｆの２分の１波
長）遅延させるようになっている。
【００１１】次に、図２と図４により上記第１実施例の
動作について説明する。まず、正弦波発生器１からアナ
ログＰＬＬ回路２へ基準信号が出力されると、ＰＬＬ回
路２からは周波数ｆ及び周波数２ｆの２種類の同期した
正弦波信号１１，１２がアナログスイッチ３，４、波形
整形回路６へ出力される。そして周波数ｆの信号１１が
波形整形回路６に入力されると、波形整形回路６からは
タイミング信号１３がＣＰＵ７のＩＮＴ端子及びＤタイ
プのラッチ８のクロック端子に出力される。このときＣ
ＰＵ７はＩＮＴ端子の立ち下がりエッジを検出するとＤ
Ｔ端子に送信データ１４を論理レベルで出力する。送信
データ１４がラッチ８に入力されると、ラッチ８は送信
データ１４を正弦波信号１１，１２と同期させて同期送
信データ１５を出力する。この同期送信データ１５がイ
ンバータ５を介してアナログスイッチ３に入力されると
ともに直接アナログスイッチ４に入力されると、同期送
信データ１５の論理が１のときアナログスイッチ３がオ
フに、アナログスイッチ４がオフになる。逆に同期送信
データ１５の論理が０のときにはアナログスイッチ３が
オフに、アナログスイッチ４がオンになる。すなわち、
同期送信データ１５の論理１，０に対応して周波数ｆ，
２ｆの正弦波信号が合成され、出力信号１６が変調波信
号としてローパスフィルタ９に出力される。この信号は
ローパスフィルタ９で不要な高調波成分が取り除かれた
後アンプ１０で増幅され、伝送路へ送出される。
動作について説明する。まず、正弦波発生器１からアナ
ログＰＬＬ回路２へ基準信号が出力されると、ＰＬＬ回
路２からは周波数ｆ及び周波数２ｆの２種類の同期した
正弦波信号１１，１２がアナログスイッチ３，４、波形
整形回路６へ出力される。そして周波数ｆの信号１１が
波形整形回路６に入力されると、波形整形回路６からは
タイミング信号１３がＣＰＵ７のＩＮＴ端子及びＤタイ
プのラッチ８のクロック端子に出力される。このときＣ
ＰＵ７はＩＮＴ端子の立ち下がりエッジを検出するとＤ
Ｔ端子に送信データ１４を論理レベルで出力する。送信
データ１４がラッチ８に入力されると、ラッチ８は送信
データ１４を正弦波信号１１，１２と同期させて同期送
信データ１５を出力する。この同期送信データ１５がイ
ンバータ５を介してアナログスイッチ３に入力されると
ともに直接アナログスイッチ４に入力されると、同期送
信データ１５の論理が１のときアナログスイッチ３がオ
フに、アナログスイッチ４がオフになる。逆に同期送信
データ１５の論理が０のときにはアナログスイッチ３が
オフに、アナログスイッチ４がオンになる。すなわち、
同期送信データ１５の論理１，０に対応して周波数ｆ，
２ｆの正弦波信号が合成され、出力信号１６が変調波信
号としてローパスフィルタ９に出力される。この信号は
ローパスフィルタ９で不要な高調波成分が取り除かれた
後アンプ１０で増幅され、伝送路へ送出される。
【００１２】送信側からの変調波信号が伝送路２１を介
して受信側のコンパレータ１７に入力されると、この変
調波信号がコンパレータ１７で論理信号に変換されて、
コンパレータ出力２２となる。コンパレータ出力２２は
遅延回路１８でデータの２分の１ビット長遅延された遅
延回路出力２３としてＥＸＯＲゲート１９に出力され
る。他方、コンパレータ出力２２は直接ＥＸＯＲゲート
１９に入力される。そしてＥＸＯＲゲート１９に入力さ
れた各入力信号の排他的論理和演算がＥＸＯＲゲート１
９で行われ、このＥＸＯＲゲート１９からは排他的論理
和演算にしたがった遅延検波出力２４が出力される。す
なわちこのゲート１９からは受信した変調波信号をその
信号の周波数の差に応じた２値論理の受信情報として遅
延検波出力２４が出力されることになる。そしてこの信
号はＣＰＵ２０に受信ＮＲＺ信号として入力される。
して受信側のコンパレータ１７に入力されると、この変
調波信号がコンパレータ１７で論理信号に変換されて、
コンパレータ出力２２となる。コンパレータ出力２２は
遅延回路１８でデータの２分の１ビット長遅延された遅
延回路出力２３としてＥＸＯＲゲート１９に出力され
る。他方、コンパレータ出力２２は直接ＥＸＯＲゲート
１９に入力される。そしてＥＸＯＲゲート１９に入力さ
れた各入力信号の排他的論理和演算がＥＸＯＲゲート１
９で行われ、このＥＸＯＲゲート１９からは排他的論理
和演算にしたがった遅延検波出力２４が出力される。す
なわちこのゲート１９からは受信した変調波信号をその
信号の周波数の差に応じた２値論理の受信情報として遅
延検波出力２４が出力されることになる。そしてこの信
号はＣＰＵ２０に受信ＮＲＺ信号として入力される。
【００１３】このように、上記第１実施例によれば、伝
送路２１への出力信号は２種類の同期した正弦波信号の
組み合わせとなるため、変調波信号が伝送路２１を伝送
する際にこの変調波信号に輻射ノイズが重畳されるのを
低減することができる。
送路２１への出力信号は２種類の同期した正弦波信号の
組み合わせとなるため、変調波信号が伝送路２１を伝送
する際にこの変調波信号に輻射ノイズが重畳されるのを
低減することができる。
【００１４】図５は本発明の第２実施例の送信側を示す
ブロック図であり、図６は図５に示す各部の信号波形を
示すタイミング図である。本実施例において、送信側に
はＣＰＵ７′、Ｄタイプのラッチ８′、パターン発生器
２６、ディジタル／アナログ（Ｄ／Ａ）変換器２７、ロ
ーパスフィルタ９、アンプ１０、８進カウンタ２５が設
けられており、アンプ１０の出力側が伝送路２１に接続
されている。
ブロック図であり、図６は図５に示す各部の信号波形を
示すタイミング図である。本実施例において、送信側に
はＣＰＵ７′、Ｄタイプのラッチ８′、パターン発生器
２６、ディジタル／アナログ（Ｄ／Ａ）変換器２７、ロ
ーパスフィルタ９、アンプ１０、８進カウンタ２５が設
けられており、アンプ１０の出力側が伝送路２１に接続
されている。
【００１５】ＣＰＵ７′はＩＮＴ端子に８進カウンタ２
５からキャリー出力３１が入力されされたときに、キャ
リー出力３１の立ち上がりエッジを検出した後ＤＴ０、
ＤＴ１端子から２ビットの送信データ２８を出力するよ
うになっている。ラッチ８′はクロックの立ち上がりエ
ッジで動作し、送信データ２８にしたがってラッチ出力
２９をパターン発生器２６へ出力するようになってい
る。８進カウンタ２５は３ビットのカウンタ出力３０を
パターン発生器２６へ出力するとともにカウント値が７
のときＬレベルのキャリー出力３１をＣＰＵ７′とラッ
チ８へ出力するようになっている。パターン発生器２６
はラッチ８′及び８進カウンタ２５から出力される５ビ
ットの入力信号に応じて８進カウンタ２５のカウントク
ロックに同期した３ビットのデータ３２を出力するよう
になっている。ディジタル／アナログ変換器２７は入力
データをアナログ信号に変換し、この信号を階段波デー
タ３３としてローパスフィルタ９へ出力するようになっ
ている。ローパスフィルタ９に入力されたデータは滑ら
かな波形の信号に変換された後アンプ１０で増幅され、
伝送路２１へ出力される。
５からキャリー出力３１が入力されされたときに、キャ
リー出力３１の立ち上がりエッジを検出した後ＤＴ０、
ＤＴ１端子から２ビットの送信データ２８を出力するよ
うになっている。ラッチ８′はクロックの立ち上がりエ
ッジで動作し、送信データ２８にしたがってラッチ出力
２９をパターン発生器２６へ出力するようになってい
る。８進カウンタ２５は３ビットのカウンタ出力３０を
パターン発生器２６へ出力するとともにカウント値が７
のときＬレベルのキャリー出力３１をＣＰＵ７′とラッ
チ８へ出力するようになっている。パターン発生器２６
はラッチ８′及び８進カウンタ２５から出力される５ビ
ットの入力信号に応じて８進カウンタ２５のカウントク
ロックに同期した３ビットのデータ３２を出力するよう
になっている。ディジタル／アナログ変換器２７は入力
データをアナログ信号に変換し、この信号を階段波デー
タ３３としてローパスフィルタ９へ出力するようになっ
ている。ローパスフィルタ９に入力されたデータは滑ら
かな波形の信号に変換された後アンプ１０で増幅され、
伝送路２１へ出力される。
【００１６】次に、上記第２実施例の動作を図６及び図
７にしたがって説明する。まず、８進カウンタ２５から
のキャリー出力３１がＣＰＵ７′のＩＮＴ端子に入力さ
れと、キャリー出力３１の立ち上がりエッジに応答して
ＣＰＵ７からは送信データに対応した２ビットのデータ
がＤＴ０端子及びＤＴ１端子から信号２８として出力さ
れる。このときラッチ８′は、次のキャリー出力３１の
立ち上がりエッジに応答して、信号２８をラッチし、ラ
ッチ出力２９をパターン発生器２６へ出力する。この８
進カウンタ２５は常時カウント動作を継続しており、３
ビットのカウント出力３０を出力するとともに、カウン
ト値が７になったときにキャリー出力３１を発生する。
そしてパターン発生器２６にラッチ出力２９及びカウン
ト出力３０が入力されると、次の（表１）に示すよう
に、入力データにしたがってパターンデータ３２を出力
する。
７にしたがって説明する。まず、８進カウンタ２５から
のキャリー出力３１がＣＰＵ７′のＩＮＴ端子に入力さ
れと、キャリー出力３１の立ち上がりエッジに応答して
ＣＰＵ７からは送信データに対応した２ビットのデータ
がＤＴ０端子及びＤＴ１端子から信号２８として出力さ
れる。このときラッチ８′は、次のキャリー出力３１の
立ち上がりエッジに応答して、信号２８をラッチし、ラ
ッチ出力２９をパターン発生器２６へ出力する。この８
進カウンタ２５は常時カウント動作を継続しており、３
ビットのカウント出力３０を出力するとともに、カウン
ト値が７になったときにキャリー出力３１を発生する。
そしてパターン発生器２６にラッチ出力２９及びカウン
ト出力３０が入力されると、次の（表１）に示すよう
に、入力データにしたがってパターンデータ３２を出力
する。
【００１７】
【表１】
【００１８】この場合、図６に示すようなデータが入力
されると、図７に示す４種類のパターンのうち、まずパ
ターン１のデータが生成され、この後パターン４のデー
タが生成され、そのあとパターン２のデータが生成され
ることになる。このデータがディジタル／アナログ変換
器２７に入力されると、このディジタル／アナログ変換
器２７からはパターンデータ３２を階段波データ３３に
変換した信号が出力される。そしてこの信号がローパス
フィルタ９に入力されると、ローパスフィルタ９により
階段波データ３３が滑らかな波形に変換され、アンプ１
０で増幅された後伝送路２１へ出力される。
されると、図７に示す４種類のパターンのうち、まずパ
ターン１のデータが生成され、この後パターン４のデー
タが生成され、そのあとパターン２のデータが生成され
ることになる。このデータがディジタル／アナログ変換
器２７に入力されると、このディジタル／アナログ変換
器２７からはパターンデータ３２を階段波データ３３に
変換した信号が出力される。そしてこの信号がローパス
フィルタ９に入力されると、ローパスフィルタ９により
階段波データ３３が滑らかな波形に変換され、アンプ１
０で増幅された後伝送路２１へ出力される。
【００１９】アンプ１０から出力された信号は伝送路２
１を介して図３に示す受信側のコンパレータ１７に入力
される。この場合、遅延回路１８の遅延量を１ビットに
変更することによってＣＰＵ２０では２値論理の受信情
報に復調される。
１を介して図３に示す受信側のコンパレータ１７に入力
される。この場合、遅延回路１８の遅延量を１ビットに
変更することによってＣＰＵ２０では２値論理の受信情
報に復調される。
【００２０】
【発明の効果】本発明は上記実施例より明らかなよう
に、送信側から変調波信号を送信する際に、変調波信号
の伝送波形を２つの相異なる周波数の正弦波信号の組み
合わせとするようにしたため、伝送路を電気的導体で構
成しても簡易なフィルタで不要な高調波成分を取り除く
ことができ、送信信号に輻射ノイズが重畳するのを低減
することができ、安価な通信システムの構築に寄与する
ことができる。
に、送信側から変調波信号を送信する際に、変調波信号
の伝送波形を２つの相異なる周波数の正弦波信号の組み
合わせとするようにしたため、伝送路を電気的導体で構
成しても簡易なフィルタで不要な高調波成分を取り除く
ことができ、送信信号に輻射ノイズが重畳するのを低減
することができ、安価な通信システムの構築に寄与する
ことができる。
【図１】本発明の第１実施例における変調波通信方法の
送信側を示すブロック図
送信側を示すブロック図
【図２】同実施例の信号波形を示すタイミング図
【図３】同実施例の受信側を示すブロック図
【図４】同実施例の信号波形を示すタイミング図
【図５】本発明の第２実施例における変調波通信方法の
送信側を示すブロック図
送信側を示すブロック図
【図６】同実施例の信号波形を示すタイミング図
【図７】同実施例のパターンデータの説明図
１ 正弦波発振器 ２ アナログＰＬＬ回路 ３，４ アナログスイッチ ５ インバータ ６ 波形整形回路 ７ ＣＰＵ ８ ラッチ ９ ローパスフィルタ １０ アンプ １７ コンパレータ １８ 遅延回路 １９ ＥＸＯＲゲート ２０ ＣＰＵ
Claims (2)
- 【請求項１】 ２値論理で生成された送信情報をその論
理が０と１によってそれぞれ周波数が相異なり且つ論理
０と論理１の期間が２分の１波長の整数倍となる交流信
号に変換して変調波信号を生成し、この変調波信号を送
信側から伝送路へ送信し、この変調波信号を伝送路を介
して受信した受信側で、受信した変調波信号をその信号
の周波数の差に応じた２値論理の受信情報に復調する変
調波通信方法。 - 【請求項２】 交流信号として正弦波に近似した信号を
用いる請求項１記載の変調波通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175235A JPH0730593A (ja) | 1993-07-15 | 1993-07-15 | 変調波通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175235A JPH0730593A (ja) | 1993-07-15 | 1993-07-15 | 変調波通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730593A true JPH0730593A (ja) | 1995-01-31 |
Family
ID=15992628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175235A Pending JPH0730593A (ja) | 1993-07-15 | 1993-07-15 | 変調波通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730593A (ja) |
-
1993
- 1993-07-15 JP JP5175235A patent/JPH0730593A/ja active Pending
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