JPH07307097A

JPH07307097A - フローティングゲートメモリのプログラミング方法

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Publication number: JPH07307097A
Application number: JP18273394A
Authority: JP
Inventors: Cetin Kaya; カヤセティン; Wayland B Holland; ビー．ホランドウェイランド; Rabah Mezenner; メゼンナーラバ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-10-04
Filing date: 1994-06-30
Publication date: 1995-11-21
Anticipated expiration: 2021-12-27
Also published as: JP3863921B2; US5596528A; TW265441B; US5467306A; JP2006313640A; EP0646933A3; EP0646933A2

Abstract

(57)【要約】【目的】フラッシュＥＥＰＲＯＭに生じるセルの過消
去の問題を解決する。【構成】本発明の方法によりプログラミング中により
低いワード線電圧Ｖ_ｐ１を使用することができる。さら
に、本発明によりメモリセルアレイ１０のフラッシュプ
ログラミングに使用した場合に比較的狭い閾値電圧分布
Ｖ_ｔが得られる。またプログラムされるセルのソース１
１／基板２３接合を逆バイアルすることにより圧縮ゲー
ト電流効率が向上する。逆バイアスは、例えば、ソース
１１にバイアス電圧を印加するかもしくはソース１１に
直列にダイオード２７、抵抗２９もしくは他のインピー
ダンスを接続して行われる。逆バイアスによりフラッシ
ュプログラミング圧縮中にプログラムされるセルもしく
はアレイ全体のソース電流ＩＳが制限される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的に消去可能で、電
気的にプログラム可能な読取専用メモリ（ＥＥＰＲＯ
Ｍ）アレイのような非揮発性、集積回路メモリアレイに
関する。特に本発明はフローティングゲートメモリアレ
イのプログラミング方法に関する。

【０００２】

【従来の技術】ファウラーノルドハイムのトンネルプロ
グラミングと対照的に、ホットキャリア注入を使用した
ＥＥＰＲＯＭが、（ａ）、ＩＥＤＭ１９８５年（第６
１６〜６１９頁）のＭｕｋｈｅｒｊｅｅ等の論文“シン
グルトランジスタＥＥＰＲＯＭセルおよびその５１２Ｋ
ＣＭＯＳＥＥＰＲＯＭにおける実施”および、
（ｂ）、ＩＳＳＣＣ１９８９年（第１４０〜１４１
頁）のＶ．Ｋｙｎｅｔｔ等の論文“９０ｎＳ１００Ｋ
イレーズ／プログラムサイクルメガビットフラッシュ
メモリ”に記載されている。（ａ）の中心問題は米国特
許第４，６９８，７８７号でも検討されている。

【０００３】従来技術を使用したホットキャリア注入プ
ログラミング方法では、基板電圧（Ｖ_ｓｓ、恐らくは０
Ｖ）に等しい基準電圧がプログラムされるセルのソース
へ印加され、恐らくは６Ｖ〜８Ｖである第１の正電圧Ｖ
_ｄｄがドレーンに印加され、恐らくは１２Ｖである第２
の正電圧が制御ゲートに印加される。このような状況の
元では、ソースおよびドレーン間のチャネルは高導電性
であり、ドレーン拡散接合が基板（チャネル）に対して
逆バイアスされソース拡散接合は逆バイアスされない。
ドレーン拡散に到達する電子には２つの電界が印加さ
れ、一方は逆バイアスドレーン拡散に関連しており他方
は制御ゲートからフローティングゲートへ接続される正
電圧に関連している。電界により電子（ホットキャリ
ア）がフローティングゲートへ注入される。

【０００４】

【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍに生じる一つの問題はセルのオーバーイレーズであ
る。オーバーイレーズされたセルは正電荷を有し、フロ
ーティングゲートの下のチャネルが導通する。オーバー
イレーズされた導電性セルにより並列接続セルのカラム
内の他のセルが短絡される。オーバーイレーズを補償す
る一つの方法はスプリットゲートを有するフラッシュＥ
ＥＰＲＯＭを形成することである。もう一つの方法は全
ＥＥＰＲＯＭセルをプログラミングし、光消去パルスを
段階的に印加し、各ステップの後で全セルが消去されて
いるかどうかを調べることである。他の方法としては、
例えば１９９２年７月２１日発行の米国特許第５，１３
２，９３５号および１９９２年８月１６日発行の米国特
許第５，１２２，９８５号およびその中の参照事項に記
載されているプログラミングおよび消去ステップの交番
実施が含まれる。両特許共フラッシュ消去されたセルの
閾値電圧分布を圧縮すなわち狭くすることに関連してお
り、両特許共テキサスインスツルメンツ社が譲り受けて
いる。

【０００５】従来技術のフラッシュＥＥＰＲＯＭに付随
する一つの問題点はフラッシュ消去操作後の閾値電圧の
分布が広くなることである。これは一部ゲート絶縁膜内
に捕捉されたホールもしくはフローティングゲートへの
ホットホールの注入による。

【０００６】フラッシュ消去手順実施後の閾値電圧分布
は狭いことが望ましい。消去された閾値電圧分布を狭く
するには、前記したようにフラッシュ消去法は最終消去
ステップの前に少くとも一つのフラッシュプログラミン
グステップを設けて最終的な狭い消去閾値電圧分布に到
達する必要がある。

【０００７】プログラムされた閾値電圧の分布を狭くす
る、すなわち“圧縮”するための方法が少くとも２つ提
案されている。一般的にこれらの方法はいずれも閾値電
圧の低いセルの閾値電圧を高めることができる。一つの
方法ではワード線ストレスを使用してフローティングゲ
ートへ電子のファウラーノルドハイム注入を行ってい
る。この方法の利点はビット線リーク電流の制約を受け
ないことである。しかしながら、この方法では通常のプ
ログラミング電圧よりも高いゲート電圧が必要である。
ゲート電圧を高くするには、誘電体素子内の電界を低下
させるか誘電体素子を強化するための特殊な製造ステッ
プが必要となる。

【０００８】第２の方法はゲートへホットエレクトロン
を注入することである。この方法はＩＥＤＭ１９９１
年（第１１、４、１〜１１、１、４頁）のヤマダ等の論
文“簡単なスタックゲートフラッシュＥＥＰＲＯＭの自
己集束消去法”に記載されている。第２の方法では、ビ
ット線が６〜７Ｖの電圧でバイアスされソースは接地さ
れ（基板電圧、すなわち０Ｖ）低電圧（０〜２Ｖ）が制
御ゲートに印加される。この方法で必要な電圧は充分回
路の能力以内の電圧であるが、この第２の方法の欠点は
大きなチャネル電流を必要とすることである。すなわ
ち、いくつかのディプレートされたセルがドレーン−カ
ラム線に接続されると、ドレーン−カラム線が過負荷と
なりプログラミング能力が低下する。ドレーン−カラム
線リークが大き過ぎると、ドレーン−カラム電圧が崩壊
して圧縮手順は失敗する。また、（ソースを接地させ
た）この第２の方法を使用すると、ゲートにホットホー
ルが注入されてドレーン−カラム線リークが増大し圧縮
の目的が挫折してしまうことがある。

【０００９】ソースを基板に対して正電圧でバイアスし
てチャネルホット電子を使用してＥＰＲＯＭをプログラ
ミングする方法が１９９３年６月８日発行の米国特許第
５，２１８，５７１号に記載されている。この特許に記
載された方法では、制御ゲートはＥＰＲＯＭセルの閾値
電圧以上の電圧でバイアスされる。

【００１０】

【課題を解決するための手段】メモリセルのフラッシュ
プログラミングに使用すると、本発明の効率的で許容度
の高い圧縮法により比較的狭い閾値電圧分布が得られ
る。接地ソースを使用する従来のプログラミング法の問
題点であるドレーン−カラム線ローディング効果が本方
法により解消される。さらに、本発明の方法ではワード
線に高電圧を印加する必要がないため、“ワード線スト
レス法”の制約が克服される。事実、ここで説明する方
法で必要な電圧および電流は周知のチップ製造技術の充
分能力以内であり、しかもワード線に接続された非選定
セルが不注意によりプログラムされる可能性が低下され
る。

【００１１】本発明の方法ではプログラムされるセルの
ソース・基板接合を逆バイアスすることにより圧縮ゲー
ト電流効率が向上する。逆バイアスは、例えば、ソース
へバイアス電圧を印加するかもしくはソースおよび基地
（大地）間に抵抗や他のインピーダンスを配置して行わ
れる。逆バイアスによりフラッシュプログラミング圧縮
ステップ中にプログラムされる個別セルおよびアレイ全
体のチャネル電流が制限される。

【００１２】従来の圧縮方法に較べれば、本方法では従
来の解決方法の１００倍を越えるゲート電流圧縮が行わ
れる。さらに、本方法では圧縮工程に対するホットホー
ル注入の望ましくない影響が低減される。

【００１３】さらに、本発明の方法によりアレイリーク
に対するマージンが増大する。

【００１４】前の圧縮消去ステップ中に何らかの理由に
よりセルのフローティングゲートの電荷が消失しても、
そのセルの電圧閾値は本方法により回復される。

【００１５】

【実施例】本発明の方法の使用について説明するため
に、メモリチップの一体部であるメモリセルアレイの一
例を図１に示す。各セルはソース１１、ドレーン１２、
フローティングゲート１３、制御ゲート１４を有するフ
ローティングゲートトランジスタ１０である。一行のセ
ル１０内の各制御ゲート１４はワード線１５に接続さ
れ、各ワード線１５はワード線デコーダ１６に接続され
ている。一行のセル１０内の各ソース１１はソース線１
７に接続されている。一列のセル１０内の各ドレーン１
２はドレーン−カラム線１８に接続されている。各ソー
ス線１７はコモン−カラム線１７ａを介してカラムデコ
ーダ１９に接続され各ドレーン−カラム線１８はカラム
デコーダ１９に接続されている。

【００１６】リードモードにおいて、ワード線デコーダ
１６は線２０ｒを介したワード線アドレス信号およびマ
イクロプロセッサ２１からの信号に応答して予め選定さ
れた正電圧Ｖ_ｃｃ（およそ＋５Ｖ）をセレクトされたワ
ード線１５へ印加し、低電圧（大地すなわちＶ_ｓｓ）を
ディセレクトされたワード線１５へ印加するように機能
する。カラムデコーダ１９は予め選定された正電圧Ｖ
_ｓｅｎ（およそ＋１Ｖ）を少くともセレクトされたドレ
ーン−カラム線１８に印加し低電圧（０Ｖ）をソース線
１７に印加するように機能する。カラムデコーダ１９は
またアドレス線２０ｄを介した信号に応答してセレクト
されたセル１０のセレクトされたドレーン−カラム線１
８をＤＡＴＡＩＮ／ＯＵＴ端子に接続するように機能
する。セレクトされたドレーン−カラム線１８およびセ
レクトされたワード線１５に接続されているセル１０の
導通もしくは非導通状態はＤＡＴＡＩＮ／ＯＵＴ端子
２２に接続された（図示せぬ）センスアンプにより検出
される。

【００１７】フラッシュイレーズモード中に、カラムデ
コーダ１９は全てのドレーン−カラム線１８をフローテ
ィング（“オフ”状態にバイアスされた電界効果型トラ
ンジスタ等の高インピーダンスに接続）するように機能
することができる。ワード線デコーダ１６は大地とする
ことができる基準電位に全てのワード線１５を接続する
ように機能する。カラムデコーダ１９はまた全てのソー
ス線１７に高い正電圧Ｖ_ｅｅ（およそ＋１０Ｖ〜＋１５
Ｖ）を印加するように機能する。これらの消去電圧によ
りフローティングゲート１３から電荷を転送するファウ
ラーノルドハイムトンネル電流を発生するのに充分な電
界強度がゲート酸化膜領域の両端間に生じてメモリセル
１０が消去される。ワード線１５の電位が０Ｖであるた
め、消去中にセル１０は非導通状態にとどまる。これと
ドレーン１２がフロートしているという理由により、チ
ャネルホットキャリアが発生する。

【００１８】従来のライトもしくはプログラムモードで
は、ワード線デコーダ１６は線２０ｒを介したワード線
アドレス信号およびリード／ライト／イレーズ制御回路
２１（すなわちマイクロプロセッサ２１）からの信号に
応答してセレクトされた制御ゲート１４を含むセレクト
されたワード線１５に予め選定された第１のプログラミ
ング電圧Ｖ_ｐ１（およそ＋１２Ｖ）を印加するように機
能することができる。カラムデコーダ１９はまたセレク
トされたドレーン−カラム線１８、したがってセレクト
されたセル１０のドレーン１２、へ第２のプログラミン
グ電圧Ｖ_ｐ２（およそ＋５〜＋１０Ｖ）を印加するよう
に機能する。従来の方法では、ソース線１７は大地とす
ることができる基準電圧Ｖ_ｓｓに接続される。ディセレ
クトされたドレーン−カラム線１８は全て基準電圧Ｖ
_ｓｓに接続されるかもしくはフロートされる。これらの
プログラミング電圧によりセレクトされたメモリセル１
０のチャネル内に高電流（ドレーン１２からソース１
１）状態が生じ、ドレーン・チャネル接合付近にチャネ
ルホット電子およひアバランシェ降伏電子が発生してチ
ャネル酸化膜を横切してセレクトされたセル１０のフロ
ーティングゲート１３へ注入される。プログラミング時
間は（Ｖ_ｐ１が０Ｖである）チャネル領域に対しておよ
そ−２Ｖ〜−６Ｖの負のプログラム電荷によりフローテ
ィングゲート１３をプログラムするのに充分な長さに選
定される。実施例に従って製造されたメモリセル１０に
ついては、制御ゲート１４／ワード線１５とフローティ
ングゲート１３間の結合効率はおよそ０．６である。し
たがって、セレクトされた制御ゲート１４を含むセレク
トされたワード線１５上の、例えば、１２Ｖの従来のプ
ログラミング電圧Ｖ_ｐ１によりセレクトされたフローテ
ィングゲート１３にはおよそ＋７．２Ｖの電圧が印加さ
れる。フローティングゲート１３（およそ＋７．２Ｖ）
と接地された（およそ０Ｖ）ソース線１７間の電圧差は
ファウラーノルドハイムトンネル電流をソース１１とフ
ローティングゲート１３間のゲート酸化膜を横切してセ
レクトもしくはディセレクトされたセル１０のフローテ
ィングゲート１３をチャージさせるのに不充分である。
セレクトされたセル１０のフローティングゲート１３は
プログラミング中に注入されるホットエレクトロンによ
りチャージされ、次にエレクトロンによりセレクトされ
たセル１０のフローティングゲート１３の下のソース・
ドレーンパスが非導通とされ、“ゼロ”ビットとして読
み出される状態となる。ディセレクトされたセル１０の
フローティングゲート１３の下のソース・ドレーンパス
は導通したままであり、これらのセル１０は“１”ビッ
トとして読み出される。

【００１９】本発明による（従来のフラッシュイレーズ
サイクルに続く）フラッシュプログラム圧縮モードで
は、ワード線デコーダ１６は線２０ｒを介したアドレス
信号およびリード／ライト／イレーズ制御回路２１（す
なわちマイクロプロセッサ２１）からの信号に応答して
予め選定された第１のプログラミング電圧Ｖ_ｐ１（およ
そ＋１Ｖ〜＋４Ｖ）を全てのワード線１５に印加するよ
うに機能する。カラムデコーダ１９はまた第２のプログ
ラミング電圧Ｖ_ｐ２（およそ＋６Ｖ〜＋７Ｖ）を全ての
ドレーン・カラム線１８に印加するように機能する。全
てのソース線１７が第３のプログラミング電圧Ｖ_ｐ３
（およそ＋１Ｖ〜＋２Ｖ）まで高められる。これらのプ
ログラミング電圧によりセレクトされたメモリセル１０
のチャネル内に比較的低い電流（ドレーン１２からソー
ス１１）状態が生成され、チャネルホットエレクトロン
およびアバランシュ降伏電子が発生されてチャネル酸化
膜を横切してセル１０のフローティングゲート１３へ注
入される。プログラミング時間は全てのフローティング
ゲート１３から任意の正電荷を除去して閾値電圧Ｖ_ｔ分
布を圧縮するのに充分な長さに選定される。この時間は
１秒程度の長さであり、チャージ電流が非常に小さいた
め従来の方法より遥かに長い。しかしながら、この時間
中にアレイ全体がプログラムされる。もちろん、プログ
ラミング電圧Ｖ_ｐ１が小さいため充分なファウラーノル
ドハイムトンネル電流がソース１１およびフローティン
グゲート１３間のゲート酸化膜を横切してセル１０のフ
ローティングゲート１３をチャージすることはない。し
かしながら、セル１０のフローティングゲート１３はプ
ログラミング中に注入されるホットエレクトロンにより
チャージされる。

【００２０】本発明のフラッシュプログラム法は消去す
る前に全セル１０をプログラムしたり、１個のセルある
いは１行もしくは１列のセルをプログラムするのに使用
され、プログラムされたセルのゲート電圧が前記した＋
１Ｖ〜＋４Ｖではなく恐らくは＋１０Ｖの第１のプログ
ラミング電圧Ｖ_ｐ１へ傾斜する点を除けば前記した圧縮
方法と同じである。任意の正電荷を単に移動しかつ／も
しくは電圧閾値Ｖ_ｔを圧縮するのではなく、フローティ
ングゲートがチャネル領域に対しておよそ−２Ｖ〜−６
Ｖの負のプログラム電荷によりプログラムされる。ここ
でも、所要時間長はチャージ電流が非常に低いために従
来の方法に較べて遥かに長くなる。しかしながら、全チ
ッププログラミング時間は比較できる長さとなる。

【００２１】便宜上、リード、ライトおよびイレーズ電
圧を表１に示す。

【表１】

【００２２】図１のメモリセルアレイで使用されるタイ
プの代表的なフローティングゲートセル１０の断面を図
２に示す。ソース１１およびドレーン１２拡散とは反対
種別の不純物を有する半導体基板２３内で不純物拡散を
行ってソース１１およびドレーン１２が形成される。代
表的にソース１１は２種の不純物の拡散により形成され
る。ソース１１とドレーン１２間の基板２３領域はセル
チャネル２４となる。フローティングゲート１３はゲー
ト絶縁膜２５によりチャネル２４から絶縁されたポリシ
リコン層により形成される。図１のワード線１５の一部
であるポリシリコン制御ゲート１４は層間絶縁膜２６に
よりフローティングゲート１３から絶縁される。

【００２３】本発明は数千の不完全なメモリセル１０の
テスト構造に対する実験データを参照して説明すると良
く理解できる。一種のテスト構造はポリシリコンフロー
ティングゲート１３層の形成後ポリシリコン制御ゲート
１４層を形成する前の時点でフローティグゲートメモリ
セル１０の製造工程が停止される点を除けば実際のセル
アレイ１０と同様である。ソース１１およびドレーン１
２拡散は完全なセル１０のアレイを形成するのに使用さ
れるのと同じ手順を使用して形成される。テスト構造の
不完全メモリセル１０は等価フローティングゲート１３
に対する拡張されたポリシリコン電極を含み、フローテ
ィグゲート１３ポリシリコンへのプローブアクセスが得
られる。フローティングゲート１３ポリシリコンへのプ
ローブアクセスはプログラミング中に等価フローティン
グゲート１３へ流れる注入電流Ｉ_ｇを測定するのに使用
される。

【００２４】第２のタイプのテスト構造はフローティン
グゲート１３およびそれとは層間絶縁膜２６により絶縁
された制御ゲート１４のあるセル１０を有している。プ
ログラミングは制御ゲート１４ポリシリコン、ソース１
１導体、およびドレーン１２導体に接続されたプローブ
へ電圧を印加して行われる。

【００２５】図３〜図６にゲート電流Ｉ_ｇに対するソー
スバイアスの影響を示す。図３〜図６のデータは第１種
別のテスト構造のドレーンを４００Ωの抵抗を介して基
板に対して＋６．５Ｖの電圧に接続して得たものであ
る。フローティングゲート電圧Ｖ_ｇはゲート電流Ｉ_ｇの
絶対値を監視しながらソースバイアスをパラメータとし
て０Ｖ〜＋５Ｖまで傾斜している。Ｖ_ｄｄはデバイス１
０のドレーン１２の電圧である。図３はソースを基板２
３に接地した場合の従来の値を示す。左側の小さなピー
クＰ１はホール注入電流の絶対値に対応し、実際の電流
は負である。このピークＰ１は望ましくない電流成分を
表わしており、それはセル１０の閾値Ｖ_ｔをさらに低下
することにより圧縮を行う目的がこの成分により挫折し
てしまうためである。図３のピークＰ２は望ましくない
電子流を表わしている。図４〜図６に示すように、ソー
ス・基板接合の逆バイアスによりゲート電流Ｉ_ｇは著し
く増加する（１００倍以上）。ゲート電流にはピークＰ
２は一つしかない。このピークＰ２は電子流（所望する
電流成分）に対応し、ホール電流が存在しても圧縮に関
しては意味がない。ボディ効果により、ソースバイアス
電圧を高くするとピーク電子注入電流が発生するゲート
バイアスが高くなる。実際には、使用する全電圧がチッ
プレベルで利用できるバイアスの範囲内であるためこれ
は重要ではない。本発明の方法を使用すれば、チャネル
電流Ｉ_ｄしたがって消費電力を増大することなくゲート
電流Ｉ_ｇが増加される（効率が向上する）。

【００２６】およそ１０，０００セルを有する第１種別
のテスト構造に対する総等価フローティングゲート電流
Ｉ_ｇの変動を図７に示す。基板２３を０Ｖとしドレーン
１２をおよそ＋６．８Ｖとして、１μＡ、１０μＡおよ
び１００μＡの定電流Ｉ_ｓが共通ソース１１に印加され
る。各定ソース電流Ｉ_ｓに対してゲート電圧Ｖ_ｇは０Ｖ
からおよそ＋８．５Ｖまで変動し、各定ソース電流Ｉ_ｓ
に対する等価フローティングゲート・電極電流Ｉ_ｇが測
定される。もちろん、このような小さい注入電流値を使
用するにはバイアス条件を長時間適用して非揮発性メモ
リセルのフローティングゲートをプログラムしなければ
ならない。図７にはＶ_ｇが変化する時のソース電圧Ｖ_ｓ
も示されておりＩ_ｓの全ての値に対して実際上同じであ
る。これらのデータはゲート電流Ｉ_ｇがチャネル電流Ｉ
_ｄに比例することを示している。

【００２７】およそ１０，０００セルを有する第１種別
のテスト構造に対するドレーンバイアスＶ_ｄをパラメー
タとした場合の総等価フローティングゲート電流Ｉ_ｇを
図８に示す。この場合には基板２３を０Ｖとして１００
μＡの電流Ｉ_ｓが共通ソース１１電極へ印加される。ド
レーン１２電圧は５Ｖ、６Ｖおよび６．９Ｖに固定され
る。各定ドレーン電圧Ｖ_ｄによりゲート電圧Ｖ_ｇは０Ｖ
からおよそ８．５Ｖまで変動し各定ドレーン電圧Ｖ_ｄに
対して等価フローティングゲート・電極電流Ｉ_ｇが測定
される。

【００２８】およそ１０，０００セルを有する第１種別
のテスト構造に対する総等価フローティングゲート電流
Ｉ_ｇの変動を図９に再び示す。ここでは、基板２３を０
Ｖとして１０μＡの電流Ｉ_ｓが共通ソース１１に印加さ
れる。ドレーン電圧Ｖ_ｄは５Ｖ、６Ｖおよび６．９Ｖに
固定される。各定ドレーン電圧Ｖ_ｄによりゲート電圧Ｖ
_ｇは０Ｖからおよそ８．５Ｖまで変動し、各定ドレーン
電圧Ｖ_ｄに対して等価フローティングゲート・電極電流
Ｉ_ｇが測定される。

【００２９】制御ゲート電圧Ｖ_ｃｇを＋５Ｖとしドレー
ン電圧Ｖ_ｄを＋６．５Ｖとして３０μＡの電流を１秒間
共通ソース１１に印加した後のおよそ１０，０００セル
を有する第２種別のテスト構造内の閾値電圧Ｖ_ｔの圧縮
が改善される様子を図１０に示す。圧縮の改善は圧縮手
順の前後に制御ゲート電圧Ｖ_ｃｇが−１Ｖから＋４Ｖへ
変動する時のドレーン電流Ｉ_ｄの変動グラフにより示さ
れる。ある点における圧縮前の傾斜は圧縮後の傾斜より
も勾配がゆるくしかも直線ではなく、制御ゲート電圧Ｖ
_ｃｇが増大する時あるセル１０は他よりも先に導通する
ことを示している。制御ゲート電圧Ｖ_ｃｇを０Ｖとして
圧縮前に測定されるリーク電流はおよそ１μＡである
（リーク電流は過消去セル数および過消去程度の尺度で
ある）。圧縮後の傾斜は比較的急峻な直線となり、制御
ゲート電圧Ｖ_ｃｇが増大するのと同じ点でセル１０が導
通することを示し、したがって閾値電圧Ｖ_ｔの分布が圧
縮されることを示している。圧縮後のリーク電流は１０
０分の１以下に低減され０．０１μＡ以下となる。相互
コンダクタンスＧｍのグラフは制御ゲート電圧Ｖ_ｃｇの
変化で除算したドレーン電流Ｉ_ｄの変化を示している。
Ｇｍ曲線のピークにおける制御ゲート電圧Ｖ_ｃｇは代表
的セル１０の閾値電圧Ｖ_ｔに対応している。

【００３０】制御ゲート電圧Ｖ_ｃｇを５Ｖとしドレーン
電圧Ｖ_ｄを６．５Ｖとして図１０と同様に３０μＡの電
流Ｉ_ｓを１秒間共通ソース１１に印加した後のおよそ１
０，０００セルを有する第２種別のテスト構造内におけ
る閾値電圧Ｖ_ｔの圧縮が改善される様子を図１１に示
す。このテスト構造は図１０の構造よりも圧縮前のリー
ク電流が遥かに大きい（１ｍＡ）。図１０と同様に、改
善は圧縮の前後に制御ゲート電圧Ｖ_ｃｇが−１Ｖから＋
４Ｖまで変動する時のドレーン電流Ｉ_ｄの変動グラフに
より示される。圧縮後のリーク電流は１μＡ以下とな
り、圧縮前リーク電流に対して１０００倍以上改善され
る。

【００３１】特定の１０Ｋテスト構造に対する実験上の
フラッシュ−プログラム−圧縮ステップは１秒を要しお
よそ３０μＡの総ソース１１電流を使用する（図１０〜
図１１）。

【００３２】前記した方法は操作中にソース１１および
ドレーン１２接合間に存在するチャネル電流を頼りにし
ている。ある意味では前節で説明した方法ほど効率的で
はないが、ソース１１およびドレーン１２間に外部から
誘起されるチャネル電流の無い方法を使用することもで
きる。外部誘起チャネル電流が無いことの利点は過消去
されたメモリアレイ内のディプリートされたビット線数
に対して完全に無感応となることである。

【００３３】共通ソース１１電極をフロートさせ（“オ
フ”状態の電界効果型トランジスタ等の高インピーダン
スに接続）制御ゲート電圧を＋５Ｖとして１００μＡの
ドレーン電流Ｉ_ｄを１秒間共通ドレーン接続へ注入した
後のおよそ１０，０００セルを有する第２種別のテスト
構造内における閾値電圧Ｖ_ｔの圧縮が改善される様子を
図１２に示す。改善は圧縮前後に制御ゲート電圧Ｖ_ｃｇ
が−１Ｖから＋４Ｖまで変動する時のドレーン電流Ｉ_ｄ
のグラフによって示される。図１０に示すように、ある
点における圧縮前の傾斜は圧縮後の傾斜よりも勾配が小
さくしかも直線でなく、制御ゲート電圧Ｖ_ｃｇが増加す
る時にあるセル１０は他よりも先に導通することを示し
ている。圧縮後の傾斜は比較的急峻で直線となり、セル
１０は制御ゲート電圧Ｖ_ｃｇが増加するのと同じ点で導
通開始され、閾値電圧Ｖ_ｔの分布が圧縮されることを示
している。

【００３４】共通ソース１１電極をフロートさせ（高イ
ンピーダンスに接続）制御ゲート電圧Ｖ_ｃｇを＋５Ｖと
して１０μＡのドレーン電流Ｉ_ｇを１０秒間共通ドレー
ン１２へ注入した後のおよそ１０，０００セルを有する
第２種別のテスト構造内における閾値電圧Ｖ_ｔの圧縮が
改善される様子を図１３に示す。改善は圧縮の前後で制
御ゲート電圧Ｖ_ｃｇを−１Ｖから＋４Ｖまで変動させた
時のドレーン電流Ｉ_ｄのグラフで示される。図１１と同
様に、圧縮後の傾斜は圧縮前の傾斜よりも急峻であり、
閾値電圧Ｖ_ｔの範囲が狭くなり分布が圧縮されたことを
示している。

【００３５】ハウラーノルドハイムの場合に較べ、図１
２および図１３のゲート電流Ｉ_ｇは低い制御ゲート電圧
Ｖ_ｃｇで開始される。したがって、ワード線１５電圧を
高くする必要がなくなる。また、ソース１１がフロート
したままとされるため、この技術はソース・ドレーンの
リーク量、ディプリートされたセル１０の数、これらの
セル１０内のディプレッションの程度により制約される
ことがない。

【００３６】ソース１１に印加される正電圧バイアスを
使用して注入効率が向上するため、例えば１メガビット
フラッシュメモリアレイを本発明の圧縮手順を１秒以下
だけ使用しておよそ１０ｍＡの総ソース１１消費電流で
フラッシュプログラムすることができる。

【００３７】圧縮プログラミングに使用されるソースバ
イアス法を図１４〜図１６に示す。図１４はプログラミ
ング中にセル１０のソース１１をバイアス（例えば＋
０．７Ｖ）するのに使用されるダイオード接続電界効果
型トランジスタ２７を示す。（２個の直列ダイオード２
７を使用して＋１．４Ｖのバイアスを得る）。ダイオー
ド２７接続には他の動作中に他の目的にトランジスタ２
７を使用できるようにする（図示せぬ）スイッチングト
ランジスタを含めることができる。前記したように、バ
イアス用のダイオード接続電界効果型トランジスタ２７
の替りに電圧源、電流源、抵抗、もしくはその組合せを
使用することができる。図１５はプログラミング圧縮操
作中に図１４のダイオード接続電界効果型トランジスタ
と共に使用して制御ゲート電圧を制御する増幅器帰還回
路２８を示す。図１６は、図１４のダイオード接続電界
効果型トランジスタ２７を抵抗２９で置換した、プログ
ラミング圧縮操作中に制御ゲート電圧を制御する第２の
増幅器帰還回路を示す。フローティングゲートメモリセ
ルと一緒に使用される従来の増幅器帰還回路が米国特許
第４，７９７，８５６号に記載されている。もう一つの
方法はゲートバイアスを調整してデバイスのソース１１
電圧をゲート電流注入のための最適範囲（およそ＋１Ｖ
〜＋２Ｖ）とすることである。さらにもう一つの方法は
ゲート電圧を傾斜させながらソース１１電流を制限する
ことである。

【００３８】図１５〜図１６の回路によりフラッシュ−
プログラミング−圧縮ステップの開始時におけるゲート
バイアス電圧Ｖ_ｇが高くなり、工程の速度が高くなる。
フラッシュ−プログラミング圧縮ステップが進行する
と、ゲートバイアス電圧Ｖ_ｇが低下し、プログラミング
電流がおそくなってセル１０の閾値電圧が収束すなわち
圧縮される。

【００３９】もう一つの方法はゲート１４へ所定のバイ
アス電圧を印加し、次にソース１１へパルス電流を印加
することである。次にアレイの状態が調べられる。リー
ク電流が所定値の点に達したら圧縮工程は停止される。

【００４０】本発明のゲート電流Ｉ_ｇの物理的源泉は下
記の一つ以上の要因によるものである。

【００４１】１）．ソース１１接合から外部発生されド
レーン１２ディプレッション領域内で充分なエネルギを
得てゲート絶縁膜障壁を越えて放出される電子。

【００４２】２）．ドレーン１２ディプレッション領域
内の衝撃イオン化によりシリコン基板２３内に発生する
電子（衝撃イオン化はアバランシェ接合もしくはディプ
レッション領域内の高電界中を横切するバンド間トンネ
ル誘起ホール電流により開始することができる）。

【００４３】前記２）の電子のいくらかはゲート１３の
下のディプレッション領域に集められる。これらの電子
のほんの一部だけが（ゲート１３に直角な経路で）ディ
プレッション領域を横切するエネルギを得、その後でゲ
ート１３への注入が行われる。フローティングソース１
１の場合には、前記２）の電子のいくらかは衝撃イオン
化工程により生成され、フローティングソース１１に集
められる。ソース１１導体がフローティング性であるた
め、これらの電子はシリコン表面に沿ってドレーン１２
接合へ引き戻される。１）で説明したのと同様な機構に
従ってこれらの電子のほんの一部がフローティングゲー
ト１３中へ放出される。両者の違いは、１）の場合には
ソース１１側から来る電子は外部から供給されるが、後
者の場合にはシリコン基板２３内で進行中のキャリア増
倍過程により電子が供給されることである。

【００４４】前記した例では１種類のフローティングゲ
ートセル１０についてしか検討されていないが、本発明
はいかなる種類の非スプリットゲート非揮発性メモリセ
ル１０を使用した非揮発性メモリにも使用できる。

【００４５】ここの実験データはテスト構造の等価フロ
ーティングゲート１３の電圧に関するものであるが、こ
れらの電圧は制御ゲート１４に必要な適切な範囲の値へ
変換して所望するフローティングゲート１３電圧とする
ことができる。フローティングゲート１３と基準電圧
（Ｖ_ｓｓ）との間の電圧Ｖ_ｇは次式で示され、

【数１】ここに、Ｃ_ｐｐは制御ゲート１４とフローティングゲー
ト１３間の容量、Ｃ_ｓはフローティングゲート１３とソ
ース１１間の容量、Ｃ_ｄはフローティングゲート１３と
ドレーン１２間の容量、Ｃ_ｃｈはフローティングゲート
１３とソース１１およびドレーン１２間のチャネルとの
間の容量、Ｖ_ｃｇは制御ゲート１４の電圧、Ｖ_ｓはソー
ス１１の電圧、Ｖ_ｄはドレーン１２の電圧、Ｖ_ｃｈはソ
ース１１およびドレーン１２間のチャネルの電圧、Ｑｆ
はフローティングゲート１３の電荷である。

【００４６】ここの実験データはドレーン１２に対する
あるバイアス条件およびソース１１に対する他のバイア
ス条件について記述している。多くの場合、ソース１１
およびドレーン１２に対する一般的なバイアス条件は逆
にすることができ、しかも同じ結果が得られる。したが
って、“ソース”および“ドレーン”という用語は特許
請求の範囲も含めて本明細書では取り替えて使うことが
できる。

【００４７】したがってセルアレイを圧縮するために、
ドレーン１２は例えば基板２３電圧に対して＋６Ｖ〜＋
８Ｖに保持され、ソース１１は例えば＋１Ｖ〜＋２Ｖに
保持され、制御ゲート１４はソース１１電圧よりもおよ
そ＋１Ｖ〜＋２Ｖ高く保持される。

【００４８】第２の圧縮手順を使用して、ドレーン１２
は例えば基板２３電圧に対して＋６Ｖ〜＋７Ｖに保持さ
れ、ソース１１は高インピーダンスに接続され（フロー
トされる）、制御ゲート１４は例えば＋２Ｖ〜＋５Ｖに
保持される。制御ゲート１４は定電圧に保持されるか、
２つの電圧（例えば、＋２Ｖと＋５Ｖ）間でクロックさ
れるか、あるいは制御ゲート１４の電圧がゆるやかに傾
斜される。

【００４９】いずれの手順においても、制御ゲートの電
圧はソースに正電圧（逆バイアス電圧）を有するセルの
代表的な閾値電圧よりも値が小さい。“代表的”という
言葉にはディプリートもしくは過消去されたセルが含ま
れる。もちろん、ソースの逆バイアス電圧が増大すると
セルの閾値電圧も増大する。

【００５０】実施例について本発明を説明してきたが、
本明細書は制約的意味合いを有するものではない。当業
者ならば本明細書を参照すれば実施例のさまさまな修正
や他の実施例が自明になるものと思われる。本発明の範
囲内に入るこのような修正や実施例は全て特許請求の範
囲に入るものとする。

【００５１】以上の説明に関して更に以下の項を開示す
る。

【００５２】（１）．基準電圧に接続された基板を有す
る非揮発性集積回路メモリ内のフローティングゲートメ
モリのプログラミング方法であって、該方法は、前記メ
モリのソースを高インピーダンスに接続し、前記メモリ
セルのドレーンへ電流を流し、前記基準電圧に対して正
である電圧を前記メモリセルの制御ゲートに印加する、
ことからなる、プログラミング方法。

【００５３】（２）．第１項記載の方法であって、前記
高インピーダンスを得るのに“オフ”状態の電界効果型
トランジスタが使用される、プログラミング方法。

【００５４】（３）．第１項記載の方法であって、前記
１００μＡの電流は前記１０，０００個のメモリセルの
並列接続されたドレーンへ流され前記メモリセルの制御
ゲートの前記電圧は前記基準電圧に対して＋５Ｖであ
り、両方共１秒の期間であるプログラミング方法。

【００５５】（４）．第１項記載の方法であって、２個
以上のセルが同時にプログラムされる、プログラミング
方法。

【００５６】（５）．基準電圧に接続された基板を有す
る非揮発性集積回路メモリ内のフローティングゲートメ
モリセルのプログラミング方法であって、該方法は、前
記メモリセルの制御ゲートの電圧を前記基準電圧に対し
て正の値を有するようにし、前記メモリセルのソースの
電圧を前記基準電圧に対して正の値を有するようにし、
前記メモリセルのドレーンへ電流を流すようにする、こ
とからなり、制御ゲートの前記電圧はソースに前記電圧
を有するセルの代表的な閾値電圧よりも小さい値を有す
る、プログラミング方法。

【００５７】（６）．第５項記載の方法であって、前記
ソースの前記正の電圧は前記ソースと前記基準電圧との
間に少くとも１個のダイオードトランジスタを接続して
得られる、プログラミング方法。

【００５８】（７）．第５項記載の方法であって、前記
ソースの前記正の電圧は帰還増幅器により前記セルの前
記制御ゲートに接続される、プログラミング方法。

【００５９】（８）．第５項記載の方法であって、前記
制御ゲートの前記電圧は最適ゲート電流注入を行うよう
に調整される、プログラミング方法。

【００６０】（９）．第５項記載の方法であって、前記
制御ゲートの前記電圧は傾斜している、プログラミング
方法。

【００６１】（１０）．第５項記載の方法であって、前
記ソースの前記正の電圧が前記ソースと前記基準電圧と
の間に接続された抵抗を流れる電流により得られる、プ
ログラミング方法。

【００６２】（１１）．第５項記載の方法であって、前
記方法を使用して２個以上の前記メモリセルが同時にプ
ログラムされる、プログラミング方法。

【００６３】（１２）．第５項記載の方法であって、前
記方法を使用して１列のメモリセル内のセレクトされた
メモリセルが同時にプログラムされる、プログラミング
方法。

【００６４】（１３）．第５項記載の方法であって、前
記方法を使用して前記アレイ内の前記メモリセルの全部
が同時にプログラムされる、プログラミング方法。

【００６５】（１４）．第５項記載の方法であって、前
記メモリセルが並列接続されており、前記ソースの前記
電圧は前記ソースから電流を除去することにより正の値
をとるようにされ、前記電流は前記ドレーンに接続され
た電圧源により前記メモリセルの前記ドレーンへ流入す
るようにされ、全てが１秒の期間である、プログラミン
グ方法。

【００６６】（１５）．基板を有する非揮発性集積回路
メモリ内のフローティングゲートメモリセルのプログラ
ミング方法であって、該方法は、前記メモリセルの制御
ゲートの電圧が前記基板の電圧に対して正の値を有する
ようにし、前記メモリセルのソースを前記基板に対して
逆バイアスし、前記メモリセルのドレーンを前記基板に
ついて逆バイアスし、前記ドレーンおよび前記ソース間
に電流が流れるようにする、ことからなり、制御ゲート
の前記電圧は前記逆バイアスされたソースを有する前記
セルの代表的な閾値電圧よりも小さい値を有する、プロ
グラミング方法。

【００６７】（１６）．第１５項記載の方法であって、
前記ソースがそれに直列接続されたトランジスタダイオ
ードにより前記基板に対して逆バイアスされる、プログ
ラミング方法。

【００６８】（１７）．第１５項記載の方法であって、
前記ソースの電圧が帰還増幅器により前記セルの前記制
御ゲートに接続される、プログラミング方法。

【００６９】（１８）．第１５項記載の方法であって、
前記ソースと前記基板との間に接続された抵抗を流れる
電流により前記ソースが前記基板に対して逆バイアスさ
れる、プログラミング方法。

【００７０】（１９）．第１５項記載の方法であって、
前記方法を使用して２個以上の前記メモリセルが同時に
プログラムされる、プログラミング方法。

【００７１】（２０）．第１５項記載の方法であって、
前記方法を使用して１列の前記メモリセル内のセレクト
されたメモリセルが同時にプログラムされる、プログラ
ミング方法。

【００７２】（２１）．第１５項記載の方法であって、
前記方法を使用して前記アレイの全メモリセルが同時に
プログラムされる、プログラミング方法。

【００７３】（２２）．第１５項記載の方法であって、
前記制御ゲートの前記電圧が傾斜している、プログラミ
ング方法。

【００７４】（２３）．本発明の方法によりプログラミ
ング中により低いワード線電圧Ｖ_ｐ１を使用することが
できる。さらに、本発明によりメモリセルアレイ１０の
フラッシュプログラミングに使用した場合に比較的狭い
閾値電圧Ｖ_ｔ分布が得られる。またプログラムされるセ
ルのソース１１／基板２３接合を逆バイアスすることに
より圧縮ゲート電流効率が向上する。逆バイアスは、例
えば、ソース１１にバイアス電圧を印加するかもしくは
ソース１１に直列にダイオード２７、抵抗２９、もしく
は他のインピーダンスを接続して行われる。逆バイアス
によりフラッシュプログラミング圧縮中にプログラムさ
れるセルもしくはアレイ全体のソース電流（ＩＳ）が制
限される。

【図面の簡単な説明】

【図１】メモリセルアレイの部分ブロック形式の電気回
路図。

【図２】図１のメモリセルアレイ内で使用される代表的
なフローティングゲートセルの断面図。

【図３】４００Ω抵抗を介してドレーンに＋６．５Ｖを
接続しかつソースを接地して、多セルテスト構造のゲー
ト電圧を変えた時の従来のゲート電流の変化を示すグラ
フ。

【図４】ソースを＋０．５Ｖとした時の、図３と同様な
ゲート電流とゲート電圧の変化を示すグラフ。

【図５】ソースを＋１．０Ｖとした時の、図３と同様な
ゲート電流とゲート電圧の変化を示すグラフ。

【図６】ソースを＋０．２Ｖとした時の、図３と同様な
ゲート電流とゲート電圧の変化を示すグラフ。

【図７】ドレーンに＋６．８Ｖを印加し等価フローティ
ングゲート電圧が変動する場合の、共通ソース電極に印
加される３つの電流値に対する多セルテスト構造内の総
等価フローティングゲート電流の変化を示すグラフ。

【図８】共通ソース電極に１００μＡの電流を印加し等
価フローティングゲート電圧が変動する場合の、３つの
ドレーン電圧値に対する多セルテスト構造内の総等価フ
ローティングゲート電流の変化を示すグラフ。

【図９】共通ソース電極に１０μＡの電流を印加し等価
フローティングゲート電圧が変化する場合の、３つのド
レーン電圧値に対する多セルテスト構造内の総等価フロ
ーティングゲート電流の変化を示すグラフ。

【図１０】制御ゲート電圧を＋５Ｖとしドレーン電圧を
＋６．５Ｖとして共通ソース電極に３０μＡの電流を１
秒間印加した前後の、適度に過消去された多セルテスト
構造の閾値電圧の圧縮量を比較するグラフ。

【図１１】制御ゲート電圧を５Ｖとしドレーン電圧を＋
６．５Ｖとして共通ソース電極に３０μＡの電流を１秒
間印加した前後の、極端に過消去された多セルテスト構
造内の閾値電圧の圧縮量を比較するグラフ。

【図１２】共通ソース電極をフローティングし制御ゲー
ト電圧を＋５Ｖとしてドレーンに１００μＡの電流を１
秒間印加した前後の、多セルテスト構造内の閾値電圧の
圧縮量を比較するグラフ。

【図１３】共通ソース電極をフローティングし制御ゲー
ト電圧を＋５Ｖとしてドレーンに１０μＡの電流を１０
秒間印加した前後の、多セルテスト構造内の閾値電圧の
圧縮量を比較するグラフ。

【図１４】プログラミング圧縮操作中に使用するバイア
ス回路の回路図。

【図１５】プログラミング圧縮操作中にゲート電圧を制
御する帰還回路の回路図。

【図１６】プログラミング圧縮操作中にゲート電圧を制
御する第２の帰還回路の回路図。

【符号の説明】

１０メモリセル１１ソース１２ドレーン１３フローティングゲート１４制御ゲート１５ワード線１６ワード線デコーダ１７ソース線１８ドレーン・カラム線１９カラムデコーダ２０ｄアドレス線２０ｒ線２１リード／ライト／イレーズ制御回路２２ＤＡＴＡＩＮ／ＯＵＴ端子２３基板２４チャネル２５絶縁膜２６層間絶縁膜２７電界効果型トランジスタ２８増幅器帰還回路２９抵抗

フロントページの続き (72)発明者ラバメゼンナーアメリカ合衆国テキサス州リチャードソン，パークガーデンプレース 3122

Claims

【特許請求の範囲】

【請求項１】基準電圧に接続された基板を有する非揮
発性集積回路内のフローティングゲートメモリのプログ
ラミング方法であって、該方法は、前記メモリセルのソースを高インピーダンスに接続し、前記メモリセルのドレーンに電流を流し、前記基準電圧に対して正である電圧を前記メモリセルの
制御ゲートに印加する、ことからなる、プログラミング方法。