JPH07307416A - 半導体チップの実装方法及び半導体デバイス - Google Patents

半導体チップの実装方法及び半導体デバイス

Info

Publication number
JPH07307416A
JPH07307416A JP9837394A JP9837394A JPH07307416A JP H07307416 A JPH07307416 A JP H07307416A JP 9837394 A JP9837394 A JP 9837394A JP 9837394 A JP9837394 A JP 9837394A JP H07307416 A JPH07307416 A JP H07307416A
Authority
JP
Japan
Prior art keywords
substrate
insulating resin
semiconductor chip
electrode pattern
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9837394A
Other languages
English (en)
Inventor
Yoshihiro Kinoshita
義弘 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP9837394A priority Critical patent/JPH07307416A/ja
Priority to US08/439,552 priority patent/US5656857A/en
Publication of JPH07307416A publication Critical patent/JPH07307416A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10—Containers or parts thereof
    • H10W76/12—Containers or parts thereof characterised by their shape
    • H10W76/15—Containers comprising an insulating or insulated base
    • H10W76/153—Containers comprising an insulating or insulated base having interconnections in passages through the insulating or insulated base
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
    • H10W76/42—Fillings
    • H10W76/47—Solid or gel fillings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 シールド効果を維持しつつ簡単にパッケージ
の薄層化を実現する半導体チップの実装方法及び半導体
デバイスを提供することである。 【構成】 表面に電極パターンが形成された基板とその
基板の周端部に立設された側壁とから成るシールド性の
外囲器を用意し、前記電極パターンに半導体チップの電
極を直接接続し、前記外囲器の基板上に前記半導体チッ
プを被包するように低誘電率の絶縁性樹脂を形成し、そ
の絶縁性樹脂の全表面上に導電性樹脂を形成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波トランジスタな
どが組み込まれた半導体チップをパッケージ等に実装す
る半導体チップの実装方法及び半導体デバイスに関す
る。
【０００２】
【従来の技術】従来、ＩＣチップなどの半導体チップを
パッケージ等に実装する技術としては、例えば図４及び
図５に示すワイヤボンディング法を用いるものがあっ
た。
【０００３】図４は、従来のパッケージに実装されたＩ
Ｃチップを示す内部平面図であり、図５はその内部側面
図である。
【０００４】ＩＣチップをパッケージに実装する場合に
は、図４に示すように、まず、セラミック基板１０１の
表面に形成されたグランドパターン１０２にＩＣチップ
１０３を上向き（フェースアップ）に固定するマウント
工程を行う。
【０００５】さらにこのマウント工程に続いて、ＩＣチ
ップ１０３上のパッド部（Ａｌ電極）１０４とパッケー
ジ端子１０５との間をＡｕやＡｌ等のワイヤ１０６によ
ってボンディング接続（熱圧着法や超音波ボンディング
法）する。さらにその後、図５に示すようにセラミック
又はメタル製のキャップ１０７で封止している。
【０００６】そして、前記パッケージ端子１０５から外
部リード（図示省略）が引き出され、パッケージ化され
た半導体デバイスが構成されている。
【０００７】しかしながら上記実装方法では、ワイヤ１
０６によるボンディング接続を行い、しかもキャップ１
０７によって被蓋されているため、パッケージが厚くな
り、チップのパッケージ実装に要求される薄層化が達成
できないという問題があった。
【０００８】この対策として、図６に示すように基板１
１１の表面にＩＣチップ１１２をマウントし、外部リー
ド１１３とＩＣチップ１１２の電極とをワイヤ１１４で
接続した後、樹脂１１５で固める実装方法（モールド
化）がある。この方法によれば、パッケージを薄層化す
ることが可能となる。
【０００９】しかし、この実装方法では樹脂１１５でモ
ールドするためにセラミックのようなシールド効果がな
く、外部に電波を放射したり、外部の電波の影響を受け
たりするという問題がある。
【００１０】
【発明が解決しようとする課題】このように上記従来の
半導体チップの実装方法では、シールド効果を維持しな
がらパッケージの薄層化を実現することができなかっ
た。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、シールド効果
を維持しつつ簡単にパッケージの薄層化を実現する半導
体チップの実装方法及び半導体デバイスを提供すること
である。また、その他の目的は、耐湿性を良好する半導
体チップの実装方法及び半導体デバイスを提供すること
である。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に第１の発明の特徴は、表面に電極パターンが形成され
た基板とその基板の周端部に立設された側壁とから成る
シールド性の外囲器を用意し、前記電極パターンに半導
体チップの電極を直接接続し、前記外囲器の基板上に前
記半導体チップを被包するように低誘電率の絶縁性樹脂
を形成し、この絶縁性樹脂の全表面上に導電性樹脂を形
成したことにある。
【００１３】上記目的を達成するために第２の発明の特
徴は、表面に電極パターンが形成された基板とその基板
の周端部に立設された側壁とから成るシールド性の外囲
器と、前記電極パターンに直接接続された電極を有する
半導体チップと、前記外囲器の基板上に前記半導体チッ
プを被包するように形成された低誘電率の絶縁性樹脂
と、前記絶縁性樹脂の全表面上に形成された導電性樹脂
とを備えたことにある。
【００１４】前記第１及び第２の発明において、前記絶
縁性樹脂は、フッ素系の樹脂であることが望ましい。
【００１５】上記目的を達成するために第３の発明の特
徴は、表面に電極パターンが形成されたシールド性基板
と、開口部を有して前記シールド性基板上に形成された
低誘電率の第１の絶縁性樹脂と、前記開口部内に設けら
れ、前記シールド性基板の前記電極パターンに直接接続
された電極を有する半導体チップと、前記半導体チップ
を埋設するように前記開口部内に形成された低誘電率の
第２の絶縁性樹脂と、前記第２の絶縁性樹脂が形成され
た前記開口部を被覆する導電性樹脂とを備えたものであ
る。
【００１６】前記第３の発明において、前記シールド性
基板の裏面に前記電極パターンと接続されたメタル配線
を形成することが望ましい。
【００１７】上記目的を達成するために第４の発明の特
徴は、表面に電極パターン及び第１のメタル配線が形成
された第１のシールド性基板と、開口部を有して前記第
１のシールド性基板上に形成され、且つ前記第１のメタ
ル配線と接続された第２のメタル配線が表面に形成され
た第２のシールド性基板と、前記第２のシールド性基板
上に形成された低誘電率の第１の絶縁性樹脂と、前記開
口部内に設けられ、前記第１のシールド性基板の前記電
極パターン及び前記第１のメタル配線に直接接続された
電極を有する半導体チップと、前記半導体チップを埋設
するように前記開口部内に形成された低誘電率の第２の
絶縁性樹脂と、前記第２の絶縁性樹脂が形成された前記
開口部を前記第１の絶縁性樹脂に達するように被覆する
導電性樹脂とを備えたものである。
【００１８】
【作用】上述の如き構成によれば、第１の発明は、表面
に電極パターンが形成された基板とその基板の周端部に
立設された側壁とから成るシールド性の外囲器（パッケ
ージ）を用意し、例えばフリップチップ技術を用いてこ
の外囲器の基板表面上の前記電極パターンに半導体チッ
プの電極を直接接続し、さらに前記外囲器の基板上に前
記半導体チップを被包するように低誘電率の絶縁性樹脂
を形成し、この絶縁性樹脂の全表面上に導電性樹脂を例
えば外囲器の側壁の高さに形成する。
【００１９】以上の構成により、前記側壁の高さをパッ
ケージ厚とすることができ、また、外囲器の開口部を前
記導電性樹脂にて封止しているため、キャップにて被蓋
せず、パッケージが薄層化し、且つ高周波トランジスタ
などが組み込まれた半導体チップがシールドされる。ま
た、半導体チップを被包するように低誘電率の絶縁性樹
脂を形成したので、低誘電率の絶縁性樹脂は半導体チッ
プの電極同士が寄生容量をもつことを防ぐため、高周波
特性の劣化が防止される。
【００２０】第２の発明では、上記第１の発明と同様に
パッケージが薄層化し、且つ高周波トランジスタなどの
半導体チップがシールドされると共に、高周波特性の劣
化が防止される。
【００２１】また、第１及び第２の発明において、前記
絶縁性樹脂をフッ素系の樹脂で構成することにより、耐
湿性が良くなり信頼性が向上する。
【００２２】第３の発明では、シールド性基板に実装さ
れた半導体チップ付近が薄層化し、且つ半導体チップが
シールドされ、しかも高周波特性の劣化が防止される。
【００２３】また、第３の発明において、シールド性基
板の裏面に該シールド性基板の電極パターンと接続され
たメタル配線を形成することにより、該メタル配線をグ
ランド用導体や放熱用導体とすることができる。
【００２４】第４の発明では、第１及び第２のシールド
性基板を有する多層基板に実装された半導体チップ付近
が薄層化し、且つ半導体チップがシールドされ、しかも
高周波特性の劣化が防止される。さらに、第１及び第２
のメタル配線が内部リードとなり、２段目の第２のシー
ルド性基板を介して上下２重のリードを構成することが
でき、リード数を増やすことができる。
【００２５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（ａ），（ｂ），（ｃ）は、本発明の第１実
施例に係る半導体デバイスの構造を示す図であり、同図
（ａ）はその平面図、同図（ｂ）はその裏面図、及び同
図（ｃ）はそのＡ−Ａ´縦断面図である。
【００２６】この半導体デバイスは、セラミックパッケ
ージ１を有し、このセラミックパッケージ１は、図１
（ｃ）に示すように底部の基板とその基板の周端部に立
設された側壁とが一体形成された構造を成している。さ
らに、このセラミックパッケージ１の基板表面には電極
パターン２が形成され、該電極パターン２はスルーホー
ル３を介して外部電極４に接続されている。
【００２７】そして、このパッケージ１の基板の電極パ
ターン２と、ＧａＡｓ（ガリウムヒ素）系のＭＭＩＣ
（モノリシックＩＣ）チップ５の電極６とがフリップチ
ップボンディング技術により接続されている。
【００２８】さらに、前記パッケージ１の基板上に前記
ＩＣチップ５を被包するように低誘電率の絶縁性樹脂７
が焼成され、加えて、図１（ａ），（ｃ）に示すように
該絶縁性樹脂７の全表面上に導電性樹脂８が焼成されて
いる。ここで、絶縁性樹脂７として、例えば誘電率１〜
２程度のフッ素系樹脂（例えばサイトップ：旭硝子の登
録商標）、あるいはＳｉゲル、ポリイミド等が用いら
れ、また、導電性樹脂８としては、銀ペースト、フェラ
イトをまぜた金属ペースト等が用いられている。
【００２９】また、前記パッケージ１の裏面側には、図
１（ｂ）に示すように外部電極４の他にグランド電極９
が形成され、これによって本実施例の半導体デバイス
は、シート抵抗が１００Ω／□以下のシールド効果を有
するように構成されている。
【００３０】次に、本実施例の半導体チップの実装方法
を説明する。
【００３１】まず、上記形状のセラミックパッケージ１
を用意し、該パッケージ１の基板表面の電極パターン２
に予備はんだを施しておく。次いで、はんだバンプ（電
極）６を有するＩＣチップ５を、前記予備はんだを施し
た電極パターン２にフェースダウンで位置合わせし、は
んだ融着させる。
【００３２】このようなフリップチップ技術により、パ
ッケージ１の基板表面の電極パターン２にＩＣチップ５
の電極６を直接接続する。
【００３３】その後、低誘電率（例えば誘電率１〜２程
度）の絶縁性樹脂７としてフッ素系樹脂を使用し、これ
をパッケージ１の基板上にＩＣチップ５を被包するよう
に塗布する。そして、１５０℃程度のＮ2 オーブンで３
０分間の熱処理を施し、この絶縁性樹脂７を焼き固め
る。
【００３４】さらに、焼き固められた絶縁性樹脂７の全
表面に、導電性樹脂８として例えば銀ペースト（ＥＮ−
４０００）を塗布して、パッケージ１の側壁の高さ程度
の厚さ積層し、１５０℃程度のＮ2 オーブンで３０分間
の熱処理を施して焼き固めれば、図１（ａ），（ｂ），
（ｃ）に示す半導体デバイスが完成する。
【００３５】このように本実施例では、ワイヤによるボ
ンディング接続や、キャップにより被蓋せずにＩＣチッ
プをパッケージ化することができるので、パッケージを
薄層化することができる。従来２ｍｍのものを本発明で
は１ｍｍ程度にできる。しかもノイズの発生源である高
周波トランジスタなどが組み込まれたＩＣチップ５をシ
ールドすることができる。
【００３６】また、ＩＣチップ５を被包するように低誘
電率の絶縁性樹脂７を形成したので、ＩＣチップ５の電
極６同士により寄生容量をもつことがなくなり、高周波
特性の劣化を防止できる。
【００３７】さらに、絶縁性樹脂７として水分をはじく
性質のフッ素系の樹脂を用いたので、デバイスの耐湿性
が良くなる。
【００３８】図２は、本発明の第２実施例に係る半導体
デバイスの構造を示す図である。
【００３９】この半導体デバイスは、ＧａＡｓ系の半導
体チップをハイブリットＩＣに実装した場合を示すもの
であり、セラミック基板１１の裏面にはメタル配線１２
が形成され、該メタル配線１２はコンタクトホール１３
を介してセラミック基板１１表面の電極パターン１４に
接続されている。
【００４０】さらに、セラミック基板１１の表面には、
電極パターン１５，１６が形成されると同時に、メタル
配線１７，１８が形成されている。そして、該メタル配
線１７，１８を含むセラミック基板１１上には、開口部
１９ａを有する形で低誘電率（１〜２程度）の第１の絶
縁性樹脂（フッ素系樹脂）１９が焼成されている。な
お、前記電極パターン１４，１５，１６は、前記開口部
１９ａ内に形成されている。
【００４１】その開口部１９ａ内におけるセラミック基
板１１の電極パターン１４，１５，１６は、前述したフ
リップチップ技術によりＧａＡｓチップ２０の電極２
１，２２，２３とそれぞれ直接接続されている。さら
に、前記開口部１９ａ内には、セラミック基板１１上
に、ＧａＡｓチップ２０が埋設されるように該ＧａＡｓ
チップ２０と同じ程度の高さまで前記第１の絶縁性樹脂
１９と同材料の第２の絶縁性樹脂２４が焼成されてい
る。そして、第２の絶縁性樹脂２４が形成された前記開
口部１９ａを被覆するように導電性樹脂（銀ペースト
等）２５が焼成されている。
【００４２】このように本実施例では、ワイヤボンディ
ング接続を行わないでチップ２０をセラミック基板１１
に実装することができるので、チップ２０の付近を薄層
化することが可能となり、しかもチップ２０をシールド
することができる。また、チップ２０を埋設するように
低誘電率の第２の絶縁性樹脂２４を形成したので、チッ
プ２０の電極２１〜２３同士により寄生容量をもつこと
がなくなり、高周波特性の劣化を防止できる。さらに、
本実施例では、裏面のメタル配線１２をグランド用導体
や放熱用導体とすることも可能である。
【００４３】図３は、本発明の第３実施例に係る半導体
デバイスの構造を示す図であり、図２と共通の要素には
同一の符号が付されている。
【００４４】この半導体デバイスは、多層基板を有する
ハイブリットＩＣに実装されたＧａＡｓ系の半導体チッ
プの例を示すものであり、１段目のセラミック基板１１
上には、第１のメタル配線１７ａ，１８ａを介して２段
目のセラミック基板３１が開口部３１ａを有する形で設
けられている。
【００４５】さらに、前記第１のメタル配線１７ａ，１
８ａは前記開口部３１ａ内に延設されると共に、ビアホ
ール３２ａ，３２ｂを介して前記セラミック基板３１表
面上の第２のメタル配線３３ａ，３３ｂにそれぞれ接続
されている。加えて、該メタル配線３３ａ，３３ｂを含
む前記セラミック基板３１表面上には、第１の絶縁性樹
脂（フッ素系樹脂）３４が焼成されている。
【００４６】そして、前記開口部３１ａ内におけるセラ
ミック基板１１の電極パターン１４及び第１のメタル配
線１７ａ，１８ａは、前述したフリップチップ技術によ
りＧａＡｓチップ２０の電極２１，２２，２３とそれぞ
れ直接接続されている。さらに、前記開口部３１ａ内に
は、セラミック基板１１上に、ＧａＡｓチップ２０が埋
設される形で該ＧａＡｓチップ２０と同じ程度の高さま
で第２の絶縁性樹脂２４が焼成されている。なお、この
第２の絶縁性樹脂２４は、前記第１の絶縁性樹脂３４と
同材料である。
【００４７】そして、第２の絶縁性樹脂２４が形成され
た前記開口部３１ａを被覆するように導電性樹脂（銀ペ
ースト等）２５が焼成されている。
【００４８】このように構成しても、上記第２実施例と
同様の効果が得られるほか、メタル配線１７ａ，１８ａ
とメタル配線３３ａ，３３ｂとが内部リードとなり、２
段目のセラミック基板３１を介して上下２重のリードを
構成することができる。これにより、リード数を増加さ
せることが可能となる。
【００４９】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、表面に電極パターンが形成された基板とその基
板の周端部に立設された側壁とから成るシールド性の外
囲器を用意し、前記電極パターンに半導体チップの電極
を直接接続し、前記外囲器の基板上に前記半導体チップ
を被包するように低誘電率の絶縁性樹脂を形成し、この
絶縁性樹脂の全表面上に導電性樹脂を形成したので、パ
ッケージ（外囲器）を容易に薄層化することが可能とな
り、且つ半導体チップをシールドすることができる。ま
た、半導体チップを被包するように低誘電率の絶縁性樹
脂を形成したので、高周波トランジスタなどが組み込ま
れた前記半導体チップの電極同士の相互干渉を抑えるこ
とができ、高周波特性の劣化を防止することが可能とな
る。
【００５０】第２の発明によれば、前記第１の発明と同
様の効果がある。
【００５１】また、前記第１及び第２の発明において、
絶縁性樹脂をフッ素系の樹脂で構成すれば、耐湿性が良
くなり信頼性が向上する。
【００５２】第３の発明によれば、表面に電極パターン
が形成されたシールド性基板と、開口部を有して前記シ
ールド性基板上に形成された低誘電率の第１の絶縁性樹
脂と、前記開口部内に設けられ、前記シールド性基板の
前記電極パターンに直接接続された電極を有する半導体
チップと、前記半導体チップを埋設するように前記開口
部内に形成された低誘電率の第２の絶縁性樹脂と、前記
第２の絶縁性樹脂が形成された前記開口部を被覆する導
電性樹脂とを備えたので、シールド性基板に実装され高
周波トランジスタなどが組み込まれた半導体チップ付近
を薄層化することが可能となると共に、上記第１及び第
２の発明と同様に半導体チップをシールドすることがで
き、且つ高周波特性の劣化を防止することができる。
【００５３】また、第３の発明において、前記シールド
性基板の裏面に該シールド性基板の電極パターンと接続
されたメタル配線を形成することにより、該メタル配線
をグランド用導体や放熱用導体として使用することが可
能となる。
【００５４】第４の発明によれば、表面に電極パターン
及び第１のメタル配線が形成された第１のシールド性基
板と、開口部を有して前記第１のシールド性基板上に形
成され、且つ前記第１のメタル配線と接続された第２の
メタル配線が表面に形成された第２のシールド性基板
と、前記第２のシールド性基板上に形成された低誘電率
の第１の絶縁性樹脂と、前記開口部内に設けられ、前記
第１のシールド性基板の前記電極パターン及び前記第１
のメタル配線に直接接続された電極を有する半導体チッ
プと、前記半導体チップを埋設するように前記開口部内
に形成された低誘電率の第２の絶縁性樹脂と、前記第２
の絶縁性樹脂が形成された前記開口部を前記第１の絶縁
性樹脂に達するように被覆する導電性樹脂とを備えたの
で、第１及び第２のシールド性基板を有する多層基板に
実装された半導体チップ付近を薄層化することができ、
しかも半導体チップがシールドされて、高周波特性の劣
化を防止することができる。さらに、第１及び第２のメ
タル配線を上下２重のリードとすることができるので、
リード数を増やすことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体デバイスの構
造を示す図である。
【図２】本発明の第２実施例に係る半導体デバイスの構
造を示す図である。
【図３】本発明の第３実施例に係る半導体デバイスの構
造を示す図である。
【図４】従来のパッケージに実装されたＩＣチップを示
す内部平面図である。
【図５】従来のパッケージに実装されたＩＣチップを示
す内部側面図である。
【図６】従来の他のパッケージに実装されたＩＣチップ
を示す断面図である。
【符号の説明】
１ セラミックパッケージ ２ 電極パターン ３ スルーホール ４ 外部電極 ５ ＩＣチップ ６ 電極 ７ 絶縁性樹脂 ８ 導電性樹脂 ９ グランド電極 １１ 第１のセラミック基板 １２，１７，１８ メタル配線 １３ コンタクトホール １４，１５，１６ 電極パターン １７ａ，１８ａ 第１のメタル配線 １９ａ，３１ａ 開口部 １９，３４ 第１の絶縁性樹脂 ２０ ＧａＡｓチップ ２４ 第２の絶縁性樹脂 ３１ 第２のセラミック基板 ３３ａ，３３ｂ 第２のメタル配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｌ 8617−4Ｍ Ｃ 8617−4Ｍ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 表面に電極パターンが形成された基板と
    その基板の周端部に立設された側壁とから成るシールド
    性の外囲器を用意し、 前記電極パターンに半導体チップの電極を直接接続し、 前記外囲器の基板上に前記半導体チップを被包するよう
    に低誘電率の絶縁性樹脂を形成し、 前記絶縁性樹脂の全表面上に導電性樹脂を形成したこと
    を特徴とする半導体チップの実装方法。
  2. 【請求項２】 前記絶縁性樹脂は、フッ素系の樹脂を用
    いたことを特徴とする請求項１記載の半導体チップの実
    装方法。
  3. 【請求項３】 表面に電極パターンが形成された基板と
    その基板の周端部に立設された側壁とから成るシールド
    性の外囲器と、 前記電極パターンに直接接続された電極を有する半導体
    チップと、 前記外囲器の基板上に前記半導体チップを被包するよう
    に形成された低誘電率の絶縁性樹脂と、 前記絶縁性樹脂の全表面上に形成された導電性樹脂とを
    備えたことを特徴とする半導体デバイス。
  4. 【請求項４】 前記絶縁性樹脂は、フッ素系の樹脂であ
    ることを特徴とする請求項３記載の半導体デバイス。
  5. 【請求項５】 表面に電極パターンが形成されたシール
    ド性基板と、 開口部を有して前記シールド性基板上に形成された低誘
    電率の第１の絶縁性樹脂と、 前記開口部内に設けられ、前記シールド性基板の前記電
    極パターンに直接接続された電極を有する半導体チップ
    と、 前記半導体チップを埋設するように前記開口部内に形成
    された低誘電率の第２の絶縁性樹脂と、 前記第２の絶縁性樹脂が形成された前記開口部を被覆す
    る導電性樹脂とを備えたことを特徴とする半導体デバイ
    ス。
  6. 【請求項６】 前記シールド性基板の裏面に前記電極パ
    ターンと接続されたメタル配線を形成したことを特徴と
    する請求項５記載の半導体ディバイス。
  7. 【請求項７】 表面に電極パターン及び第１のメタル配
    線が形成された第１のシールド性基板と、 開口部を有して前記第１のシールド性基板上に形成さ
    れ、且つ前記第１のメタル配線と接続された第２のメタ
    ル配線が表面に形成された第２のシールド性基板と、 前記第２のシールド性基板上に形成された低誘電率の第
    １の絶縁性樹脂と、と、 前記開口部内に設けられ、前記第１のシールド性基板の
    前記電極パターン及び前記第１のメタル配線に直接接続
    された電極を有する半導体チップと、 前記半導体チップを埋設するように前記開口部内に形成
    された低誘電率の第２の絶縁性樹脂と、 前記第２の絶縁性樹脂が形成された前記開口部を前記第
    １の絶縁性樹脂に達するように被覆する導電性樹脂とを
    備えたことを特徴とする半導体デバイス。
JP9837394A 1994-05-12 1994-05-12 半導体チップの実装方法及び半導体デバイス Pending JPH07307416A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9837394A JPH07307416A (ja) 1994-05-12 1994-05-12 半導体チップの実装方法及び半導体デバイス
US08/439,552 US5656857A (en) 1994-05-12 1995-05-11 Semiconductor device with insulating resin layer and substrate having low sheet resistance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9837394A JPH07307416A (ja) 1994-05-12 1994-05-12 半導体チップの実装方法及び半導体デバイス

Publications (1)

Publication Number Publication Date
JPH07307416A true JPH07307416A (ja) 1995-11-21

Family

ID=14218085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9837394A Pending JPH07307416A (ja) 1994-05-12 1994-05-12 半導体チップの実装方法及び半導体デバイス

Country Status (2)

Country Link
US (1) US5656857A (ja)
JP (1) JPH07307416A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308478A (ja) * 1997-03-05 1998-11-17 Toshiba Corp 半導体モジュール
EP0889523A3 (en) * 1997-06-30 1999-07-14 Harris Corporation Hermetic thin pack semiconductor device
KR100225238B1 (ko) * 1996-12-06 1999-10-15 황인길 CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR100246312B1 (ko) * 1996-12-06 2000-03-15 김영환 반도체 패키지의 제조방법
DE102015218887A1 (de) 2014-11-28 2016-06-02 Mitsubishi Electric Corporation Halbleitermodul und Leistungswandler

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844309A (en) * 1995-03-20 1998-12-01 Fujitsu Limited Adhesive composition, semiconductor device using the composition and method for producing a semiconductor device using the composition
US5760479A (en) * 1996-02-29 1998-06-02 Texas Instruments Incorporated Flip-chip die attachment for a high temperature die to substrate bond
US5866953A (en) * 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US5895976A (en) * 1996-06-03 1999-04-20 Motorola Corporation Microelectronic assembly including polymeric reinforcement on an integrated circuit die, and method for forming same
JP3431406B2 (ja) * 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
US5891753A (en) * 1997-01-24 1999-04-06 Micron Technology, Inc. Method and apparatus for packaging flip chip bare die on printed circuit boards
US5981312A (en) * 1997-06-27 1999-11-09 International Business Machines Corporation Method for injection molded flip chip encapsulation
KR100309957B1 (ko) * 1997-09-08 2002-08-21 신꼬오덴기 고교 가부시키가이샤 반도체장치
TW401724B (en) * 1998-01-27 2000-08-11 Hitachi Cable Wiring board, semiconductor, electronic device, and circuit board for electronic parts
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6297960B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
US6092281A (en) * 1998-08-28 2000-07-25 Amkor Technology, Inc. Electromagnetic interference shield driver and method
US6326687B1 (en) 1998-09-01 2001-12-04 Micron Technology, Inc. IC package with dual heat spreaders
US6117797A (en) 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
US6274927B1 (en) 1999-06-03 2001-08-14 Amkor Technology, Inc. Plastic package for an optical integrated circuit device and method of making
US6448635B1 (en) 1999-08-30 2002-09-10 Amkor Technology, Inc. Surface acoustical wave flip chip
AU774105B2 (en) * 1999-10-08 2004-06-17 Dainippon Printing Co. Ltd. Non-contact data carrier and IC chip
JP3609692B2 (ja) * 2000-05-24 2005-01-12 松下電器産業株式会社 高周波信号増幅装置およびその製造方法
US6576495B1 (en) * 2000-08-30 2003-06-10 Micron Technology, Inc. Microelectronic assembly with pre-disposed fill material and associated method of manufacture
JP2002164479A (ja) * 2000-11-22 2002-06-07 Niigata Seimitsu Kk 半導体装置およびその製造方法
US6614102B1 (en) 2001-05-04 2003-09-02 Amkor Technology, Inc. Shielded semiconductor leadframe package
US6861720B1 (en) 2001-08-29 2005-03-01 Amkor Technology, Inc. Placement template and method for placing optical dies
US7005323B2 (en) * 2001-09-27 2006-02-28 Rfstream Corporation Method and apparatus for shielding integrated circuits
US6784534B1 (en) 2002-02-06 2004-08-31 Amkor Technology, Inc. Thin integrated circuit package having an optically transparent window
US7109588B2 (en) * 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
US6844618B2 (en) * 2002-04-04 2005-01-18 Micron Technology, Inc. Microelectronic package with reduced underfill and methods for forming such packages
JP4027820B2 (ja) * 2003-03-06 2007-12-26 シャープ株式会社 半導体装置及びその製造方法
TW577161B (en) * 2003-04-17 2004-02-21 Ftech Corp Package structure having cavity
US7359693B2 (en) * 2003-05-23 2008-04-15 Rfstream Corporation Enclosure and substrate structure for a tuner module
DE10332009B4 (de) * 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung
JP3987485B2 (ja) * 2003-12-25 2007-10-10 セイコーエプソン株式会社 光源装置及びプロジェクタ
US20050227417A1 (en) * 2004-04-06 2005-10-13 Honeywell International Inc. Packaging assembly utilizing flip chip and conductive plastic traces
US7701728B2 (en) * 2004-10-28 2010-04-20 Kyocera Corporation Electronic component module and radio comunications equipment
JP4664670B2 (ja) * 2004-12-24 2011-04-06 株式会社東芝 半導体装置
US8278751B2 (en) * 2005-02-08 2012-10-02 Micron Technology, Inc. Methods of adhering microfeature workpieces, including a chip, to a support member
WO2006099119A2 (en) * 2005-03-11 2006-09-21 Rfstream Corporation An integrated circuit layout for a television tuner
TW200741902A (en) * 2006-04-17 2007-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and, chip carrier thereof and method for fabricating the same
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6124257A (ja) * 1984-07-13 1986-02-01 Hitachi Ltd 固体デバイス素子
JPH01152750A (ja) * 1987-12-10 1989-06-15 Nec Corp 半導体装置
JP2867753B2 (ja) * 1991-02-25 1999-03-10 富士電機株式会社 半導体装置
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
US5379186A (en) * 1993-07-06 1995-01-03 Motorola, Inc. Encapsulated electronic component having a heat diffusing layer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100225238B1 (ko) * 1996-12-06 1999-10-15 황인길 CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR100246312B1 (ko) * 1996-12-06 2000-03-15 김영환 반도체 패키지의 제조방법
JPH10308478A (ja) * 1997-03-05 1998-11-17 Toshiba Corp 半導体モジュール
EP0889523A3 (en) * 1997-06-30 1999-07-14 Harris Corporation Hermetic thin pack semiconductor device
DE102015218887A1 (de) 2014-11-28 2016-06-02 Mitsubishi Electric Corporation Halbleitermodul und Leistungswandler
US9406624B2 (en) 2014-11-28 2016-08-02 Mitsubishi Electric Corporation Semiconductor module and power converter

Also Published As

Publication number Publication date
US5656857A (en) 1997-08-12

Similar Documents

Publication Publication Date Title
US5656857A (en) Semiconductor device with insulating resin layer and substrate having low sheet resistance
US5293301A (en) Semiconductor device and lead frame used therein
US6924549B2 (en) Semiconductor device and a method of manufacturing the same
KR100209993B1 (ko) 필름 캐리어 반도체 장치
US5796165A (en) High-frequency integrated circuit device having a multilayer structure
US6518660B2 (en) Semiconductor package with ground projections
JP2001525988A (ja) ボール・グリッド・アレイ半導体パッケージ及びその製造方法
JP2002524858A (ja) 電磁干渉シールド装置及び方法
US20090174061A1 (en) Semiconductor Device
CN101263597A (zh) 具有薄板内联机的半导体封装
US5109270A (en) High frequency semiconductor device
JP2003163310A (ja) 高周波半導体装置
JPS5931042A (ja) 高周波高出力半導体装置
JPH07307413A (ja) 半導体装置
JP2003086726A (ja) 高電力モノリシックマイクロ波集積回路パッケージ
JP4190111B2 (ja) 高周波モジュール
JPH06204291A (ja) 半導体装置
JPH0342496B2 (ja)
JPS5988864A (ja) 半導体装置の製造方法
JP2004134450A (ja) 半導体集積回路
JPH0563136A (ja) 混成集積回路装置
JPH0645504A (ja) 半導体装置
JP3203228B2 (ja) 半導体装置とその製造方法
JPH0348436A (ja) 高周波半導体装置
JP3078773B2 (ja) 電子部品およびその製造方法