JPH07307445A

JPH07307445A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH07307445A
Application number: JP6099972A
Authority: JP
Inventors: Hideyuki Matsuoka; 秀行松岡; Shinichiro Kimura; 紳一郎木村; Shoji Yadori; 章二宿利
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-13
Filing date: 1994-05-13
Publication date: 1995-11-21
Anticipated expiration: 2017-04-30
Also published as: JP3280156B2

Abstract

(57)【要約】【目的】クーロン遮蔽現象を利用して、リフレッシュ
が不要な、室温でしかも低電圧で動作する半導体記憶装
置を得る。【構成】半導体基板１上にゲート酸化膜２を介して形
成した第１電極３と、交互に形成したトンネル酸化膜
５，ゲート電極６，トンネル酸化膜７，ゲート電極８と
により第１電極の側壁に微小なトンネル接合列の容量Ｃ
を構成する。一方、側壁のゲート電極８，酸化膜９，第
２電極１０により微小なゲート容量Ｃｇを構成する。更
に、ゲート電極６，８に対して自己整合的にソース・ド
レイン１１を形成することにより、ゲート電極８がＣと
Ｃｇの接続部である記憶ノードとして働くと同時に、読
み出し用ＭＯＳトランジスタのゲートとしても動作する
クーロン遮蔽を利用したメモリセルが構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に係り、特にクーロン遮蔽現象を利用した室温
で動作するリフレッシュ不要な半導体記憶装置及びその
製造方法に関する。

【０００２】

【従来の技術】従来の代表的な半導体記憶装置であるＤ
ＲＡＭやフラッシュメモリでは、１ギガビット以上の集
積度を１チップ上で実現するためにメモリセルの微細化
を進めてゆくと、統計的な電子数のゆらぎが無視できな
い程度の大きさとなり、記憶装置としての動作が困難に
なってくる。また、ＤＲＡＭは蓄積容量部から電荷が流
出するので記憶を保持するのに周期的に再書き込みをす
る動作、すなわちリフレッシュを必要とするために消費
電力が大きくなる難点があり、フラッシュメモリはリフ
レッシュは不要であるが一括消去しかできないためラン
ダムアクセスできないという欠点がある。

【０００３】これに対してクーロン遮蔽を利用したメモ
リは、電子の数を１個単位で制御することが可能であ
り、原理的には記憶単位を電子の数１個とし得るので、
ＤＲＡＭやフラッシュメモリよりもはるかに高集積の半
導体記憶装置を実現することが可能である。このクーロ
ン遮蔽を利用したメモリの基本概念については、例え
ば、グラバーとデボーレの編著による「シングルチャー
ジトンネリング」の第９章第３１３頁から第３１７頁
（Single Charge Tunneling, Edited by H. Grabertand
M. H. Devoret, Plenum Press, New York, 1992, Chap
ter 9)に記載されている。

【０００４】このクーロン遮蔽を利用すれば、今後メモ
リセルのより一層の微細化を進めた場合に必須の条件に
なると考えられる電子の数のゆらぎを抑えることができ
る。しかも、クーロン遮蔽を利用したメモリは、ランダ
ムアクセスでき、かつ、原理的にリフレッシュ不要な単
一電子メモリを実現可能であるから、ＤＲＡＭやフラッ
シュメモリよりも低消費電力で高集積を実現できる半導
体記憶装置として期待されている。

【０００５】このような利点が期待されるているクーロ
ン遮蔽を利用したメモリの実験的検証例は、１９９３年
２月１８日発行のエレクトロニクスレターズＶｏｌ．
２９，Ｎｏ．４（Electronics Letters, 18th Feb. 199
3, Vol.29, No.4,)に記載されている。この検証例で
は、急峻な不純物濃度分布を有するデルタドープ構造の
ＧａＡｓ基板を用いて２次元平面内にクーロン遮蔽を利
用したメモリセルを形成し、この半導体記憶装置が極低
温の３０ｍＫにおいてメモリ動作をすることが示され
た。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
たクーロン遮蔽を利用したメモリの実験的検証例によれ
ば、デルタドープ構造のＧａＡｓ基板を用い、２次元平
面内にメモリセルを形成している為に、メモリセルの記
憶ノードに相当する電極を、２次元平面内で引き回す結
果となり、記憶ノードの持つ容量を小さくすることが困
難な構造になっている。この結果、記憶装置の動作温度
は３０ｍＫと低く、微細化を進めたとしても記憶ノード
の持つ容量を小さくできないために、室温での動作は期
待できないという問題点がある。また、デルタドープ構
造のＧａＡｓ基板という特殊な基板を使用するプロセス
であるため、製造コスト及び量産性の面から難点があ
る。

【０００７】そこで、本発明の目的は、製造コスト及び
量産性の面で有利なシリコンＬＳＩプロセスを用い、ク
ーロン遮蔽を利用した室温での動作が可能な低消費電力
型の、しかもリフレッシュが不要な半導体記憶装置及び
その製造方法を提供することにある。

【０００８】その他、超高集積密度を達成するために、
極めて微細な素子を形成した場合でも統計的な電子数の
揺らぎの影響を受けない安定した動作の実現などが課題
となっている。

【０００９】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、少なくとも１個のトンネル接合を含むトンネル
接合列ＭＴＪと、該トンネル接合列と直列接続される容
量Ｃｇと、この容量とトンネル接合列との接続部を記憶
ノードＭＮとする半導体記憶装置において、第１導電型
の半導体基板上、すなわち実施例１で言えばｐ型基板１
上に絶縁膜を介して形成される第１電極３と、第１電極
に対して絶縁膜５を介して直列接続されると共に互いに
絶縁膜７によって絶縁される複数の電極６，８と、該複
数の電極と絶縁膜９を介して接続される第２電極１０と
から構成される前記トンネル接合列ＭＴＪおよび前記容
量Ｃｇを有し、かつ、前記複数の電極６，８の中の少な
くとも記憶ノードとなる電極８に対して自己整合的に前
記半導体基板１内に形成した一対の第２導電型の不純物
層１１により構成する読み出し用トランジスタＱ₁を有
することを特徴とする。

【００１０】上記半導体記憶装置において、前記複数の
電極を介して前記第１電極と第２電極間に存在する複数
の絶縁膜は、少なくとも１つは電子の量子力学的なトン
ネルが可能な厚さ、すなわち厚くても５ｎｍの厚さの絶
縁膜とし、少なくとも１つは電子の量子力学的なトンネ
ルが不可能な厚さの絶縁膜とすれば好適である。

【００１１】また、前記複数の電極は第１電極の側壁側
に位置すると共に、前記複数の電極を互いに絶縁する絶
縁膜は各電極に形成した側壁絶縁膜とすれば好適であ
る。

【００１２】さらに、前記第１電極と前記複数の電極の
それぞれ対向する電極の面積が、多くとも１０００平方
ナノメータとすれば、記憶ノードとなる電極の持つ容量
によって決まる帯電エネルギを温度で決まる熱エネルギ
よりも大きくすることができる。

【００１３】また、前記第１及び第２電極間に与える電
位に対して、前記複数の電極の中の記憶ノードとなる電
極の電位がヒステリシスを有することにより、前記第１
及び第２電極間に与える電位によって、前記記憶ノード
となる電極の電位が２つの安定値を有することができ、
従って、前記読み出し用トランジスタの閾値電圧をこの
記憶ノードとなる電極の取りうる２つの安定電位の間の
電圧値とすれば好適である。

【００１４】このように、本発明に係る半導体記憶装置
は、半導体基板上に絶縁膜を介して形成された複数のゲ
ート電極間の、絶縁膜の厚さを制御することによって直
列につながったトンネル接合列ＭＴＪと容量Ｃｇを実現
し、クーロン遮蔽により、トンネル接合列と容量にはさ
まれた部分の電位が２つの安定値をとることを利用し
て、この２つの値をとりうる部分すなわち記憶ノードＭ
Ｎを、データ読み出しトランジスタＱ₁のゲート電極と
することを特徴としている。

【００１５】本発明に係る半導体記憶装置の製造方法
は、素子分離酸化膜１２を含む第１導電型の半導体基板
１の表面にゲート酸化膜２を形成する工程１と、ゲート
酸化膜上に第１の導電膜すなわちリンドープの多結晶シ
リコンを形成する工程２と、第１の導電膜上に絶縁膜を
形成する工程３と、第１の導電膜及び絶縁膜をパターニ
ングして該絶縁膜を上部表面に有する第１電極３を形成
する工程４と、電子のトンネル可能な厚さの第１の絶縁
膜すなわちトンネル酸化膜５を表面に形成する工程５
と、第１の絶縁膜を介して第２の導電膜すなわちリンド
ープの多結晶シリコン６を第１電極３の側壁に形成する
工程６と、電子のトンネル可能な厚さの第２の絶縁膜す
なわちトンネル酸化膜７を表面に形成する工程７と、更
に工程７で形成した第２の絶縁膜を介して第１電極の側
壁側に第３の導電膜すなわちリンドープの多結晶シリコ
ン８を形成する工程８と、前記工程７及び工程８を順に
所要回数繰り返した後に電子のトンネルが不可能な厚さ
の第３の絶縁膜すなわち酸化膜９を表面に形成する工程
９と、第２電極となる第４の導電膜すなわちリンドープ
の多結晶シリコン１０を表面に形成する工程１０と、前
記工程１０，工程９，工程８，工程７，及び工程６で形
成した絶縁膜及び導電膜を所要個所を残して除去する工
程１１と、第２導電型の不純物すなわちｎ型不純物のソ
ース・ドレイン１１を第１導電型の半導体基板中に前記
所要個所に対して自己整合的に形成する工程１２とを有
することを特徴とする。

【００１６】或いは、素子分離酸化膜を含む第１導電型
の半導体基板表面にゲート酸化膜を形成する工程１と、
ゲート酸化膜上に第１の導電膜を形成する工程２と、第
１の導電膜上に絶縁膜を形成する工程３と、第１の導電
膜及び絶縁膜をパターニングして該絶縁膜を上部表面に
有する第１電極を形成する工程４と、電子のトンネル可
能な厚さの第１の絶縁膜を表面に形成する工程５と、第
１の絶縁膜を介して第２の導電膜を第１電極の側壁に形
成する工程６と、電子のトンネル可能な厚さの第２の絶
縁膜を表面に形成する工程７と、更に工程７で形成した
第２の絶縁膜を介して第１電極の側壁側に第３の導電膜
を形成する工程８と、前記工程７及び工程８を順に所要
回数繰り返した後に所要個所にレジストパターンを形成
する工程９と、工程９で形成したレジストパターンをマ
スクに前記工程８，工程７，及び工程６で形成した導電
膜及び絶縁膜を除去する工程１０と、第２導電型の不純
物を第１導電型の半導体基板中に前記レジストパターン
をマスクに前記所要個所に対して自己整合的に形成する
工程１１と、前記レジストパターンを除去後表面に電子
のトンネルが不可能な厚さの第３の絶縁膜を形成する工
程１２と、更に第４の導電膜を表面に形成する工程１３
と、工程１３で形成した第４の導電膜をパターニングし
て第２電極を形成する工程１４とを有する半導体記憶装
置の製造方法としても良い。

【００１７】

【作用】第１導電型の半導体基板上に絶縁膜を介して形
成される第１電極と、第１電極に対して絶縁膜を介して
直列接続されると共に互いに絶縁膜によって絶縁される
複数の電極と、該複数の電極と絶縁膜を介して接続され
る第２電極とは、トンネル接合列ＭＴＪとゲート容量Ｃ
ｇの直列接続部を構成する。該複数の電極の中の少なく
とも記憶ノードＭＮとなる電極に対して自己整合的に第
１導電型の半導体基板内に形成する一対の第２導電型の
不純物層は、読み出し用トランジスタのソース・ドレイ
ンとなる。しかも、この読み出し用トランジスタのゲー
トが、クーロン遮蔽を利用した記憶ノードＭＮとして働
く。

【００１８】前記複数の電極を介して前記第１電極と第
２電極間に存在する複数の絶縁膜は、絶縁膜の厚さを厚
くとも５ｎｍと薄くすることにより、電子の量子力学的
なトンネルが可能となり、これよりも絶縁膜の厚さを厚
くすることにより電子の量子力学的なトンネルが不可能
となる。従って、トンネル可能な薄い絶縁膜で互いに絶
縁された部分がトンネル接合列ＭＴＪを構成し、厚い絶
縁膜で絶縁された部分がゲート容量Ｃｇを構成する。

【００１９】また、前記複数の電極を、第１電極の側壁
側に位置すると共に、前記複数の電極を互いに絶縁する
絶縁膜は各電極に形成した側壁絶縁膜とすることによ
り、前記第１電極と前記複数の電極のそれぞれ対向する
電極の面積を多くとも１０００平方ナノメータと非常に
小さな面積に形成することができ、後述するように、記
憶ノードとなる電極の持つ容量によって決まる帯電エネ
ルギを、温度で決まる熱エネルギよりも大きくすること
ができる。この結果、クーロ遮蔽を利用したメモリの室
温動作が可能となる。

【００２０】更に、前記第１及び第２電極間に与える電
位に対して、記憶ノードＭＮとなる電極の電位がヒステ
リシスを有することにより、記憶ノードの電位が２つの
安定値を有することができるので、読み出し用トランジ
スタの閾値電圧をこの２つの安定電位の間の電圧値に設
定すれば２値のメモリ動作が可能となる。

【００２１】ここで、本発明に係る半導体記憶装置で使
用するクーロン遮蔽の動作原理について説明する。図３
はクーロン遮蔽の原理を説明する図であり、図３の
（ａ）の等価回路に示すように、定電流源Ｉにつながれ
たトンネル接合を考える。図３の（ｂ）は、このトンネ
ル接合の容量Ｃの蓄積電荷Ｑと帯電エネルギの関係を示
す特性線図である。ここで、トンネル接合とは、ある一
定の確率で電子の移動が可能な接合のことをいう。初期
状態でトンネル接合の蓄積電荷Ｑが０であったとする
と、図３の（ｂ）に示すように、定電流源Ｉにより時間
の経過と共にａ点のように蓄積電荷が増加してゆき、同
時にトンネル接合の帯電エネルギＱ²／２Ｃも増大して
ゆく。蓄積電荷が０．５ｅのｂ点に達してこれを越えよ
うとすると電子が１個トンネルし、状態はｂ点からｃ点
に移り、トンネル接合に蓄積される蓄積電荷Ｑは−０．
５ｅになる。これは電子が１個トンネルすることによっ
て、系全体の帯電エネルギを減少させることができるか
らである。なお、この蓄積電荷Ｑの±０．５ｅの値は、
１個の電子がトンネルする前とトンネルした後での帯電
エネルギの差が無い点、すなわちトンネル前後で帯電エ
ネルギが等しい臨界点として求められる。

【００２２】再び、定電流源Ｉにより時間の経過と共に
蓄積電荷Ｑは増大してゆくが、ｂ点に達するまで電子の
トンネルは起こらない。これは蓄積電荷Ｑが、−０．５
ｅと０．５ｅの間では、電子がトンネル接合のどちら方
向にトンネルするにしても、トンネルした後の帯電エネ
ルギがトンネルする前の帯電エネルギよりも増大するの
で、これは自然法則に反し、従ってｂ点に達するまで電
子のトンネルは起こり得ないのである。すなわち、蓄積
電荷Ｑが−０．５ｅと０．５ｅの間では電子のトンネル
が生じない。この電子のトンネルが禁止されている状態
をクーロン遮蔽という。従って、次の範囲では、電子１
個のトンネルすら完全に禁止されることになる。

【００２３】

【数１】

【００２４】勿論、温度が高い時には熱エネルギにより
電子エネルギのゆらぎが生じ、クーロン遮蔽状態が壊れ
るため、電子のトンネルが可能になる。従って、クーロ
ン遮蔽が起こるためには、トンネル接合の容量Ｃが十分
に小さく、すなわちトンネル接合の帯電エネルギＱ²／
２Ｃが熱エネルギよりも大きいことが条件となる。

【００２５】上述したことは、トンネル接合から見た外
部インピーダンスが無限大の時である。すなわち、上記
（１）式は、図４の（ａ）に示した場合であり、トンネ
ル前後におけるトンネル接合の蓄積電荷による帯電エネ
ルギを比較することによって得られるクーロン遮蔽の範
囲である。実際の系では外部インピーダンスは有限であ
るため、電子が１個トンネルした後に、電子の再分布が
起こる。外部インピーダンスを容量値Ｃ_extで表すこと
にすると、電子１個がトンネルした後にはトンネル接合
の蓄積電荷は図４の（ｂ）に示したように、Ｑ−ｅ・Ｃ
／（Ｃ＋Ｃ_ext）となる。従って、トンネル前後での帯
電エネルギを比較することによって、クーロン遮蔽の範
囲は次のようになる。

【００２６】

【数２】

【００２７】一方、定電圧源につながったトンネル接合
の場合は、外部インピーダンスを０、即ちＣ_ext＝∞と
考えればよく、従って（２）式よりクーロン遮蔽の範囲
が存在しないので、クーロン遮蔽は起こらないことにな
る。

【００２８】図５に、このクーロン遮蔽を利用したメモ
リの概念図を示す。図５において、参照符号ＭＴＪはト
ンネル接合列を示し、トンネル接合列ＭＴＪはＮ個のト
ンネル接合から構成される。トンネル接合列ＭＴＪとゲ
ート容量Ｃｇが直列につながり、トンネル接合列ＭＴＪ
とゲート容量Ｃｇの間の電極（この電極を記憶ノードＭ
Ｎと称する。）にセンスアンプＳＡが接続される。な
お、ゲート容量Ｃｇは記憶ノードＭＮとゲート電極との
間の容量であり、記憶ノードＭＮに接続された容量Ｃｓ
は周辺電極との容量、いわゆる寄生容量である。

【００２９】以下、このように構成されるクーロン遮蔽
を利用したメモリの動作原理を説明する。なお、この動
作原理は前述したクーロン遮蔽を利用したメモリの実験
的検証例の中で説明された内容を詳述したものである。
１個のトンネル接合の容量をＮＣ、すなわちトンネル接
合列ＭＴＪの全体の容量をＣとし、記憶ノードＭＮにつ
ながった１個のトンネル接合からみた外部インピーダン
スをＣ_extとすると次のような関係式が成り立ち、臨界
電荷量Ｑｃを表わす（３）式が得られる。

【００３０】

【数３】

【００３１】ここで、臨界電荷量Ｑｃとは、クーロン遮
蔽を維持できなくなって電子のトンネルが生じるときの
電荷量をいう。即ち、クーロン遮蔽の範囲を臨界電荷量
Ｑｃで表わせば、次のようになる。

【００３２】

【数４】

【００３３】記憶ノードＭＮにおける電位及び電子数を
それぞれＶ，ｎ、ゲート電位をＶｇとすると、電荷ｎｅ
に対して次の式が成り立つ。

【００３４】

【数５】

【００３５】従って、記憶ノードＭＮにおける電位Ｖは
次式で表わされる。

【００３６】

【数６】

【００３７】この（６）式を記憶ノードＭＮにおける電
子数ｎをパラメータにして、記憶ノードにおける電位Ｖ
をＣｇ・Ｖｇ／ｅに対してプロットしたものが図６中の
破線である。同図中には（４）式で示されるクーロン遮
蔽の範囲も示してある。クーロン遮蔽の意味するところ
は、クーロン遮蔽の範囲ではゲート電位Ｖｇが変化して
も記憶ノードＭＮにおける電子数ｎは変化しないという
ことである。

【００３８】今、ゲート電圧Ｖｇを変えた時に、記憶ノ
ードＭＮにおける電位Ｖがどのように変化するかを考察
する。ゲート電圧Ｖｇが０ボルトの時に、記憶ノードＭ
Ｎの電位Ｖが０ボルトであったとする（図６中のａ
点）。この状態からゲート電圧Ｖｇを増大させていく
と、クーロン遮蔽の範囲内にあるので、電子数ｎは０の
まま、記憶ノードＭＮの電位Ｖは連続的に増加してい
く。ｂ点に達すると電子が１個トンネルし、記憶ノード
ＭＮの電位Ｖはｎ＝１の破線上のｃ点となり、電子数ｎ
が１となったままで再びクーロン遮蔽の状態になる。さ
らにゲート電圧Ｖｇを増加してｄ点に達すると、再び電
子が１個トンネルし、記憶ノードＭＮの電位Ｖはｎ＝２
の破線上のｅ点の状態となる。このｅ点の状態からゲー
ト電圧Ｖｇを減少させると、クーロン遮蔽の範囲にある
為、電子数ｎは２のままで変化せずに記憶ノードＭＮの
電位Ｖは連続的に減少していく。ｆ点に達すると電子が
１個逆方向にトンネルし、記憶ノードＭＮの電位Ｖはｎ
＝１の破線上のｇ点となる。

【００３９】以上の結果、周期的にゲート電圧Ｖｇを変
化させると記憶ノードＭＮの電位Ｖは図６中に太い実線
で示したように、ヒステリシスを持つことになる。例え
ば、ゲート電圧Ｖｇが０ボルトの時には記憶ノードＭＮ
の電位Ｖは白丸で示した２つの安定点をとることにな
る。従って、記憶ノードＭＮにゲート電極が接続された
データ読み取りトランジスタの閾値電圧を、この２つの
安定点の間に設定することにより、記憶ノードＭＮの電
位が「ハイ（ｈｉｇｈ）」の時にデータ読み取りトラン
ジスタに電流が流れ、一方「ロー（ｌｏｗ）」の時には
電流が流れないことになり、データの読み出しが可能に
なる。こうしてクーロン遮蔽を利用したメモリが原理的
に可能である。

【００４０】この原理からわかるように、記憶ノードＭ
Ｎの電位Ｖがヒステリシスを持つためには、図６に示し
たようにゲート電圧Ｖｇが０ボルトの時に、クーロン遮
蔽の範囲内に少なくとも２つ以上の状態が存在しなけれ
ばならない。具体的に説明すると、（６）式において、
ｎ＝−１で、かつ、ゲート電圧が０ボルトの時の値（縦
軸との交点に相当する。）よりも、（３）式から求めら
れる値Ｑｃ／Ｃが大きくなければならない。従って、次
式の条件が成り立たなければならない。

【００４１】

【数７】

【００４２】この（７）式が、メモリ動作するための条
件となる。また、実際にこの原理を用いてメモリ動作さ
せる際に最も重要なことは、如何にしてＣｇ＋Ｃ＋Ｃｓ
の小さい系を実現するかである。何故ならば、既に、ク
ーロン遮蔽が起こる条件の所で述べたように、このトー
タルの容量Ｃｇ＋Ｃ＋Ｃｓによって決まる帯電エネルギ
が大きい程、大きい熱エネルギでも動作できることにな
り、従って、クーロン遮蔽を利用したメモリの動作温度
を上げることができるからである。

【００４３】シリコンを用いてクーロン遮蔽を利用した
メモリを実現する場合、記憶ノードＭＮの形成法として
は、２つ考えられる。ゲート電極によって基板表面に形
成される反転層を用いる場合と、ゲート電極そのものを
用いる場合である。これらについて、以下説明する。

【００４４】反転層を記憶ノードとして用いる場合の概
念図を図７に示す。図７の（１）は反転層を用いた記憶
ノードの模式的な（ａ）断面構造図、及び（ｂ）等価回
路図であり、（２）はこの記憶ノードの電位を取り出す
構成を示す（ａ）断面構造図、及び（ｂ）等価回路図で
ある。ゲート電極２２に印加されたゲート電圧Ｖｇよっ
て基板２０の表面に形成された反転層２３と、拡散層２
１との間がトンネル接合の容量Ｃになり、反転層２３と
ゲート電極２２に挾まれた部分がトンネル接合と直列に
つながったゲート容量Ｃｇになる。従って、上記クーロ
ン遮蔽を利用したメモリの動作原理に基づき、ゲート電
極２２の直下に形成される反転層２３の電位が２つの安
定値をとることになる。この電位を取り出す構成として
は、図７の（２）に示したように拡散層２４を介して配
線２５により取り出すことができる。この配線２５を、
例えば等価回路の破線内に図示したように通常のＭＯＳ
のゲート電極につなげば読み出しを行うことができる
が、この方法は配線２５を引き回す結果として寄生容量
Ｃsが大きくなるという欠点がある。

【００４５】また、反転層を記憶ノードとして用いる場
合の別の概念図を図８に示す。図８の（ａ）は模式的な
断面構造図であり、（ｂ）はその等価回路図である。ゲ
ート電極に印加されたゲート電圧によって形成された反
転層を記憶ノードとして使う場合、トンネル接合を図７
に示した拡散層２１の代わりに、図８の（ａ）に示すよ
うに第１ゲート電極３２に印加されたゲート電圧Ｖｇ１
によって基板３０の表面に形成された反転層３４を用い
ることができる。この場合、第１ゲート電極３２と第２
ゲート電極３３のそれぞれのゲート電圧Ｖｇ１，Ｖｇ２
によって形成される反転層３４，３５との間がトンネル
接合の容量Ｃとなり、反転層３５と第２ゲート電極３３
に挾まれた部分がトンネル接合と直列につながったゲー
ト容量Ｃｇとなる。従って、この場合は図７に示した構
成よりもトンネル接合の容量Ｃを小さくできる。記憶ノ
ードからの読み出しは図７の（２）の場合と同様に行う
ので、配線を引き回す結果、寄生容量Ｃsは同程度であ
る。

【００４６】これに対して、ゲート電極そのものを記憶
ノードとして用いる場合、すなわち本発明に係る半導体
記憶装置の場合の具体的な断面構造図及び鳥瞰図を図１
の（ａ），（ｂ）に示し、その等価回路を図２に示す。
図１の（ａ）に示すように、シリコン基板１上に、第１
のゲート酸化膜２を介した第１電極３と、この第１電極
３の側壁に互いに酸化膜５，７によって絶縁されたゲー
ト電極６，８と、更に、ゲート電極８の側壁に厚い酸化
膜９を介して第２電極１０が形成されている。この複数
の電極のうち少なくとも記憶ノードとなる電極８に対し
て（この図の場合は電極８と電極６に対して）、図１の
（ｂ）に示すように自己整合的にソース・ドレイン拡散
層１１が形成されている。尚、図１の（ｂ）ではソース
だけが示され、ドレインは紙面に対して奥側に有るけれ
ども示されていない。また、紙面上で第１電極３の左側
面にも同様に酸化膜７，９と、ゲート電極６，８と、第
２電極１０と、拡散層１１とが存在するが省略してあ
る。酸化膜５，７の厚さはトンネルが可能な厚さであ
り、酸化膜５，７及び電極３，６，８により、図２の等
価回路で示したトンネル接合列ＭＴＪを構成する。第２
電極１０とゲート電極８との間でゲート容量Ｃｇを構成
し、このゲート容量Ｃｇはトンネル接合列ＭＴＪの容量
Ｃとゲート電極８を介して直列接続された状態となる。
この結果、上記クーロン遮蔽を利用したメモリの動作原
理に基づき、記憶ノードＭＮを構成するゲート電極８の
電位は、２つの安定値をとることになる。しかも、ゲー
ト電極８を読み出し用ＭＯＳトランジスタＱ₁のゲート
電極として用いているので、読み出しはトランジスタＱ
₁のソース・ドレインの端子Ｒ₂−Ｒ₁間を流れる電流を
センスすれば良い。このように、読み出し用トランジス
タのゲート電極そのものを記憶ノードとして用いるの
で、記憶ノードから読み出し用トランジスタのゲートへ
の配線を引き回す必要が無くなり、上記の反転層を記憶
ノードとして用いる場合に比べて寄生容量Ｃｓをはるか
に小さくできる。

【００４７】また、実際に図１の構成のゲート電極を記
憶ノードとして用いる場合の室温動作の条件を考える
と、最も大きな容量は、明らかにトンネル接合列ＭＴＪ
であり、これがメモリの動作温度を決定する。トンネル
酸化膜５，７の厚さを３ｎｍとし、トンネル接合の帯電
エネルギが室温の熱エネルギよりも大きくなる為のトン
ネル接合の対向面積Ｓを計算すると、Ｓは３００平方ナ
ノメータ以下となる。勿論、この必要とされるトンネル
接合の面積は酸化膜の厚さによって変わるが、酸化膜の
薄膜化の限界を考慮しても１０００平方ナノメータ以下
であることが必要である。

【００４８】

【実施例】以下、本発明に係る半導体記憶装置及びその
製造方法の実施例につき、図面を用いて詳細に説明す
る。

【００４９】＜実施例１＞図９乃至図１２を用いて、本
発明に係る半導体記憶装置及びその製造方法の一実施例
について説明する。図９および図１０は、クーロン遮蔽
を利用した記憶ノードとして読み出し用ＭＯＳトランジ
スタのゲート電極を用いる、本発明に係る半導体記憶装
置の製造方法を主要工程順に示す断面図であり、図１１
及び図１２は図１０の次の工程を順に示す平面図及び断
面図である。

【００５０】図９の（ａ）において、参照符号１はｐ型
シリコン基板を示し、ｐ型シリコン基板１は一例として
比抵抗が１０Ω・ｃｍのものを用いる。このｐ型シリコ
ン基板１に対して通常のＬＯＣＯＳ法を用いて素子分離
領域（不図示）を形成した後、８５０℃，３０分のウエ
ット酸化法により厚さ１０ｎｍの酸化膜２を形成して、
図９の（ａ）に示す構造を得る。

【００５１】次に、多結晶シリコン３を通常のＣＶＤ法
により５０ｎｍ堆積後、８７５℃，２０分間のリンの拡
散を行う。さらに、シリコン酸化膜４をＣＶＤ法により
５０ｎｍ堆積して、図９の（ｂ）に示す構造となる。

【００５２】その後、写真蝕刻法と異方性ドライエッチ
ングによりシリコン酸化膜４を加工し、このシリコン酸
化膜４をマスクにして多結晶シリコン３をエッチングす
ることにより、図９の（ｃ）に示す構造となる。この多
結晶シリコン３すなわち第１電極は、後述する書き込み
用電極として機能する。

【００５３】次いで、図９の（ｄ）に示すように、水蒸
気雰囲気中で８５０℃，５分の熱酸化膜形成工程を経
て、絶縁膜として厚さ３ｎｍの酸化膜５を形成する。こ
の酸化膜５は、その厚さ故にトンネル酸化膜として機能
する。勿論、この絶縁膜はシリコン酸化膜５以外の絶縁
膜、例えば、シリコン窒化膜等でも構わない。

【００５４】更に、図９の（ｅ）に示すように、酸化膜
５の上に厚さ５０ｎｍの多結晶シリコン６をＣＶＤ法に
より堆積し、８７５℃，２０分間のリンの拡散を行う。
次いで、図９の（ｆ）に示すように、多結晶シリコン６
を異方性ドライエッチして側壁にのみシリコン膜６を残
す。この側壁シリコン膜６は、ゲート電極として機能す
る。また、厚さ３ｎｍの酸化膜５を挾んだ第１電極３と
ゲート電極６によりトンネル接合が形成される。

【００５５】次いで、図１０の（ａ）に示すように、再
び水蒸気雰囲気中で８５０℃，５分の熱酸化膜形成工程
を経ることにより、絶縁膜として厚さ３ｎｍの酸化膜７
を形成する。この酸化膜７もその厚さ故に酸化膜５と同
様にトンネル酸化膜として機能する。勿論、この絶縁膜
はシリコン酸化膜以外の絶縁膜、例えばシリコン窒化膜
等でも構わない。

【００５６】更に、酸化膜７の上に厚さ５０ｎｍの多結
晶シリコン８をＣＶＤ法により堆積し、８７５℃，２０
分間のリンの拡散を行った後、この多結晶シリコン８を
異方性ドライエッチし、図１０の（ｂ）に示すように、
側壁にのみ多結晶シリコン８を残す。この側壁シリコン
膜８も、ゲート電極として機能する。従って、厚さ３ｎ
ｍの酸化膜７を挾んだゲート電極６とゲート電極８によ
ってもトンネル接合が形成される。この結果、トンネル
酸化膜５，７によって互いに絶縁される直列接続された
電極３、６、８はトンネル接合列ＭＴＪを形成すること
になる。尚、図示はしないが、図１０の（ａ）のトンネ
ル酸化膜形成工程と図１０の（ｂ）の側壁ゲート電極形
成工程とを順に所要回数繰り返して、トンネル接合列を
増やしても良い。その場合には、リーク電流が減少する
という効果がある。

【００５７】次に、図１０の（ｃ）に示すように、水蒸
気雰囲気中で８５０℃，２０分の熱酸化膜形成工程を経
ることにより、絶縁膜として厚さ８ｎｍの酸化膜９を形
成する。この酸化膜９は、十分に厚いので電子のトンネ
ルは許されない。勿論、この絶縁膜はシリコン酸化膜以
外、例えばシリコン窒化膜等でも構わない。

【００５８】更に、図１０の（ｄ）に示すように、酸化
膜９上に厚さ５０ｎｍの多結晶シリコン１０をＣＶＤ法
により堆積し、８７５℃，２０分間のリンの拡散を行
う。

【００５９】続いて、厚さ１．５μｍのレジストを用い
た写真蝕刻法により、多結晶シリコン１０をドライエッ
チングし、第２電極を形成する。この時レジストはまだ
除去しない。さらに、レジスト付きの多結晶シリコン１
０をマスク（不図示）に酸化膜９を８ｎｍ異方性ドライ
エッチングする。さらにそのままレジストをマスクに多
結晶シリコン８を５０ｎｍエッチングし、次に、酸化膜
７を３ｎｍ異方性ドライエッチングする。さらに多結晶
シリコン６を５０ｎｍエッチングし、レジストをアッシ
ャにより除去後、８００℃、１０分の熱酸化を行い、図
１１に示したように、２０ｋｅＶで砒素イオン１４を、
例えば３×１０¹⁵個/ｃｍ²打ち込む。勿論、これらのｎ
型不純物領域はリンイオンを用いて形成しても構わな
い。尚、図１１の（ａ）において参照符号１２はＬＯＣ
ＯＳ法で形成した素子分離領域すなわち素子分離酸化膜
を示し、図１１の（ｂ）は同図の（ａ）中にＡＡ’線で
示した部分の断面構造図である。

【００６０】こうして、図１２に示すようにゲート電極
６，８に対して自己整合的に、ソース・ドレイン領域１
１が形成される。ゲート電極８が記憶ノードになる。さ
らに窒素雰囲気中で８００℃，１０分のアニール工程を
行い、図１２の(ｂ)に示す構造が得られる。なお、図１
２の（ｂ）は、同図の（ａ）の平面図中にＢＢ’線で示
した部分の断面構造図である。また、図１２の（ａ）で
は、ソース・ドレイン領域１１上の酸化膜２，５を省略
して透視した形で図示してある。

【００６１】その後、２００ｎｍの厚さにＰＳＧ(Phosp
horous Silicate Glass)膜等のシリコン酸化膜をＬＰＣ
ＶＤ法により堆積して層間絶縁膜とし、更に写真蝕刻法
と異方性ドライエッチングによりコンタクトホールを開
口し、アルミニウム等の金属を蒸着後、写真蝕刻法によ
り配線パターン等を形成すれば、集積化された半導体記
憶装置を得ることができる。

【００６２】本実施例においては、電極３，６，８は直
列につながったトンネル接合列ＭＴＪを形成し、電極
８，１０はトンネル接合列と直列につながったゲート容
量Ｃｇを形成する。等価回路を示せば、図２の通りであ
る。図２の等価回路おいて、ゲート容量Ｃｇ側の端子Ｗ
すなわち第２電極１０を接地し、トンネル接合列の容量
Ｃ側の端子Ｗ’すなわち第１電極３に対して電子のトン
ネルが生じる電圧を印加し、０Ｖに戻せば電子がトンネ
ル接合列にトンネルして記憶ノードＭＮはハイとなり、
端子Ｗ−Ｗ’間に逆の電圧を印加すれば逆方向にトンネ
ルが生じて記憶ノードＭＮはローとなる。従って、記憶
ノードＭＮのハイかローに応じてＭＯＳトランジスタＱ
₁がオン状態かオフ状態となっているので、端子Ｒ₁−Ｒ
₂間に流れる電流を検出すれば記憶ノードＭＮの状態を
知ることができる。すなわち、メモリセルとして動作可
能である。

【００６３】作用の項でも説明したように、本発明に係
る半導体記憶装置の特徴は、側壁膜形成技術を利用する
ことによって、クーロン遮蔽を利用した半導体記憶装置
の記憶ノードを読み出し用ＭＯＳトランジスタのゲート
電極で構成した点にある。この結果、従来例のように記
憶ノードの電極を引き回す必要が無くなり、記憶ノード
の容量を極めて小さくすることができ、液体窒素による
７７Ｋの温度での動作は勿論、室温での動作も十分に可
能である。また、こうしたクーロン遮蔽を利用した半導
体記憶装置は、電子１個の注入を制御することになるの
で、所謂既存のＤＲＡＭ等を微細化していった時に問題
となる、統計的な電子の数の揺らぎを抑えることが可能
であり、極めて微細な寸法での低電圧動作、例えば０．
１Ｖでの動作が可能である。

【００６４】本実施例においては、ｐ型基板を用いて説
明したが、すべての極性を変えればｎ型基板を用いたｐ
チャネルＭＯＳＦＥＴによるクーロン遮蔽を利用したメ
モリを実現できることは言うまでもない。

【００６５】＜実施例２＞図１３乃至図１５を用いて、
本発明に係る半導体記憶装置の別の実施例について説明
する。図１３乃至図１５は、実施例１に示した半導体記
憶装置をメモリアレイのメモリセルとして使用する場合
の実施例を説明するための図である。

【００６６】ところで、実施例１のクーロン遮蔽を利用
した半導体記憶装置をメモリアレイとして用いる際には
注意すべき点がある。作用の項でも説明したように、記
憶ノードＭＮがハイの時には読み出し用ＭＯＳトランジ
スタＱ₁が常にオン状態になっている。一般に、記憶ア
レイの中では、複数の記憶ノードがハイになっており、
これらは電流が流れる状態になっている。こうした際
に、読み出し線によって、あるオフ状態のメモリセルを
読み取ろうとした時に、複数のオン状態のメモリセルを
介して閉じたループが形成され、オフ状態であるはずの
メモリセルがオン状態であるかのように読み出される可
能性がある。この理由から、読み出し線に別のスイッチ
ングトランジスタを入れて、記憶ノードＭＮがオン状態
でも、メモリセル全体としてはオフ状態で電流が流れて
いないようにする必要がある。

【００６７】図１３は、読み出し線に別のスイッチング
トランジスタが入ったメモリセルの説明図であり、
（ａ）は素子の平面図、（ｂ）は平面図中にＡＡ’線で
示した部分の断面図、（ｃ）は平面図中にＢＢ’線で示
した部分の断面図である。また、図１４はメモリセルの
等価回路図である。読み出し用ＭＯＳトランジスタＱ₁
と直列につながった別のスイッチング用ＭＯＳトランジ
スタＱ₂のゲート電極１０’は、ＭＯＳトランジスタＱ₁
の第２電極１０を形成する際に同時に加工すれば良い。
尚、図１３では第１電極３を共通にする２つのメモリセ
ルＭＣ１，ＭＣ２が表示されているが、図１４の等価回
路では１つのメモリセルについて示してある。これは実
施例１の製造工程からわかるように、１つのメモリセル
を形成しようとした時には、同時に２つのメモリセルが
形成されるからである。図１４の等価回路に示すよう
に、メモリセルのＭＯＳトランジスタＱ₁のソースを接
地し、ゲート容量Ｃｇ側端子およびトンネル接合列ＭＴ
Ｊ側端子をそれぞれ書き込み用端子ＷおよびＷ’とし、
トランジスタＱ₂のゲート電極側端子およびトランジス
タＱ₂のドレイン側端子をそれぞれ読み出し用端子Ｒお
よびＲ’とする。従って、図１３に示したように、Ｗは
第２電極１０、共通端子Ｗ’は第１電極３、Ｒはゲート
電極１０’にそれぞれ相当する。

【００６８】次に、このように構成されたメモリセルＭ
Ｃ１，ＭＣ２の動作について説明する。先ず、メモリセ
ルＭＣ１にデータを書き込む場合について、図１３およ
び図１５を用いて説明する。メモリセルＭＣ１の記憶ノ
ードＭＮに、ハイ（“１”）およびロー（“０”）を書
き込むには、書き込み用端子Ｗ₁とＷ’間に与える電圧
パルスを図１５に示すように印加する。すなわち、ハイ
を書き込む時には端子Ｗ₁にロー、書き込み用共通端子
Ｗ’にハイを与えた後、共にローにする。これにより、
第１電極３側からゲート電極８側へ電子のトンネルが生
じて電子はクーロン遮蔽される。尚、このとき図１３の
（ａ）に示したメモリセルＭＣ２に書き込みが生じない
ように、メモリセルＭＣ２の端子Ｗ₂には共通端子Ｗ’
と同じ電圧パルスを印加する。また、読み出し用端子Ｒ
₁，Ｒ₂，Ｒ₁’，Ｒ₂’はローレベルに保持する。

【００６９】同様にローを書き込む時には、書き込み用
端子Ｗ₁にハイ、共通端子Ｗ’にローを与えた後、共に
ローにする。これにより、ゲート電極８側からゲート電
極３側へ逆方向の電子のトンネルが生じる。尚、このと
きメモリセルＭＣ２に書き込みが生じないように、メモ
リセルＭＣ２の端子Ｗ₂、読み出し用端子Ｒ₁，Ｒ₂，
Ｒ₁’，Ｒ₂’は全てローレベルに保持する。

【００７０】書き込まれたハイ，ロー状態の読み出し
は、読み出し用端子ＲおよびＲ’とを選択し、電流セン
スを行えばよい。例えば、メモリセルＭＣ１の記憶ノー
ドＭＮの状態を読み出すには、端子Ｒ₁にハイを与え端
子Ｒ₁’にて記憶ノードＭＮの状態に応じて流れる電流
を検出すればよい。尚、メモリセルＭＣ２の端子Ｒ₂，
Ｒ₂’は共にローに保持しておく。

【００７１】また、対になるメモリセルＭＣ１，ＭＣ２
は、図１３に示した構造から分かるように、書き込み用
共通端子Ｗ’すなわち第１電極３がそれぞれのドレイン
・ソース拡散層１１上にゲート酸化膜２，５を介してま
たがっているため、寄生のＭＯＳトランジスタを構成す
る。しかし、上述した書き込み及び読み出し動作におけ
る電位関係を保持することにより、寄生ＭＯＳトランジ
スタは動作しない。

【００７２】従って、本発明に係るメモリセルを用い、
アレイ状に配置してメモリアレイを構成すれば、所望の
記憶容量を得ることができる。なお、本実施例では、メ
モリセルＭＣ１，ＭＣ２を別々に動作させたが、書き込
み用端子Ｗ₁，Ｗ₂及び読み出し用端子Ｒ₁，Ｒ₂，
Ｒ₁’，Ｒ₂’をそれぞれ接続して、メモルセルＭＣ１，
ＭＣ２を１つのメモリセルとして用いてもよいことは言
うまでもない。その場合、メモリセルの駆動能力が向上
する。或いは、イオン打込みによりドレイン・ソース層
１１を形成する際に、メモリセルＭＣ２側部分をマスク
してイオン打込み層を形成しないようにして、１つのメ
モリセルＭＣ１だけにしてもよい。

【００７３】＜実施例３＞図１６乃至図２２を用いて、
本発明に係る半導体記憶装置及びその製造方法のまた別
の実施例について説明する。図１６は、クーロン遮蔽を
利用した記憶ノードとして読み出し用ＭＯＳトランジス
タのゲート電極を用いる、本発明に係る半導体記憶装置
の製造方法を主要工程順に示す断面構造図であり、図１
７乃至図２２は図１６の次の工程を順に示す断面構造図
および平面図である。尚、実施例１で図９乃至図１２に
示した構成部分と同一の構成部分については同一の参照
符号を付して以下説明する。

【００７４】図１６の（ａ）に示すように、比抵抗１０
Ω・ｃｍのｐ型シリコン基板１に対して、通常のＬＯＣ
ＯＳ法を用いて素子分離領域（不図示）を形成した後、
８５０℃，３０分のウエット酸化法により１０ｎｍのゲ
ート酸化膜２を形成する。

【００７５】次に、ゲート酸化膜２の上に多結晶シリコ
ン３を、例えばＣＶＤ法により５０ｎｍ堆積後、８７５
℃，２０分間のリンの拡散を行う。さらに、シリコン酸
化膜４をＣＶＤ法により５０ｎｍ堆積して、図１６の
（ｂ）に示す構造となる。

【００７６】その後、写真蝕刻法と異方性ドライエッチ
ングによりシリコン酸化膜４を加工し、このシリコン酸
化膜４をマスクに多結晶シリコン３をエッチングするこ
とにより、図１６の（ｃ）に示す構造となる。尚、この
とき並んだ多結晶シリコン３間のパターン間隔ｘは、後
述する側壁多結晶シリコン６に形成した側壁の酸化膜５
同志が接続しない距離とする。室温で十分に動作するた
めには容量を大きくできないので、間隔ｘは０．１μｍ
以下が好ましい。

【００７７】次いで、図１６の（ｄ）に示すように、再
び水蒸気雰囲気中で８５０℃、５分の熱酸化膜形成工程
を経て、絶縁膜として厚さ３ｎｍの酸化膜５を形成す
る。この酸化膜５は、その厚さ故にトンネル酸化膜とし
て機能する。勿論、この絶縁膜はシリコン酸化膜以外の
絶縁膜、例えばシリコン窒化膜等でも構わない。

【００７８】更に、厚さ５０ｎｍの側壁多結晶シリコン
膜６を形成し、写真蝕刻法と異方性ドライエッチングに
より多結晶シリコン膜６を加工し、図１７に示すような
構造となる。ここで、図１７の（ａ）はこのときの平面
図であり、側壁多結晶シリコン膜６を非常に狭い領域に
のみ形成していることが分かる。尚、参照符号１２は素
子分離領域、すなわちＬＯＣＯＳ法で形成した素子分離
酸化膜であり、図１７の（ｂ）は図１７の（ａ）にＡ
Ａ’線で示した部分の断面図である。

【００７９】次いで、水蒸気雰囲気中で８５０℃，５分
の熱酸化膜形成工程を経て、絶縁膜として厚さ３ｎｍの
酸化膜７を形成して図１８に示す構造となる。この酸化
膜７も酸化膜５と同様にトンネル酸化膜として機能す
る。勿論、この絶縁膜はシリコン酸化膜以外、例えばシ
リコン窒化膜等でも構わない。

【００８０】更に、酸化膜７の上に厚さ５０ｎｍの多結
晶シリコン８をＣＶＤ法により堆積し、８７５℃，２０
分間のリンの拡散を行った後、所謂エッチバックプロセ
スにより並んだ多結晶シリコン３の間の溝に多結晶シリ
コン８を埋め込み、次いで厚さ１．５μｍのレジストを
用いた写真蝕刻法及びドライエッチングにより多結晶シ
リコン８を加工して、図１９の（ｂ）に示すような断面
構造となる。次いで、同図に示すように、２０ｋｅＶで
砒素イオン１４を、例えば３×10¹⁵個/ｃｍ²打ち込む。
勿論、これらのｎ型不純物領域はリンイオンを用いて形
成しても構わない。このｎ型不純物領域が読み出し用Ｍ
ＯＳトランジスタＱ₁のソース・ドレイン拡散層にな
る。尚、図１９の（ｂ）は図１９の（ａ）にＡＡ’線で
示した部分の断面図である。

【００８１】次いで、８５０℃，１０分の窒素雰囲気中
でのアニールを行うことにより、図２０に示すように、
ゲート電極８に対して自己整合的にソース・ドレイン領
域１１が形成される。なお、図２０の（ａ）では、ソー
ス・ドレイン領域１１上の酸化膜２，５，７を省略して
透視した形で図示してある。

【００８２】更に、水蒸気雰囲気中で８５０℃、５分の
熱酸化膜形成工程を経て、図２１に示すように、絶縁膜
として厚さ８ｎｍの酸化膜９を形成する。この酸化膜９
は、十分に厚いので電子のトンネルは許されない。勿
論、この絶縁膜はシリコン酸化膜以外のシリコン窒化膜
等でも構わない。

【００８３】次に、酸化膜９上に多結晶シリコン１０を
ＣＶＤ法により５０ｎｍ堆積した後、８７５℃，２０分
間のリンの拡散を行い、厚さ１．５μｍのレジストを用
いた写真蝕刻法により、多結晶シリコン１０をドライエ
ッチングして、図２２に示すように、並んだ多結晶シリ
コン３の間の溝に埋め込まれた多結晶シリコン８上を覆
うように第２電極となる多結晶シリコン１０を形成す
る。尚、図２２の（ａ）は平面図、（ｂ）は図２２の
（ａ）にＡＡ’線で示した部分の断面図である。

【００８４】その後、２００ｎｍの厚さにＰＳＧ膜等の
シリコン酸化膜をＬＰＣＶＤ法により堆積して層間絶縁
膜とし、更に写真蝕刻法と異方性ドライエッチングによ
りコンタクトホールを開口し、アルミニウム等の金属を
蒸着後、写真蝕刻法により配線パターン等を形成すれ
ば、集積化された半導体記憶装置を得ることができる。

【００８５】実施例１との違いは、並んだゲート電極３
すなわち第１電極間の狭いスペース部にトンネル接合列
ＭＴＪを形成している点にあり、実施例１に示した構造
よりもトンネル接合列ＭＴＪの容量Ｃを更に小さくでき
るので、クーロン遮蔽を利用したメモリの室温動作がよ
り一層容易となる。

【００８６】また、本実施例においては、ｐ型基板を用
いて説明したが、すべての極性を変えればｎ型基板を用
いたｐチャネルＭＯＳＦＥＴによるクーロン遮蔽を利用
したメモリを実現できることは言うまでもない。

【００８７】＜実施例４＞図２３乃至図２９を用いて、
本発明に係る半導体記憶装置及びその製造方法の更に別
の実施例について説明する。図２３乃至図２９は、クー
ロン遮蔽を利用した記憶ノードとして読み出し用ＭＯＳ
トランジスタのゲート電極を用いる、本発明に係る半導
体記憶装置の製造方法を主要工程順に示す平面図及び断
面図である。尚、各断面図（ｂ）はそれぞれの平面図
（ａ）に示したＡＡ’線で示した部分の断面である。ま
た、実施例１で図９乃至図１２に示した構成部分と同一
の構成部分については同一の参照符号を付して説明す
る。ここで、図２３に示した構造を得るまでの製造方法
は、実施例１において図９の（ａ）から図１０の（ｂ）
までの製造方法と同じであるので、それ以降のプロセス
について述べる。

【００８８】図１０の（ｂ）に示した状態から、厚さ
１．５μｍのレジスト１３を塗布し、露光・現像処理を
行って、図２３の（ａ）に示したようなレジスト１３の
パターンを得る。

【００８９】次に、このレジスト１３をマスクに側壁シ
リコン膜８をエッチング加工して、図２４に示すよう
に、素子分離領域１２に囲まれた領域内のレジスト１３
に覆われていない部分のトンネル酸化膜７が露出した状
態となる。

【００９０】さらに、レジスト１３をそのままマスクに
してトンネル酸化膜７をエッチング加工し、図２５に示
すように、レジスト１３に覆われていない部分はトンネ
ル酸化膜５及び側壁シリコン膜６が露出した状態とす
る。

【００９１】その後、レジスト１３をそのままマスクに
側壁シリコン膜６をエッチング加工して、図２６に示す
ように、素子分離領域１２に囲まれた領域内はトンネル
酸化膜５だけが露出した状態にする。次いで、２０ｋｅ
Ｖで砒素イオン１４を、例えば３×１０¹⁵個/ｃｍ²打ち
込み、レジスト１３に覆われた側壁ゲート電極６，８に
対して自己整合的にｎ型の不純物領域（不図示）を形成
する。勿論、これらのｎ型不純物領域はリンイオンを用
いて形成しても構わない。このｎ型不純物領域が、読み
出し用ＭＯＳトランジスタのソース・ドレインになる。

【００９２】次に、レジスト１３を除去して、図２７に
示すように、レジスト１３で覆われていたトンネル酸化
膜７および側壁シリコン膜８を露出した状態にする。そ
の後、８５０℃、１０分の窒素雰囲気中でのアニール工
程を経て、ＬＰＣＶＤ法により、酸化膜９をＣＶＤ法に
より１０ｎｍ堆積して、図２８に示すように酸化膜９で
覆う。

【００９３】続いて、ＬＰＣＶＤ法により、多結晶シリ
コン膜１０を５０ｎｍ堆積して、厚さ１．５μｍのレジ
ストを用いた写真蝕刻法により、多結晶シリコン１０を
エッチング加工して第２電極を形成し、図２９に示す構
造を得る。尚、図２９の（ｃ）は同図の（ａ）にＢＢ’
線で示した部分の断面図である。記憶ノードとなるゲー
ト電極を構成する側壁シリコン膜８に対して自己整合的
に読み出し用ＭＯＳトランジスタのソース・ドレイン１
１が形成されていることが分かる。

【００９４】読み出し用ＭＯＳトランジスタのゲート電
極形成を、実施例１の場合は、必要な膜をすべて堆積し
た後に、それらを上から順にエッチングしていくため、
エッチングの選択比が十分に無い場合には、基板１が削
られるなどして加工が困難となる可能性がある。これに
対して本実施例の場合、２つ目の側壁シリコン膜８を形
成後に読み出し用ＭＯＳトランジスタのゲート電極６，
８のエッチングを行っているため、実施例１の場合に比
べてドライエッチの材料による選択比が十分で無い場合
にも有効な製造方法である。

【００９５】本実施例においても、ｐ型基板を用いて説
明したが、すべての極性を変えればｎ型基板を用いたｐ
チャネルＭＯＳＦＥＴによるクーロン遮蔽を利用したメ
モリを実現できることは言うまでもない。

【００９６】以上、本発明に係る半導体記憶装置及びそ
の製造方法について、好適な実施例を説明したが、本発
明は前記実施例に限定されること無く、例えば、読み出
し用ＭＯＳトランジスタの代わりに他のゲート絶縁物で
構成したＭＩＳトランジスタを使用することもでき、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００９７】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、クーロン遮蔽現象を利用したメモリにお
いて、シリコンＬＳＩプロセスを用いてゲート容量Ｃ
ｇ、トンネル接合列ＭＴＪの容量Ｃ、及び寄生容量Ｃｓ
を小さく形成し、しかも読み出し用ＭＯＳトランジスタ
のゲート電極そのものを記憶ノードとすることによっ
て、従来のクーロン遮蔽現象を利用したメモリの動作温
度が僅か３０ｍＫであるのに対して、本発明に係るクー
ロン遮蔽現象を利用した半導体メモリでは、液体窒素に
よる７７Ｋの温度での動作は勿論、室温でも十分動作す
ることができる。

【００９８】従って、従来よりもコスト及び使い易さの
点で優れた、リフレッシュが不要な、室温でしかも低電
圧で動作可能なクーロン遮蔽現象を利用した半導体メモ
リを実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶措置の一実施例を示す
図であり、（ａ）は断面図、（ｂ）は鳥瞰図である。

【図２】図１に示した本発明に係る半導体記憶装置の等
価回路図である。

【図３】クーロン遮蔽の原理を説明する図であり、
（ａ）はトンネル接合に定電流源を接続した等価回路
図、（ｂ）はトンネル接合容量の蓄積電荷と帯電エネル
ギの関係を示す特性線図である。

【図４】クーロン遮蔽に対する外部インピーダンスの影
響を説明する図であり、（ａ）は外部インピーダンスが
無限大の場合のトンネル前後の蓄積電荷とクーロン遮蔽
の範囲を示し、（ｂ）は外部インピーダンスが有限の場
合のトンネル前後の蓄積電荷とクーロン遮蔽の範囲を示
す図である。

【図５】クーロン遮蔽を利用したメモリを説明するため
の概念図である。

【図６】クーロン遮蔽を利用したメモリの動作原理を説
明する図である。

【図７】クーロン遮蔽を利用したメモリの記憶ノードに
反転層を用いる概念図であり、（１）はメモリセルの模
式的な（ａ）断面構造図及び（ｂ）等価回路図、（２）
は記憶ノードの電位を取り出す構成を示す（ａ）断面構
造図及び（ｂ）等価回路図である。

【図８】クーロン遮蔽を利用したメモリの記憶ノードに
反転層を用いる別の概念図であり、（ａ）断面構造図及
び（ｂ）等価回路図である。

【図９】図１に示した本発明に係る半導体記憶装置の製
造方法の一実施例を示す図であり、主要工程順に示す断
面図である。

【図１０】本発明に係る半導体記憶装置の製造方法の図
９に示した工程の次の主要工程を順に示す断面図であ
る。

【図１１】本発明に係る半導体記憶装置の製造方法の図
１０に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図１２】本発明に係る半導体記憶装置の製造方法の図
１１に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＢＢ’線で示した
部分の断面図である。

【図１３】本発明に係る半導体記憶装置の別の実施例を
示す図であり、（ａ）は平面図、（ｂ）は平面図中にＡ
Ａ’線で示した部分の断面図、（ｃ）は平面図中にＢ
Ｂ’線で示した部分の断面図である。

【図１４】図１３に示したメモリセルの等価回路図であ
る。

【図１５】図１３に示したメモリセルのデータ書き込み
動作を説明するための電圧波形図である。

【図１６】本発明に係る半導体記憶装置のまた別の実施
例を示す図であり、（ａ）〜（ｄ）は主要製造工程順に
示した断面図である。

【図１７】本発明に係る半導体記憶装置の製造方法の図
１６に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図１８】本発明に係る半導体記憶装置の製造方法の図
１７に示した工程の次の工程を説明するための断面図で
ある。

【図１９】本発明に係る半導体記憶装置の製造方法の図
１８に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２０】本発明に係る半導体記憶装置の製造方法の図
１９に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＢＢ’線で示した
部分の断面図である。

【図２１】本発明に係る半導体記憶装置の製造方法の図
２０に示した工程の次の工程を説明するための断面図で
ある。

【図２２】本発明に係る半導体記憶装置の製造方法の図
２１に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２３】本発明に係る半導体記憶装置の製造方法の更
に別の実施例を示す図であり、図１０の（ｂ）に示した
工程の次の工程を示す（ａ）平面図、及び平面図中にＡ
Ａ’線で示した部分の（ｂ）断面図である。

【図２４】本発明に係る半導体記憶装置の製造方法の図
２３に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２５】本発明に係る半導体記憶装置の製造方法の図
２４に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２６】本発明に係る半導体記憶装置の製造方法の図
２５に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２７】本発明に係る半導体記憶装置の製造方法の図
２６に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２８】本発明に係る半導体記憶装置の製造方法の図
２７に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図である。

【図２９】本発明に係る半導体記憶装置の製造方法の図
２８に示した工程の次の工程を説明する図であり、
（ａ）は平面図、（ｂ）は平面図中にＡＡ’線で示した
部分の断面図、（ｃ）は平面図中にＢＢ’線で示した部
分の断面図である。

【符号の説明】

１ …シリコン基板２ …シリコン酸化膜３ …多結晶シリコン（第１電極）４ …シリコン酸化膜５ …シリコン酸化膜（トンネル酸化膜）６ …多結晶シリコン７ …シリコン酸化膜（トンネル酸化膜）８ …多結晶シリコン９ …シリコン酸化膜１０ …多結晶シリコン（第２電極）１０’…多結晶シリコン１１ …不純物拡散領域１２ …素子分離領域（素子分離酸化膜）１３ …レジスト１４ …砒素イオンＣ …トンネル接合列の容量Ｃｇ …ゲート容量Ｃｓ …寄生容量ＭＣ１…メモリセルＭＣ２…メモリセルＭＮ …記憶ノードＱ₁ …読み出し用ＭＯＳトランジスタＱ₂ …スイッチング用ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】少なくとも１個のトンネル接合を含むトン
ネル接合列と、該トンネル接合列と直列接続される容量
と、この容量とトンネル接合列との接続部を記憶ノード
とする半導体記憶装置において、第１導電型の半導体基
板上に絶縁膜を介して形成される第１電極と、第１電極
に対して絶縁膜を介して直列接続されると共に互いに絶
縁膜によって絶縁される複数の電極と、該複数の電極と
絶縁膜を介して接続される第２電極とから構成される前
記トンネル接合列および前記容量を有し、かつ、前記複
数の電極の中の少なくとも記憶ノードとなる電極に対し
て自己整合的に前記半導体基板内に形成した一対の第２
導電型の不純物層により構成する読み出し用トランジス
タを有することを特徴とする半導体記憶装置。
【請求項２】前記複数の電極を介して前記第１電極と第
２電極間に存在する複数の絶縁膜は、少なくとも１つは
電子の量子力学的なトンネルが可能な厚さの絶縁膜であ
り、少なくとも１つは電子の量子力学的なトンネルが不
可能な厚さの絶縁膜である請求項１に記載の半導体記憶
装置。
【請求項３】前記複数の電極は第１電極の側壁側に位置
すると共に、前記複数の電極を互いに絶縁する絶縁膜は
各電極に形成した側壁絶縁膜である請求項１または請求
項２に記載の半導体記憶装置。
【請求項４】前記第１電極と前記複数の電極のそれぞれ
対向する電極の面積が、多くとも１０００平方ナノメー
タである請求項１〜請求項３のいずれか一に記載の半導
体記憶装置。
【請求項５】前記記憶ノードとなる電極の持つ容量によ
って決まる帯電エネルギが、温度で決まる熱エネルギよ
りも大きい請求項１〜請求項４のいずれか一に記載の半
導体記憶装置。
【請求項６】前記第１及び第２電極間に与える電位に対
して、前記複数の電極の中の記憶ノードとなる電極の電
位がヒステリシスを有する請求項１〜請求項５のいずれ
か一に記載の半導体記憶装置。
【請求項７】前記第１及び第２電極間に与える電位によ
って、前記複数の電極の中の記憶ノードとなる電極の電
位が２つの安定値を有する請求項１〜請求項６のいずれ
か一に記載の半導体記憶装置。
【請求項８】前記読み出し用トランジスタの閾値電圧
は、前記記憶ノードとなる電極の取りうる２つの安定電
位の間の電圧値である請求項７に記載の半導体記憶装
置。
【請求項９】前記読み出し用トランジスタの電流をオン
／オフするスイッチングトランジスタが、前記読み出し
用トランジスタと直列に接続されてなる請求項１〜請求
項８のいずれか一に記載の半導体記憶装置。
【請求項１０】請求項１〜請求項９に記載のいずれか一
の半導体記憶装置をアレイ状に配置してなるメモリーア
レイ。
【請求項１１】素子分離酸化膜を含む第１導電型の半導
体基板表面にゲート酸化膜を形成する工程１と、ゲート
酸化膜上に第１の導電膜を形成する工程２と、第１の導
電膜上に絶縁膜を形成する工程３と、第１の導電膜及び
絶縁膜をパターニングして該絶縁膜を上部表面に有する
第１電極を形成する工程４と、電子のトンネル可能な厚
さの第１の絶縁膜を表面に形成する工程５と、第１の絶
縁膜を介して第２の導電膜を第１電極の側壁に形成する
工程６と、電子のトンネル可能な厚さの第２の絶縁膜を
表面に形成する工程７と、更に工程７で形成した第２の
絶縁膜を介して第１電極の側壁側に第３の導電膜を形成
する工程８と、前記工程７及び工程８を順に所要回数繰
り返した後に電子のトンネルが不可能な厚さの第３の絶
縁膜を表面に形成する工程９と、第２電極となる第４の
導電膜を表面に形成する工程１０と、前記工程１０，工
程９，工程８，工程７，及び工程６で形成した絶縁膜と
導電膜を所要個所を残して除去する工程１１と、第２導
電型の不純物を第１導電型の半導体基板中に前記所要個
所に対して自己整合的に形成する工程１２と、を有する
ことを特徴とする半導体記憶装置の製造方法。
【請求項１２】素子分離酸化膜を含む第１導電型の半導
体基板表面にゲート酸化膜を形成する工程１と、ゲート
酸化膜上に第１の導電膜を形成する工程２と、第１の導
電膜上に絶縁膜を形成する工程３と、第１の導電膜及び
絶縁膜をパターニングして該絶縁膜を上部表面に有する
第１電極を形成する工程４と、電子のトンネル可能な厚
さの第１の絶縁膜を表面に形成する工程５と、第１の絶
縁膜を介して第２の導電膜を第１電極の側壁に形成する
工程６と、電子のトンネル可能な厚さの第２の絶縁膜を
表面に形成する工程７と、更に工程７で形成した第２の
絶縁膜を介して第１電極の側壁側に第３の導電膜を形成
する工程８と、前記工程７及び工程８を順に所要回数繰
り返した後に所要個所にレジストパターンを形成する工
程９と、工程９で形成したレジストパターンをマスクに
前記工程８，工程７，及び工程６で形成した導電膜及び
絶縁膜を除去する工程１０と、第２導電型の不純物を第
１導電型の半導体基板中に前記レジストパターンをマス
クに前記所要個所に対して自己整合的に形成する工程１
１と、前記レジストパターンを除去後表面に電子のトン
ネルが不可能な厚さの第３の絶縁膜を形成する工程１２
と、更に第４の導電膜を表面に形成する工程１３と、工
程１３で形成した第４の導電膜をパターニングして第２
電極を形成する工程１４と、を有することを特徴とする
半導体記憶装置の製造方法。