JPS588078B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS588078B2
JPS588078B2 JP54141412A JP14141279A JPS588078B2 JP S588078 B2 JPS588078 B2 JP S588078B2 JP 54141412 A JP54141412 A JP 54141412A JP 14141279 A JP14141279 A JP 14141279A JP S588078 B2 JPS588078 B2 JP S588078B2
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Description

【発明の詳細な説明】 本発明は電荷転送装置に関し、更に詳細にいえば、情報
を固定的に又は半固定的に記憶する改良された半導体記
憶装置に関する。
集積半導体メモリ装置は高いセル密度を達成している。
英国特許明細書第１３７４００９号には、各セルが電荷
記憶電極とビット線拡散領域を有し、ビット線拡散領域
と電荷記憶電極によって定められる記憶コンデンサとの
間の電荷の流れをゲート電極によって制御するようにし
たメモリ装置が示されている。
この種の装置は１デバイス・メモリセルを用いたメモリ
として知られている。
米国特許第４０１４０３６号は上記英国特許に示されて
いるのと同様のメモリ装置を示しているが、この場合は
電荷を記憶し且つビット線拡散領域へ転送するのに１つ
の一体的な電極を用いている。
米国特許第４０４００１７号には、間隔をあけて並列に
配列したビット線によってセルを形成し、拡散領域とワ
ード線によって定められる電位井戸との間の電荷の流れ
をワード線によって制御するようにした高密度の読増／
書込みランダム・アクセス・メモリ・セルを用いたメモ
リ装置が示されている。
高密度なアレイの形成を容易にするため、ビット線はド
ープしたポリシリコンによって形成される。
米国特許第４０２１７８９号は２層のドープ・ポリシリ
コンを用いるプロセス技術によって製造したもう１つの
高密度読増り／書込みランダム・アクセス・メモリ・ア
レイを開示している。
電荷結合装置（ＣＣＤ）を用いたメモリ装置は米国特許
第３ ８ １ ９ ９５ ９号に開示されているように
非常に高密度な記憶セルを与え且つ簡単に製造できると
いう特徴で知られているが、電荷の直列読取りのためア
クセス時間が遅い。
米国特許第３６５４４９９号はキャリア蓄積段に厚い絶
縁体と薄い絶縁体を用いることによって情報を固定的に
記憶し通常の直列読取りモードで情報をシフト・アウト
するようにしたＣＣＤシステムを開示している。
米国特許第３９１１４６４号は前記米国特許第４０１４
０３６号に開示されているのと類似したメモリ・アレイ
を示しているが、この場合各メモリ素子は１つの感知拡
散領域の近くに可変スレショルド電圧電界効果ゲート領
域を設けた構造を有する。
本発明の目的は他の半導体装置で見られるものよりも記
憶セル密度の高い改良された記憶装置を提供することで
ある。
他の目的は電荷を直列様式ではなくランダム・アクセス
様式で読摩ることができるようにした高密度の電荷記憶
装置を提供することである。
他の目的は非常に高密度のセルに情報を固定的に又は半
固定的に記憶するようにした改良された電荷記憶装置を
提供することである。
他の目的は情報を固定的に又は半固定的に記憶し且つ情
報を直列様式ではなくランダム・アクセス様式で読取る
ようにした改良された低価格の電荷記憶装置を提供する
ことである。
他の目的はセルをアクセスするのに用いられるビット／
センス線のキャパシタンスが非常に低く１デバイス・セ
ルを用いた通常のランダム・アクセス・メモリ装置にお
けるビット／センス線のキャパシタンスよりも実質的に
低いような改良されたランダム・アクセス電荷記憶装置
を提供することである。
他の日的は異なったスレショルド電圧を有スるセル半導
体装置を用いることによって情報を固定的に又は半固定
的に記憶するようにした改良された電荷記憶装置を提供
することである。
本発明によれば、２進デイジット０及び１を表わす情報
を固定的に又は半固定的に記憶するように高いスレショ
ルド電圧と低いスレショルド電圧を有する半導体装置に
よってメモリ・セルを構成した記憶装置が提供される。
セル半導体装置は互いに近接して配列され、そして半導
体基板の拡散領域と連絡する。
靖報の感知は選択されたセルから拡散領域へ転送される
電荷を検出することによつて行なわれる。
本発明の一実施例においてはＰ型基板にＮ＋拡散領域が
形成され、そして基板から絶縁して且つＮ＋拡散領域に
近接して複数のワード線が互いに隣接して且つ平行に配
列される。
ワード線の選択されたセグメントの下側には、第１のス
レショルド電圧即ち高いスレショルド電圧を有する半導
体装置を与えるように、Ｐ＋領域が好ましくはイオン注
入によって設けられる。
Ｐ＋領域と組合されたワード線を持たない残りの半導体
装置は第２のスレショルド電圧即ち低いスレショルド電
圧を有する。
各ワード線に同じ大きさの電圧を印加することにより電
位井戸が形成され、これらの電位井戸は拡散領域からの
電荷即ちキャリアによって満たされる。
高いスレショルド電圧の半導体装置と関連する電位井戸
は低いスレショルド電圧の半導体装置よりも少ない電荷
を保持するため、選択されたワード線の電圧が減少され
たとき電位井戸と拡散領域の間に流れる電荷量を、Ｎ＋
拡散領域に接続された電荷又は電圧感知回路によって検
出するようにすれば、これによって高いスレショルド電
圧と低いスレショルド電圧の半導体装置を識別できる。
Ｐ＋領域の代わりに２重絶縁層構造を用い、ワード線の
下側の選択された２重絶縁層位置に電荷を記憶すること
により、セルを電気的にプログラムすることができ且つ
消去することができる。
本発明のもう１つの観点によれば、基板に複数の拡散領
域が形成されて、これらの拡散領域にビット／センス線
が接続され、隣接する拡散領域対の間に複数のワード線
が平行に配列される。
１対の拡散領域の間に配置された複数のワード線のみを
選択することにより、これらの拡散領域対に接続された
ビット／センス線は非常に低いキャパシタンスを示す。
次に図面を参照して良好な実施例について説明する。
第１図、第２図及び第３図は本発明の第１の実施例のメ
モリ・アレイを示しており、Ｐ型半導体基板１０は基板
１０の表面に沿って規則的間隔で離して配置されたＮ＋
拡散領域１２，１４，１６を有する。
Ｎ＋拡散領域１２，１４，１６は例えば適当なマスクを
介して基板１０ヘヒ素を拡散させることによって周知の
方法で形成できる。
基板１０の表面部の選択された位置には、複数のＰ＋拡
散領域１８，２０，２２が形成されている。
Ｐ＋拡散領域は例えば基板１０の表面にホウ素を選択的
に注入することによって形成できる。
基板１０の表面上には好ましくは二酸化シリコンよりな
る薄い絶縁層２４が形成される。
二酸化シリコン層２４の上には第１のドープ・ポリシリ
コン層が付着され、そして平行なワード線２６，２８，
３０，３２，３４，３６，３８を与えるようにエッチさ
れる。
ワード線２６はＮ＋拡散領域１２に隣接しで位置してお
り、ワード線３０．３２はＮ＋拡散領域１４に隣接して
且つその両側に位置しており、ワード線３６．３８はＮ
＋拡散領域１６に隣接して且つその両側に位置している
。
ポリシリコン・ワード線２６〜２８は酸化され、それら
の表面に絶縁層４０を形成している。
その結果得られる構造体の表面には第２のドープ・ポリ
シリコン層が付着され、ワード線２６〜３８の間に平行
なワード線４２，４４，４６，４８，５０を形成するよ
うにエッチされる。
ポリシリコン・ワード線４２〜５０は酸化され、それら
の表面に絶縁層５２を形成している。
このようにして得られた構造体の上に好ましくはアルミ
ニウム又は銅ドープ・アルミニウムよりなる金属層が付
着され、ワード線２６〜３８．４２〜５０と直交する平
行なストリップを形成するようにエッチされ、そしてビ
ット／センス線Ｂ／Ｓ１が形成される。
ビット／センス線Ｂ／Ｓ１は二酸化シリコン層２４の開
孔５４を介してＮ＋拡散領域１２，１４，１６に接続さ
れ、ビット／センス線Ｂ／Ｓ２も同様のＮ＋拡散領域（
図示せず）に接続される。
第２図に示すように、薄い二酸化シリコン層即ちチャネ
ル間に分離を与えるため、ビット／センスＭＢ／Ｓ１と
Ｂ／Ｓ２の間に且つビット／センス線と平行に、基板１
０に食込んだ厚い酸化物ストリップ５６．５８．６０が
形成されている。
チャネル間の分離を更に改善する場合は、酸化物ストリ
ップ５６．５８．６０を形成する前にチャネル間にＰ＋
領域６２，６４．６６を形成することもできる。
ワード線２６〜３８，４２〜５０は普通のワード駆動器
６８に接続され、ワード線２６， ４２．２８，４４．
３０は端子Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５を介してワー
ド駆動器６８に接続され、ワード線３２，４６，３４，
４８，３６は端子Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５を介し
て接続され、ワード線３８は端子Ｎ１を介してワード駆
動器６８に接続されている。
ワード駆動器６８は電圧ＶＨ例えば＋８．５ｖとゼ狛電
位即ちアース電位を選択的に与えることができる任意の
駆動器を含む。
ビット／センス線Ｂ／Ｓ１， Ｂ／Ｓ２は端子７２，７
４を介して普通のセンス・アンプ及びバイアス源７０に
接続される。
センス・アンプは米国特許第３７６４９０６号に開示さ
れているような電荷転送検出器型のもの又は米国特許第
３５８８８４４号に開示されているような交差結合型の
ものでよい。
バイアス源はＶＨからアレイ半導体装置のスレショルド
電圧Ｖ１ｈを差引いた電圧よりもわずかに小さなほぼ一
定の電圧を与えることができる任意の正電圧源でよい。
第４図は読取り動作の前に第１図、第２図、第３図の実
施例のワード線の下側に形成される電位井戸を示しでい
る。
Ｎ＋拡散領域１２は井戸Ｔ６によって表わされている電
荷源即ち電子を与える。
端子Ｌ１〜Ｌ５に＋８．５ｖの電圧を印加することによ
りワード線２６，４２，２８，４４，３０の下側の基板
中に電位井戸７８，８０，８２，８４，８６が形成され
る。
Ｎ＋拡散領域１４は電荷源８８として示され、Ｎ＋拡散
領域１６は電荷源９０として示されている。
端子Ｍ１〜Ｍ５に＋８．５Ｖが印加されたときはワード
線３２，４６，３４，４８，３６の下側の基板中に電位
井戸９２，９４，９６，９８，１００が形成され、端子
Ｎ１に＋８．５Ｖの電圧が印加されたときワード線３８
の下に電位井戸１０２が形成される。
領域１８のようなＰ＋拡散領域がワード線の下側に形成
されているところでは、高いスレショルド電圧が得られ
、従ってその領域の電位井戸はＰ＋拡散領域と組合され
ていない電位井戸に比べて比較的浅くなる。
高いスレショルド電圧を有するアレイ半導体装置はポリ
シリコン・ワード線、二酸化シリコン層２４及びＰ＋拡
散領域によって形成される。
Ｐ＋拡散領域は低いスレショルド電圧の半導体装置が形
成される半導体基板１０のボデ一部分のＰ型不純物より
も高い不純物濃度を有する。
端子Ｌ１〜Ｌ５に＋８．５ｖの電圧が印加されたときは
Ｎ＋拡散領域１２と１４の間に連続的な電位井戸チャネ
ル１０４が形成され、従ってＮ＋拡散領域の電圧がｖＨ
−ｖｔｈ（ｖｔｈは高いスレショルド電圧の半導体装置
のスレショルド電圧）よりも小さいときは任意の電位井
戸へ電荷を転送でき、例えばＮ＋拡散領域１２又は１４
の電位井戸から電位井戸８２へ電荷を転送できることに
注目されたい。
ワード線Ｍ１〜Ｍ５に＋８．５Ｖの電圧が印加されたと
きは、Ｎ＋拡散領域１４と１６の間に同様の電位井戸チ
ャネル１０６が形成される。
ビット／センス線Ｂ／Ｓ１の選択された部分例えばＮ＋
拡散領域１２と１４の間の部分のワード線から情報を読
取る場合は、この選択されたビット／センス線部分のワ
ード線を除く他のすべてのワード線の電位がゼロ電位即
ちアース電位に保たれる。
選択された部分のワード線２６，４２，２８，４４，３
０の電圧は第６図のａに示すようにＶＨ即ち＋８．５ｖ
にあり、ビット／センス線従ってＮ＋拡散領域１２．１
４のバイアス電圧はＶＨから高いスレショルド電圧の半
導体装置のスレショルド電圧■ｔｈを差引いた電圧より
もわずかに小さい。
例えばワード線２８の下の電位井戸８２に貯えられた情
報を読摩る場合は端子Ｌ３のワード線は第６図のｂに示
すように時間ｔ１，ｔ２の間にアース電位にされる。
端子Ｌ３がアース電位にされると、電位井戸８２が減少
して第５図の状態になり、電位井戸８２に最初に含まれ
ていたすべての電荷は電位井戸チャネル１０４を介して
Ｎ＋拡散領域１２，１４及びビット／センス線Ｂ／Ｓ１
に転送され、そしてセンス・アンプ７０によって検出さ
れる。
センス・アンプ７０によって検出された信号は第６図の
ｄの時間ｔ１及びｔ２の間に示され、これは２進デイジ
ット“１”の情報を表わしている。
端子Ｍ１〜Ｍ５及びＮ１もアース電位にあるから、電位
井戸９２〜１０２も第５図のように変化する。
Ｎ＋拡散領域１２と１４の間のビット／センス線部分か
ら別の２進デイジットを読取る場合は、端子Ｌ３が＋８
．５ｖに回復されて、例えばワード線４２の端子Ｌ２が
第６図のＣの時間ｔ３−ｔ４の期間にアース電位にされ
る。
この場合ビット／センス線Ｂ／Ｓ１に比較的小さな電圧
変化が生じ、これは２進デイジット“０”を表わす。
ワード線４２と関連する電位井戸８０は電位井戸８２ほ
ど深くないから、井戸８０に貯えられていた電荷は井戸
８０のものよりも少なく、従ってビット／センス線Ｂ／
Ｓｉでは小さな電荷変動が検出される。
高いスレショルド電圧が２進デイジット０を表わし低い
スレショルド電圧が２進デイジット１を表わす場合、高
いスレショルド電圧の半導体装置と関連する電位井戸の
電荷をＱＯによって表わし、低いスレショルド電圧の半
導体装置と関連する電位井戸の電荷をＱ１によって表わ
したとき、これらの２つの電荷の差Ｑ１−ＱＯ＝△Ｑは
２進デイジット“１”と“０”を区別する電荷マージン
である。
電荷△ＱはＣ。ｘ〔■ｔｈ（高）−Ｖｔｈ（低）〕に等
しい。
ここで、Ｃｏｘは二酸化シリコン層２４によって定めら
れるキャパシクンスＶｔｈ（高）はＰ＋拡散領域を含む
半導体装置のスレショルド電圧、Ｖｔｈ（低）はＰ＋拡
散領域を含まない半導体装置のスレショルド電圧である
。
この例では高いスレショルド電圧を与えるためにＰ＋拡
散領域が用いられたが、Ｎ＋拡散領域を形成すれば、例
えばワード線２６，２８の下側の領域のようにＰ型半導
体基板１０のみを用いた場合に得られる電圧スレショル
ドよりも低い電圧スレショルドを選択的に与えることが
できよう。
Ｎ＋拡散領域１２．１４の間のどの電位井戸からの電荷
もこれらの拡散領域に流れるためこのメモリ・アレイの
性能が改善される。
例えば情報のブロック転送が必要な場合は、関連するワ
ード線２６，４２，２８，４４，３０を電圧ＶＨに戻す
ことなく井戸７８，８０，８２，８４，８６の記憶情報
を順次に読取ることができる。
更に、選択されたビット／センス線部分の下側のワード
線以外のすべてのワード線をアースすれば、選択された
ビット／センス線部分の半導体基板の表面にしか反転層
が形成されないから、ビット／センス線は非常に小さな
キャパシタンスしか示さない。
従ってビット／センス線は複雑なあるいは精巧なセンス
回路に頼ることなく、例えば１２８個もの多数の記憶セ
ルを容易に収容できるような非常に高い転送比を持つこ
とができる。
また、図示の例ではＮ＋拡散領域の間に５本のワード線
しか示されていないが、実際にはもつと多数のワード線
を間に入れることができる。
本発明のメモリ装置によれば、基板表面積のほぼ半分を
記憶領域として利用でき、しかもセル面積は従来の直列
ＣＯＤシステムのように各記憶領域と関連する転送ゲー
トに基板表面を費す場合に比べ一段と小さくなる。
本発明のアレイ・セルの寸法は小さいから、１つのセン
ス・アンプを複数のビット／センス線で共有するように
してセンス・アンプのピッチを大きくするのが好ましい
。
アクセスされたビット／センス線がセンス・アンプにス
イッチされ、アクセスされない他のビット／センス線は
浮動されるか電圧ＶＨにバイアスされる。
上述した実施例では博報は固定的にメモリ・アレイに記
憶される。
第７図に示されているもう１つの実施例では、情報は電
気的にプログラム可能な読取り専用メモリ（ＥＰＲＯＭ
）として半固定的に記憶できる。
第７図は第３図の左半分に対応するが、この実施例の場
合、半導体基板１０の表面に好ましくは二酸化シリコン
の薄い第１の絶縁層１０８が形成され、その上に好まし
くは窒化シリコンの薄い第２の絶縁層１１０が付着され
る。
高いスレショルド電圧の半導体装置をつくるため、第７
図の１１２に示すように絶縁層１０８，１１０に、好ま
しくはこれらの絶縁層め境界面付近に、電荷例えば電子
が導入される。
この例では電荷はワード線４２，４４．３０の下側に位
置しており、そして最初の実施例におけるＰ＋拡散領域
１８，２０によって与えられた高いスレショルド電圧が
得られる。
情報を書込む場合は、端子Ｌ２，Ｌ４，Ｌ５に例えば２
０〜３０Ｖの高い正電圧を印加すると共にＮ＋拡散領域
１２．１４にゼロ電圧を印加することにより２重絶縁層
１０８，１１０に電荷１１２が入れられる。
アレイを消去する場合、即ちワード線４２，４４，３０
の下側に記憶された電荷を駆除する場合は、端子Ｌ２
，Ｌ４ ，Ｌ５に２０〜３０ｖの負電圧が印加される。
その後、選択された端子に再び２０〜３０Ｖの高い電圧
を印加すれば新たな情報を記憶できる。
第７図のメモリ装置は第１図〜第３図の第１の実施例に
関連して述べたように動作する。
従って本発明によれば、製造が容易で、高密度で、低廉
であり、且つ情報を固定的に又は半固定的に記憶するよ
うに用いられた場合に優れた性能を発糧する電荷転送記
憶装置が得られる。
加えて、電荷は予じめプログラムされた複数のセルのう
ちの任意のセルからランダムに取出されて読取られるが
、アレイの他のセルに記憶された情報を乱されない。
【図面の簡単な説明】
第１図は本発明の半導体メモリ・アレイの第１の実施例
の平面図、第２図は第１図の線２−２における断面図、
第３図は第１図の線３−３における断面図、第４図は、
読取り動作の前の電位井戸の状態を示す図、第５図は読
取り動作期間の電位井戸の状態を示す図、第６図は動作
電圧波形を例示する図、第７図は本発明の第２の実施例
を示す断面図である。 １０……Ｐ型基板、１２，１４．１６……Ｎ＋拡散領域
、１８，２０，２２……Ｐ＋拡散領域、２６，２８，３
０，３２，３４，３６，３８，４２，４４，４６，４８
，５０……ワード線、２４，４０，５２……絶縁層、Ｂ
／Ｓ１，Ｂ／Ｓ２……ビット線、６８……ワード駆動器
、７０……センス・アンプ及びバイアス源、１０８，１
１０……絶縁層、１１２……電荷。

Claims (1)

    【特許請求の範囲】
  1. １ 行列状に配列された記憶セルのアレイを有する半導
    体記憶装置にして、第１導電型の半導体基板と、前記基
    板に行対応に形成された複数の第２導電型の拡散領域と
    、絶縁層を介して前記基板上に前記拡散領域と近接して
    、互いに平行に且つ互いに絶縁して列対応に形成された
    複数のワード線と、前記拡散領域と対応する行位置にお
    いて前記ワード線の下の基板領域に形成され、前記ワー
    ド線に印加される所定の電圧に応答して異なる深さの電
    位井戸を発生するように形成された記憶セルと、前記拡
    散領域から前記記憶セルの前記異なる深さの電位井戸へ
    電荷を転送するための手段と、読取り時に、選択された
    ワードの記憶セルの電位井戸の電荷のみを対応行の拡散
    領域へ転送するための手段であって、前記選択されたワ
    ードの記憶セルの電位井戸のみを浅くするように前記ワ
    ード線の電圧を選択的に制御する手段を含むものと、前
    記拡散領域に結合された電荷感知手段とを有する半導体
    記憶装置。
JP54141412A 1978-12-29 1979-11-02 半導体記憶装置 Expired JPS588078B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/974,409 US4230954A (en) 1978-12-29 1978-12-29 Permanent or semipermanent charge transfer storage systems

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Publication Number Publication Date
JPS5593593A JPS5593593A (en) 1980-07-16
JPS588078B2 true JPS588078B2 (ja) 1983-02-14

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ID=25522006

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Application Number Title Priority Date Filing Date
JP54141412A Expired JPS588078B2 (ja) 1978-12-29 1979-11-02 半導体記憶装置

Country Status (8)

Country Link
US (1) US4230954A (ja)
EP (1) EP0013297B1 (ja)
JP (1) JPS588078B2 (ja)
AU (1) AU5409479A (ja)
BR (1) BR7908298A (ja)
CA (1) CA1130002A (ja)
DE (1) DE2967685D1 (ja)
ES (1) ES487354A1 (ja)

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