JPH11150261A - 電子機能素子 - Google Patents
電子機能素子Info
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- JPH11150261A JPH11150261A JP9318154A JP31815497A JPH11150261A JP H11150261 A JPH11150261 A JP H11150261A JP 9318154 A JP9318154 A JP 9318154A JP 31815497 A JP31815497 A JP 31815497A JP H11150261 A JPH11150261 A JP H11150261A
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- quantum dot
- quantum
- tunnel effect
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Abstract
(57)【要約】
【課題】 量子ドット等のサイズや位置を制御でき、特
性のばらつきが抑制された素子を得る。 【解決手段】 基板表面側に形成された少なくとも一つ
の段差７と、この段差７の側壁部に形成された量子ドッ
ト１と、この量子ドット１に流れる電流を制御する制御
電極２とを有し、量子ドット１に流れる電流は単一電子
トンネル効果に基づいて制御される。
性のばらつきが抑制された素子を得る。 【解決手段】 基板表面側に形成された少なくとも一つ
の段差７と、この段差７の側壁部に形成された量子ドッ
ト１と、この量子ドット１に流れる電流を制御する制御
電極２とを有し、量子ドット１に流れる電流は単一電子
トンネル効果に基づいて制御される。
Description
【０００１】
【発明の属する技術分野】本発明は電子機能素子、特に
単一電子トンネル効果を利用した素子に関するものであ
る。
単一電子トンネル効果を利用した素子に関するものであ
る。
【０００２】
【従来の技術】シリコンＬＳＩは半導体素子の微細化に
より高性能を達成している。ところが、１Ｇ以上の集積
化レベルでは消費電力の問題は大きくなり、これを回避
するために電源電圧を下げることが要請されている。こ
れは動作時に扱う電子の数を少なくすることを意味す
る。
より高性能を達成している。ところが、１Ｇ以上の集積
化レベルでは消費電力の問題は大きくなり、これを回避
するために電源電圧を下げることが要請されている。こ
れは動作時に扱う電子の数を少なくすることを意味す
る。
【０００３】そもそも、ＣＭＯＳに代表される従来素子
は、電子の統計的平均を制御することにその動作原理を
置いており、平均からのずれはノイズとして扱われる。
ところが、電子数が少なくなると相対的にゆらぎは大き
くなり、素子の均一な動作が保証できなくなる。これは
集積化の限界を意味する。
は、電子の統計的平均を制御することにその動作原理を
置いており、平均からのずれはノイズとして扱われる。
ところが、電子数が少なくなると相対的にゆらぎは大き
くなり、素子の均一な動作が保証できなくなる。これは
集積化の限界を意味する。
【０００４】最近、新しい動作原理に基づいて、電子を
１個単位で制御できる素子が大きな注目を集めている。
この素子は単一電子トンネル素子と呼ばれ、クーロンブ
ロッケイドという物理現象を応用している。この詳細に
ついては、例えば、“H.Grabert and M.H.Devoret 編集
の Single Charge Tunneling(Plenum,New York,1992)”
という本に記載されている。
１個単位で制御できる素子が大きな注目を集めている。
この素子は単一電子トンネル素子と呼ばれ、クーロンブ
ロッケイドという物理現象を応用している。この詳細に
ついては、例えば、“H.Grabert and M.H.Devoret 編集
の Single Charge Tunneling(Plenum,New York,1992)”
という本に記載されている。
【０００５】また、単一電子トンネル効果を応用したメ
モリ素子も、将来の大容量・超低消費電力メモリとして
提案されている。この詳細については、例えば、“L.Gu
o etal., Tech.Dig.IEDM,p.955,1996”に記載されてい
る。
モリ素子も、将来の大容量・超低消費電力メモリとして
提案されている。この詳細については、例えば、“L.Gu
o etal., Tech.Dig.IEDM,p.955,1996”に記載されてい
る。
【０００６】以下、図１９を用いて上記単一電子トンネ
ル効果を応用したメモリ素子について簡単に説明する。
図１９（ａ）及び（ｂ）は、それぞれ断面構成及び平面
構成を模式的に表したものである。構造は従来のフラッ
シュメモリと類似しているが、特徴は浮遊ゲートが量子
ドットになっていることである。単一電子トンネル効果
を使って、この量子ドットに対して電子を１個単位で制
御しながら出し入れする。読み出しをＭＯＳ電流で行う
ところは従来のフラッシュメモリと同じである。つま
り、メモリノードとなる量子ドット２１の電荷保持状態
でＭＯＳＦＥＴのしきい値が変化するので、ソース２３
及びソレイン２４間の電流変化をセンスすればよい。ま
た、書き込みを上部のゲート電極２２で制御するのも従
来と同様である。
ル効果を応用したメモリ素子について簡単に説明する。
図１９（ａ）及び（ｂ）は、それぞれ断面構成及び平面
構成を模式的に表したものである。構造は従来のフラッ
シュメモリと類似しているが、特徴は浮遊ゲートが量子
ドットになっていることである。単一電子トンネル効果
を使って、この量子ドットに対して電子を１個単位で制
御しながら出し入れする。読み出しをＭＯＳ電流で行う
ところは従来のフラッシュメモリと同じである。つま
り、メモリノードとなる量子ドット２１の電荷保持状態
でＭＯＳＦＥＴのしきい値が変化するので、ソース２３
及びソレイン２４間の電流変化をセンスすればよい。ま
た、書き込みを上部のゲート電極２２で制御するのも従
来と同様である。
【０００７】
【発明が解決しようとする課題】以上のように、単一電
子トンネル効果を利用した素子は次世代の超低消費電力
デバイスとして非常に有望である。しかしながら、単一
電子トンネル効果を室温で実現するには、量子ドットの
サイズを１０ｎｍ程度以下にする必要があり、従来技術
では量子ドットのサイズや位置を制御するのが困難であ
るため、集積化しても特性がばらつくという問題があっ
た。
子トンネル効果を利用した素子は次世代の超低消費電力
デバイスとして非常に有望である。しかしながら、単一
電子トンネル効果を室温で実現するには、量子ドットの
サイズを１０ｎｍ程度以下にする必要があり、従来技術
では量子ドットのサイズや位置を制御するのが困難であ
るため、集積化しても特性がばらつくという問題があっ
た。
【０００８】本発明は上記従来の問題に対してなされた
ものであり、量子ドットに代表される被制御領域のサイ
ズや位置を制御でき、特性のばらつきを抑制することが
可能な素子を提供することを目的としている。
ものであり、量子ドットに代表される被制御領域のサイ
ズや位置を制御でき、特性のばらつきを抑制することが
可能な素子を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明に係る電子機能素
子は、基板表面側に形成された少なくとも一つの段差
と、この段差の側壁部に形成された被制御領域と、この
被制御領域に流れる電流を制御する制御電極とを有する
ことを特徴とする。
子は、基板表面側に形成された少なくとも一つの段差
と、この段差の側壁部に形成された被制御領域と、この
被制御領域に流れる電流を制御する制御電極とを有する
ことを特徴とする。
【００１０】前記被制御領域に流れる電流は、特に単一
電子トンネル効果に基づいて制御されることが好まし
い。前記発明によれば、段差の側壁部に被制御領域が形
成されているため、被制御領域のサイズや位置を段差に
よって規定することができる。したがって、被制御領域
に流れる電流のばらつき等を低減することができ、集積
化に適した微細なスイッチング素子を実現することがで
きる。
電子トンネル効果に基づいて制御されることが好まし
い。前記発明によれば、段差の側壁部に被制御領域が形
成されているため、被制御領域のサイズや位置を段差に
よって規定することができる。したがって、被制御領域
に流れる電流のばらつき等を低減することができ、集積
化に適した微細なスイッチング素子を実現することがで
きる。
【００１１】また、本発明に係る電子機能素子は、基板
表面側に形成された少なくとも一つの段差と、この段差
の側壁部に形成された被制御領域と、この被制御領域の
電荷保持状態を制御する制御電極とを有することを特徴
とする。
表面側に形成された少なくとも一つの段差と、この段差
の側壁部に形成された被制御領域と、この被制御領域の
電荷保持状態を制御する制御電極とを有することを特徴
とする。
【００１２】前記被制御領域の電荷保持状態は、特に単
一電子トンネル効果に基づいて制御されることが好まし
い。前記発明によれば、段差の側壁部に被制御領域が形
成されているため、被制御領域のサイズや位置を段差に
よって規定することができる。したがって、被制御領域
の電荷保持特性のばらつき等を低減することができ、集
積化に適した不揮発性メモリ素子を実現することができ
る。
一電子トンネル効果に基づいて制御されることが好まし
い。前記発明によれば、段差の側壁部に被制御領域が形
成されているため、被制御領域のサイズや位置を段差に
よって規定することができる。したがって、被制御領域
の電荷保持特性のばらつき等を低減することができ、集
積化に適した不揮発性メモリ素子を実現することができ
る。
【００１３】前記各発明において、被制御領域は一つの
段差の側壁部に形成される他、二つの段差すなわち溝の
側壁部に形成されていてもよい。前記各発明において、
被制御領域は少なくとも一つの量子ドット又は量子細線
によって構成されていることが好ましく、この場合には
単一電子トンネル効果に基づくスイッチング素子或いは
不揮発性メモリ素子が構成されることになる。量子ドッ
ト又は量子細線の構成材料としては、半導体又は導電体
を用いることができる。なお、被制御領域を量子ドット
又は量子細線とせず、単に半導体層として用いるように
すれば、通常のＭＩＳ型半導体素子を構成することも可
能である。
段差の側壁部に形成される他、二つの段差すなわち溝の
側壁部に形成されていてもよい。前記各発明において、
被制御領域は少なくとも一つの量子ドット又は量子細線
によって構成されていることが好ましく、この場合には
単一電子トンネル効果に基づくスイッチング素子或いは
不揮発性メモリ素子が構成されることになる。量子ドッ
ト又は量子細線の構成材料としては、半導体又は導電体
を用いることができる。なお、被制御領域を量子ドット
又は量子細線とせず、単に半導体層として用いるように
すれば、通常のＭＩＳ型半導体素子を構成することも可
能である。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１及び図２は、本発明の一実施形態
についてその平面構成を模式的に示した図である。ゲー
ト２の側壁部（基板表面に設けられた段差部）には複数
の量子ドット１（シリコン島）が形成されており、その
両端にはソース３及びドレイン４が設けられている。量
子ドット間或いは量子ドットとソース・ドレイン間は、
図１に示すように微小なシリコン層で繋がっていてもよ
いし、図２に示すように薄い絶縁膜で分離されていても
よい（絶縁膜については特に図示していないが（他図も
同様）、量子ドット間、量子ドットとソース・ドレイン
間、量子ドットとゲート間等の隙間には、通常は絶縁膜
が形成されているものとする。）。実効的なトンネル障
壁は、前者では微小シリコンの連結部で規定され、後者
の場合は絶縁部で規定される。量子ドットは１０ｎｍオ
ーダーのサイズであり、電子は単一電子トンネル効果に
よりソース側からドレイン側へと移動する。また、ゲー
ト電極の印加電圧を制御することで、トンネル電流を流
したり流さなかったりすることができる。
用いて説明する。図１及び図２は、本発明の一実施形態
についてその平面構成を模式的に示した図である。ゲー
ト２の側壁部（基板表面に設けられた段差部）には複数
の量子ドット１（シリコン島）が形成されており、その
両端にはソース３及びドレイン４が設けられている。量
子ドット間或いは量子ドットとソース・ドレイン間は、
図１に示すように微小なシリコン層で繋がっていてもよ
いし、図２に示すように薄い絶縁膜で分離されていても
よい（絶縁膜については特に図示していないが（他図も
同様）、量子ドット間、量子ドットとソース・ドレイン
間、量子ドットとゲート間等の隙間には、通常は絶縁膜
が形成されているものとする。）。実効的なトンネル障
壁は、前者では微小シリコンの連結部で規定され、後者
の場合は絶縁部で規定される。量子ドットは１０ｎｍオ
ーダーのサイズであり、電子は単一電子トンネル効果に
よりソース側からドレイン側へと移動する。また、ゲー
ト電極の印加電圧を制御することで、トンネル電流を流
したり流さなかったりすることができる。
【００１５】図３は、本発明の他の実施形態であり、同
図（ａ）はその断面構成を、同図（ｂ）はその平面構成
を模式的に示した図である。シリコン基板５表面に形成
された段差７の側壁部にシリコン酸化膜６を介して量子
ドット１が形成されており、これを覆うようにゲート電
極２が形成されている。具体的な素子動作等については
図１の場合と同様である。
図（ａ）はその断面構成を、同図（ｂ）はその平面構成
を模式的に示した図である。シリコン基板５表面に形成
された段差７の側壁部にシリコン酸化膜６を介して量子
ドット１が形成されており、これを覆うようにゲート電
極２が形成されている。具体的な素子動作等については
図１の場合と同様である。
【００１６】図４は、量子ドットの作製法についてその
一例を示した模式図である。以下、工程を順を追って説
明する。まず、図４（ａ）に示すように、シリコン基板
５表面に所望のパターンで段差７を形成する。段差は例
えば１０ｎｍにする。その後、シリコン基板５表面全体
を酸化し、例えば厚さ５ｎｍのシリコン酸化膜６を成長
させる。
一例を示した模式図である。以下、工程を順を追って説
明する。まず、図４（ａ）に示すように、シリコン基板
５表面に所望のパターンで段差７を形成する。段差は例
えば１０ｎｍにする。その後、シリコン基板５表面全体
を酸化し、例えば厚さ５ｎｍのシリコン酸化膜６を成長
させる。
【００１７】次に、図４（ｂ）に示すように（上側は断
面構成を示した図、下側は平面構成について非晶質シリ
コン１ａの形成された領域を示した図）、非晶質シリコ
ン１ａを全面に堆積する。膜厚は例えば１０ｎｍとす
る。その後、異方性エッチングを行い、段差７の側壁部
のみに非晶質シリコン１ａを残す。非晶質シリコン１ａ
への不純物の導入は、状況に応じて適宜行う。
面構成を示した図、下側は平面構成について非晶質シリ
コン１ａの形成された領域を示した図）、非晶質シリコ
ン１ａを全面に堆積する。膜厚は例えば１０ｎｍとす
る。その後、異方性エッチングを行い、段差７の側壁部
のみに非晶質シリコン１ａを残す。非晶質シリコン１ａ
への不純物の導入は、状況に応じて適宜行う。
【００１８】次に、図４（ｃ）に示すように、酸素を排
除した雰囲気でアニールを行い、側壁の非晶質シリコン
を粒形化して、段差部にそって量子ドット１を形成す
る。例えば、アニール温度を超高真空中で１０００度に
すれば、シリコン粒は単結晶化することが知られてい
る。
除した雰囲気でアニールを行い、側壁の非晶質シリコン
を粒形化して、段差部にそって量子ドット１を形成す
る。例えば、アニール温度を超高真空中で１０００度に
すれば、シリコン粒は単結晶化することが知られてい
る。
【００１９】本作製法によれば、段差のパターンを規定
することで、量子ドットを所望の位置に形成することが
可能である。また、段差と非晶質シリコンの厚さを同程
度に調整することで、量子ドットのサイズを均一化する
ことが可能である。
することで、量子ドットを所望の位置に形成することが
可能である。また、段差と非晶質シリコンの厚さを同程
度に調整することで、量子ドットのサイズを均一化する
ことが可能である。
【００２０】粒形化を容易に促進するためには、例えば
アニールの前にＫＯＨ処理やＴＭＡＨ（Tetra Methyl A
mmonium Hydroxide ）処理を行い、シリコンを凝集しや
すくするのが有効である。或いは、熱シリコン酸化膜の
代わりに堆積シリコン酸化膜を用いてシリコンとのぬれ
性を悪くし、粒形化を促進するのことも有効である。さ
らに、シリコン酸化膜の代わりに有機系の絶縁膜を使用
してもよい。
アニールの前にＫＯＨ処理やＴＭＡＨ（Tetra Methyl A
mmonium Hydroxide ）処理を行い、シリコンを凝集しや
すくするのが有効である。或いは、熱シリコン酸化膜の
代わりに堆積シリコン酸化膜を用いてシリコンとのぬれ
性を悪くし、粒形化を促進するのことも有効である。さ
らに、シリコン酸化膜の代わりに有機系の絶縁膜を使用
してもよい。
【００２１】なお、本実施形態では量子ドットとして球
形のシリコン粒を用いているが、物理的にサイズが微小
で量子ドット効果を具現するものであれば、どういう形
のものでも構わない。また、量子ドット粒はシリコンに
限らず、ゲルマニウムやガリウムひ素など他の半導体で
あってもよい。さらに、半導体に限定されず、チタン、
ニッケル、コバルト、タングステン、プラチナ、アルミ
ニウム、銅などの金属であってもよいし、それらとシリ
コン等の反応物であっても構わない。要するに、半導体
或いは導電体の中から選択されるものであればよい。
形のシリコン粒を用いているが、物理的にサイズが微小
で量子ドット効果を具現するものであれば、どういう形
のものでも構わない。また、量子ドット粒はシリコンに
限らず、ゲルマニウムやガリウムひ素など他の半導体で
あってもよい。さらに、半導体に限定されず、チタン、
ニッケル、コバルト、タングステン、プラチナ、アルミ
ニウム、銅などの金属であってもよいし、それらとシリ
コン等の反応物であっても構わない。要するに、半導体
或いは導電体の中から選択されるものであればよい。
【００２２】図５は、図１に示したような素子を作製す
る場合の工程の一例について、その断面構成を示した図
である。本例では、シリコン基板５上にシリコン酸化膜
６ａ等の絶縁膜を介してゲートとなるシリコン層２が形
成されたいわゆるＳＯＩ基板を用いている。
る場合の工程の一例について、その断面構成を示した図
である。本例では、シリコン基板５上にシリコン酸化膜
６ａ等の絶縁膜を介してゲートとなるシリコン層２が形
成されたいわゆるＳＯＩ基板を用いている。
【００２３】まず、図５（ａ）に示すように、ゲートと
なるシリコン層２を所望のパターンに加工して段差７を
形成し、さらにひ素をイオン注入してシリコン層２をＮ
型化する。例えば、加速条件を３０ｋｅＶ、ドーズ量を
２×１０15ｃｍ-2としてイオン注入を行う。
なるシリコン層２を所望のパターンに加工して段差７を
形成し、さらにひ素をイオン注入してシリコン層２をＮ
型化する。例えば、加速条件を３０ｋｅＶ、ドーズ量を
２×１０15ｃｍ-2としてイオン注入を行う。
【００２４】次に、図４で説明した作製法に従ってシリ
コン粒を形成する。すなわち、図５（ｂ）に示すよう
に、シリコン層２の表面をシリコン酸化膜６ｂで覆った
後、段差部７の側壁に沿ってシリコン粒１を形成する。
なお、シリコン層を側壁部に形成する際に、ソース・ド
レイン部のみをレジストで覆ってから異方性エッチング
を行えば、自動的にソース・ドレイン領域を形成するこ
とができる。
コン粒を形成する。すなわち、図５（ｂ）に示すよう
に、シリコン層２の表面をシリコン酸化膜６ｂで覆った
後、段差部７の側壁に沿ってシリコン粒１を形成する。
なお、シリコン層を側壁部に形成する際に、ソース・ド
レイン部のみをレジストで覆ってから異方性エッチング
を行えば、自動的にソース・ドレイン領域を形成するこ
とができる。
【００２５】図６は、図３に示したような素子を作製す
る場合の工程の一例について、その断面構成を示した図
である。まず、図６（ａ）に示すように、シリコン基板
５の表面を酸化してシリコン酸化膜６を形成した後、シ
リコン酸化膜６を所望のパターンに加工して段差部７を
い形成する。その際、エッチング時間を調整してシリコ
ン基板５表面が露出しないようにする。
る場合の工程の一例について、その断面構成を示した図
である。まず、図６（ａ）に示すように、シリコン基板
５の表面を酸化してシリコン酸化膜６を形成した後、シ
リコン酸化膜６を所望のパターンに加工して段差部７を
い形成する。その際、エッチング時間を調整してシリコ
ン基板５表面が露出しないようにする。
【００２６】次に、図６（ｂ）に示すように、段差部７
に沿ってシリコン粒１を形成する。シリコン粒１の作製
は図４で説明した方法に従って行えばよい。このとき、
図５で説明したように、シリコン層を側壁部に形成する
際に、ソース・ドレイン部のみをレジストで覆ってから
異方性エッチングを行えば、自動的にソース・ドレイン
領域を形成することができる。
に沿ってシリコン粒１を形成する。シリコン粒１の作製
は図４で説明した方法に従って行えばよい。このとき、
図５で説明したように、シリコン層を側壁部に形成する
際に、ソース・ドレイン部のみをレジストで覆ってから
異方性エッチングを行えば、自動的にソース・ドレイン
領域を形成することができる。
【００２７】次に、図６（ｃ）に示すように、シリコン
酸化膜等の絶縁膜を介してＬＰＣＶＤ法などによりＮ型
多結晶シリコンを堆積し、これを所望のパターンに加工
してゲート電極２を形成する。
酸化膜等の絶縁膜を介してＬＰＣＶＤ法などによりＮ型
多結晶シリコンを堆積し、これを所望のパターンに加工
してゲート電極２を形成する。
【００２８】図７及び図８は、本発明の他の実施形態に
ついて、その平面構成を模式的に示した図である。本例
では、図１等に示した例とは異なり、段差部に形成され
たシリコンは粒形化されておらず量子細線８として用い
ている。ゲート２の構造は、図７のような構造（図１及
び図５に対応する構造）であってもよいし、図８のよう
な構造（図３及び図６に対応する構造）であってもよ
い。量子細線８は、図４（ｂ）までの工程を行って作製
することができる。なお、量子細線の材料としては、す
でに説明した量子ドットと同様、半導体或いは導電体を
用いることができる。
ついて、その平面構成を模式的に示した図である。本例
では、図１等に示した例とは異なり、段差部に形成され
たシリコンは粒形化されておらず量子細線８として用い
ている。ゲート２の構造は、図７のような構造（図１及
び図５に対応する構造）であってもよいし、図８のよう
な構造（図３及び図６に対応する構造）であってもよ
い。量子細線８は、図４（ｂ）までの工程を行って作製
することができる。なお、量子細線の材料としては、す
でに説明した量子ドットと同様、半導体或いは導電体を
用いることができる。
【００２９】図９は、量子細線８の変更例を示した図で
ある。すなわち、シリコン層８（量子細線）の所望の領
域を除去したものであり、この除去領域が単一電子素子
のトンネル障壁として作用する。同図（ａ）はシリコン
層８をソース・ドレイン方向で対称に分割したもの、同
図（ｂ）は非対称に分割したもの、同図（ｃ）は複数の
シリコン島を形成したものである。
ある。すなわち、シリコン層８（量子細線）の所望の領
域を除去したものであり、この除去領域が単一電子素子
のトンネル障壁として作用する。同図（ａ）はシリコン
層８をソース・ドレイン方向で対称に分割したもの、同
図（ｂ）は非対称に分割したもの、同図（ｃ）は複数の
シリコン島を形成したものである。
【００３０】図１０は、量子細線８のさらに他の変更例
を示した図である。図９の構造とは異なり、シリコン層
８は完全には分割されておらず、その一部だけが除去さ
れている。エッチング時間を調整することで、このよう
な一部除去が可能となる。この除去領域がやはり単一電
子素子のトンネル障壁として作用する。同図（ａ）はシ
リコン層８を対称に構成したもの、同図（ｂ）及び
（ｃ）は非対称に構成したものである。
を示した図である。図９の構造とは異なり、シリコン層
８は完全には分割されておらず、その一部だけが除去さ
れている。エッチング時間を調整することで、このよう
な一部除去が可能となる。この除去領域がやはり単一電
子素子のトンネル障壁として作用する。同図（ａ）はシ
リコン層８を対称に構成したもの、同図（ｂ）及び
（ｃ）は非対称に構成したものである。
【００３１】図１１は、本発明の他の実施形態につい
て、その平面構成を模式的に示した図である。本例で
は、図１の構造に対して、さらに補助ゲート（サイドゲ
ート）９が設けられている。単一電子トンネル素子の集
積化に向けて、クーロン振動の位相ばらつきが大変懸念
されている。図１１に示すような構造にして補助ゲート
を調整することにより、クーロン振動の位相を制御する
ことが可能となる。これにより、位相ばらつきがなく、
集積化に適した単一電子デバイスが実現できる。勿論、
これまで述べてきた種々の素子構造において、適宜、補
助ゲートを付加できることは言うまでもない。
て、その平面構成を模式的に示した図である。本例で
は、図１の構造に対して、さらに補助ゲート（サイドゲ
ート）９が設けられている。単一電子トンネル素子の集
積化に向けて、クーロン振動の位相ばらつきが大変懸念
されている。図１１に示すような構造にして補助ゲート
を調整することにより、クーロン振動の位相を制御する
ことが可能となる。これにより、位相ばらつきがなく、
集積化に適した単一電子デバイスが実現できる。勿論、
これまで述べてきた種々の素子構造において、適宜、補
助ゲートを付加できることは言うまでもない。
【００３２】図１２（ａ）は、単一電子トンネル素子を
用いてインバータを構成したときの一例を示した模式図
である。図１等に示した単一電子トンネル素子が直列に
２個つながっている。構造をわかりやすくするため、こ
れまでに述べてきたゲート領域Ｇとソース・ドレイン領
域Ｓ／Ｄとを区別して図示してある。中央のゲートで規
定される段差の両側壁部に量子ドットが形成されてい
る。中央の主ゲートとは別に、各単一電子トンネル素子
には補助ゲートが設けられており、Ｖssで表わされる端
子はアース線に、Ｖddで表わされる端子は電源線に、そ
れぞれ接続されている。図１２（ｂ）は図１２（ａ）に
示されるインバータの特性を示したものであるが、入力
Ｖinとは逆の電圧が出力Ｖout として取り出される。イ
ンバータ回路は論理回路の基礎となるもので、その基本
回路が図１２のようにコンパクトに実現できる。勿論、
これまで述べてきた種々の素子構造を使ってインバータ
回路を構成できることは言うまでもない。
用いてインバータを構成したときの一例を示した模式図
である。図１等に示した単一電子トンネル素子が直列に
２個つながっている。構造をわかりやすくするため、こ
れまでに述べてきたゲート領域Ｇとソース・ドレイン領
域Ｓ／Ｄとを区別して図示してある。中央のゲートで規
定される段差の両側壁部に量子ドットが形成されてい
る。中央の主ゲートとは別に、各単一電子トンネル素子
には補助ゲートが設けられており、Ｖssで表わされる端
子はアース線に、Ｖddで表わされる端子は電源線に、そ
れぞれ接続されている。図１２（ｂ）は図１２（ａ）に
示されるインバータの特性を示したものであるが、入力
Ｖinとは逆の電圧が出力Ｖout として取り出される。イ
ンバータ回路は論理回路の基礎となるもので、その基本
回路が図１２のようにコンパクトに実現できる。勿論、
これまで述べてきた種々の素子構造を使ってインバータ
回路を構成できることは言うまでもない。
【００３３】図１３は、本発明の他の実施形態につい
て、量子ドットの作製法についての一例を示した模式図
である。以下、工程を順を追って説明する。まず、図１
３（ａ）に示すように、シリコン基板５表面に段差７を
有する溝を形成した後、表面を酸化して酸化シリコン膜
６を形成する。
て、量子ドットの作製法についての一例を示した模式図
である。以下、工程を順を追って説明する。まず、図１
３（ａ）に示すように、シリコン基板５表面に段差７を
有する溝を形成した後、表面を酸化して酸化シリコン膜
６を形成する。
【００３４】次に、図１３（ｂ）に示すように（上側は
断面構成を示した図、下側は平面構成について非晶質シ
リコン１ａの形成された領域を示した図）、溝の中に非
晶質シリコン１ａを埋め込む。例えば、レジスト・エッ
チバック法が有効である。或いは、非晶質シリコンの膜
厚を調整して、側壁残しの要領で非晶質シリコンを溝に
埋め込んでもよい。
断面構成を示した図、下側は平面構成について非晶質シ
リコン１ａの形成された領域を示した図）、溝の中に非
晶質シリコン１ａを埋め込む。例えば、レジスト・エッ
チバック法が有効である。或いは、非晶質シリコンの膜
厚を調整して、側壁残しの要領で非晶質シリコンを溝に
埋め込んでもよい。
【００３５】次に、図１３（ｃ）に示すように、超高真
空中でアニールすることでシリコンを粒形化し、量子ド
ット１を形成する。このようにして、溝に沿ってサイズ
等が均一化された量子ドットが形成される。
空中でアニールすることでシリコンを粒形化し、量子ド
ット１を形成する。このようにして、溝に沿ってサイズ
等が均一化された量子ドットが形成される。
【００３６】図１４は、本発明の他の実施形態であり、
同図（ａ）はその断面構成を、同図（ｂ）はその平面構
成を模式的に示した図である。段差の側壁部に量子ドッ
トが設けられているのはこれまでと同様であるが、本実
施形態では、段差部７にシリコン酸化膜６を介して形成
された量子ドット１を浮遊ゲートとして用い、さらにそ
の側部に絶縁膜を介して制御ゲートとしてのゲート電極
２が設けられている。すなわち、単一電子トンネル効果
を利用した不揮発性メモリ素子として機能することにな
り、メモリ状態は量子ドット１の電荷の有無によって表
される。なお、チャネルは半導体基板５の段差に沿って
ソース３及びドレイン４間に形成される。量子ドット１
は図４に示した方法と同様にして作製すればよく、ゲー
ト電極２は電極材料を堆積した後に異方性エッチング等
によりこれを側壁にのみに残すようにして作製すればよ
い。
同図（ａ）はその断面構成を、同図（ｂ）はその平面構
成を模式的に示した図である。段差の側壁部に量子ドッ
トが設けられているのはこれまでと同様であるが、本実
施形態では、段差部７にシリコン酸化膜６を介して形成
された量子ドット１を浮遊ゲートとして用い、さらにそ
の側部に絶縁膜を介して制御ゲートとしてのゲート電極
２が設けられている。すなわち、単一電子トンネル効果
を利用した不揮発性メモリ素子として機能することにな
り、メモリ状態は量子ドット１の電荷の有無によって表
される。なお、チャネルは半導体基板５の段差に沿って
ソース３及びドレイン４間に形成される。量子ドット１
は図４に示した方法と同様にして作製すればよく、ゲー
ト電極２は電極材料を堆積した後に異方性エッチング等
によりこれを側壁にのみに残すようにして作製すればよ
い。
【００３７】図１５は、単一電子トンネル効果を利用し
たメモリ素子の他の例である。図１４の例と同様、量子
ドット１を浮遊ゲートとして用いている。本例では、量
子ドット１の側部に所定の絶縁膜を介して形成された量
子細線１０をチャネルとして用い、量子細線１０の両端
にソース３及びドレイン４を設けている。段差７を構成
するゲート電極２は制御ゲートとして用いられる。
たメモリ素子の他の例である。図１４の例と同様、量子
ドット１を浮遊ゲートとして用いている。本例では、量
子ドット１の側部に所定の絶縁膜を介して形成された量
子細線１０をチャネルとして用い、量子細線１０の両端
にソース３及びドレイン４を設けている。段差７を構成
するゲート電極２は制御ゲートとして用いられる。
【００３８】図１６は、単一電子トンネル効果を利用し
たメモリ素子のさらに他の例である。図１４の例と同
様、量子ドット１を浮遊ゲートとして用いているが、図
１４の構造とは異なり、制御ゲートとなるゲート電極２
は量子ドットを覆うように形成されている。単一電子メ
モリとしての機能は図１４の例と同様である。
たメモリ素子のさらに他の例である。図１４の例と同
様、量子ドット１を浮遊ゲートとして用いているが、図
１４の構造とは異なり、制御ゲートとなるゲート電極２
は量子ドットを覆うように形成されている。単一電子メ
モリとしての機能は図１４の例と同様である。
【００３９】図１７は、図１４等に示した不揮発性メモ
リ素子の動作等を説明するための図であり、同図（ａ）
は素子の平面構成を模式的に示した図、同図（ｂ）は三
値メモリについてそのメモリ状態を示した図である。
リ素子の動作等を説明するための図であり、同図（ａ）
は素子の平面構成を模式的に示した図、同図（ｂ）は三
値メモリについてそのメモリ状態を示した図である。
【００４０】まず、二値メモリ動作について説明する。
量子ドット１に電子が占有されていない状態と占有され
ている状態を二値メモリとして利用する。書き込みは制
御ゲート２に適当な電圧を与え量子ドット１に対して電
子をやり取りすることで行い、読み出しはチャネルを流
れる電流をセンスすることで行う。
量子ドット１に電子が占有されていない状態と占有され
ている状態を二値メモリとして利用する。書き込みは制
御ゲート２に適当な電圧を与え量子ドット１に対して電
子をやり取りすることで行い、読み出しはチャネルを流
れる電流をセンスすることで行う。
【００４１】次に、三値メモリへの応用について説明す
る。図１７（ｂ）に示すように（図中、斜線で示したド
ットが電子で占有されている状態）、二つの量子ドット
のいずれにも電子が占有されていない状態を“０”、ド
レイン側の量子ドットのみに電子が占有されている状態
を“１”、両方の量子ドットに電子が占有されている状
態を“２”とする。これら三値を使ってメモリ動作を行
う。“１”の書き込みはホットエレクトロン注入で行
う。つまり、ゲートとドレインに適当な電圧を与えてド
レイン近傍にインパクトイオン化を生じさせ、ドレイン
近傍で生じたホットエレクトロンを量子ドットヘ注入す
る。この条件下では、ソース近傍でホットエレクトロン
注入は行われない。“０”と“２”の書き込みについて
は、二値メモリの場合と同様である。また、読み出しを
チャネル電流によって行うことも同様である。
る。図１７（ｂ）に示すように（図中、斜線で示したド
ットが電子で占有されている状態）、二つの量子ドット
のいずれにも電子が占有されていない状態を“０”、ド
レイン側の量子ドットのみに電子が占有されている状態
を“１”、両方の量子ドットに電子が占有されている状
態を“２”とする。これら三値を使ってメモリ動作を行
う。“１”の書き込みはホットエレクトロン注入で行
う。つまり、ゲートとドレインに適当な電圧を与えてド
レイン近傍にインパクトイオン化を生じさせ、ドレイン
近傍で生じたホットエレクトロンを量子ドットヘ注入す
る。この条件下では、ソース近傍でホットエレクトロン
注入は行われない。“０”と“２”の書き込みについて
は、二値メモリの場合と同様である。また、読み出しを
チャネル電流によって行うことも同様である。
【００４２】なお、ここでは簡単のため２個の量子ドッ
ト系について説明したが、さらに多数の量子ドット系へ
適用することも可能である。この場合、ホットエレクト
ロン注入はドレイン近傍一帯の量子ドット群に対して行
われることになる。
ト系について説明したが、さらに多数の量子ドット系へ
適用することも可能である。この場合、ホットエレクト
ロン注入はドレイン近傍一帯の量子ドット群に対して行
われることになる。
【００４３】図１８は、図１７で説明した動作原理を応
用して、さらに高次の多値メモリを構成したときの動作
等を示した図である。“１”の書き込みは、図１７の３
値の場合と同様、ドレイン近傍で生じたホットエレクト
ロンを量子ドットヘ注入することで行う。“２”の書き
込みは、ソース近傍及びドレイン近傍でホットエレクト
ロン注入を繰り返すことで行う。“０”と“３”の書き
込みについては、二値メモリの場合と同様である。
用して、さらに高次の多値メモリを構成したときの動作
等を示した図である。“１”の書き込みは、図１７の３
値の場合と同様、ドレイン近傍で生じたホットエレクト
ロンを量子ドットヘ注入することで行う。“２”の書き
込みは、ソース近傍及びドレイン近傍でホットエレクト
ロン注入を繰り返すことで行う。“０”と“３”の書き
込みについては、二値メモリの場合と同様である。
【００４４】以上、本発明の各実施形態について説明し
たが、本発明はこれらの実施形態に限定されるものでは
なく、その主旨を逸脱しない範囲内で種々変形して実施
することができる。
たが、本発明はこれらの実施形態に限定されるものでは
なく、その主旨を逸脱しない範囲内で種々変形して実施
することができる。
【００４５】
【発明の効果】本発明によれば、段差の側壁部に被制御
領域が形成されているため、被制御領域のサイズや位置
を段差によって規定することができる。したがって、特
性のばらつき等が低減された集積化に適した素子を実現
することが可能となる。
領域が形成されているため、被制御領域のサイズや位置
を段差によって規定することができる。したがって、特
性のばらつき等が低減された集積化に適した素子を実現
することが可能となる。
【図１】本発明の一実施形態を示した図であり、単一電
子トンネル効果を用いたスイッチング素子について示し
た図。
子トンネル効果を用いたスイッチング素子について示し
た図。
【図２】図１の変更例を示した図。
【図３】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
【図４】本発明の実施形態に係る量子ドットの作製工程
の一例について示した図。
の一例について示した図。
【図５】図１に対応した素子構造の作製工程の一例につ
いて示した図。
いて示した図。
【図６】図３に対応した素子構造の作製工程の一例につ
いて示した図。
いて示した図。
【図７】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
【図８】図７の変更例を示した図。
【図９】図７の変更例を示した図。
【図１０】図７の変更例を示した図。
【図１１】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
【図１２】単一電子トンネル効果を用いたスイッチング
素子によってインバータを構成したときの一例を示した
図。
素子によってインバータを構成したときの一例を示した
図。
【図１３】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
り、単一電子トンネル効果を用いたスイッチング素子に
ついて示した図。
【図１４】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
【図１５】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
【図１６】本発明の他の実施形態について示した図であ
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
り、単一電子トンネル効果を用いた不揮発性メモリ素子
について示した図。
【図１７】単一電子トンネル効果を用いた不揮発性メモ
リ素子について、量子ドットが二つの場合の構成及び動
作について示した図。
リ素子について、量子ドットが二つの場合の構成及び動
作について示した図。
【図１８】単一電子トンネル効果を用いた不揮発性メモ
リ素子について、量子ドットが三つの場合の構成及び動
作について示した図。
リ素子について、量子ドットが三つの場合の構成及び動
作について示した図。
【図１９】従来技術に係る単一電子トンネル効果を用い
た素子について示した図。
た素子について示した図。
１…量子ドット ２…ゲート ３…ソース ４…ドレイン ５…シリコン基板 ６…絶縁膜 ７…段差 ８、１０…量子細線 ９…補助ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】基板表面側に形成された少なくとも一つの
段差と、この段差の側壁部に形成された被制御領域と、
この被制御領域に流れる電流を制御する制御電極とを有
することを特徴とする電子機能素子。 - 【請求項２】前記被制御領域に流れる電流は単一電子ト
ンネル効果に基づいて制御されることを特徴とする請求
項１に記載の電子機能素子。 - 【請求項３】基板表面側に形成された少なくとも一つの
段差と、この段差の側壁部に形成された被制御領域と、
この被制御領域の電荷保持状態を制御する制御電極とを
有することを特徴とする電子機能素子。 - 【請求項４】前記被制御領域の電荷保持状態は単一電子
トンネル効果に基づいて制御されることを特徴とする請
求項３に記載の電子機能素子。 - 【請求項５】前記被制御領域は少なくとも一つの量子ド
ット又は量子細線によって構成されていることを特徴と
する請求項１乃至４のいずれかに記載の電子機能素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31815497A JP3192397B2 (ja) | 1997-11-19 | 1997-11-19 | 電子機能素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31815497A JP3192397B2 (ja) | 1997-11-19 | 1997-11-19 | 電子機能素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150261A true JPH11150261A (ja) | 1999-06-02 |
| JP3192397B2 JP3192397B2 (ja) | 2001-07-23 |
Family
ID=18096097
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31815497A Expired - Fee Related JP3192397B2 (ja) | 1997-11-19 | 1997-11-19 | 電子機能素子の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3192397B2 (ja) |
Cited By (9)
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|---|---|---|---|---|
| US6323504B1 (en) * | 1999-12-01 | 2001-11-27 | Electronics And Telecommunications Research Institute | Single-electron memory device using an electron-hole coulomb blockade |
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| JP2006060088A (ja) * | 2004-08-20 | 2006-03-02 | National Institute For Materials Science | 半導体ナノ構造体及びその作製方法 |
| KR100659815B1 (ko) * | 2002-01-12 | 2006-12-19 | 대한민국(충북대학교 나노과학기술연구소) | 프로그램 가능한 단전자 소자 제조방법 |
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| JP2009076938A (ja) * | 2008-10-17 | 2009-04-09 | National Chiao Tung Univ | サスペンデッドナノワイヤチャネルを有するトランジスタ構造とその製造方法 |
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| JP2011003871A (ja) * | 2009-06-16 | 2011-01-06 | Korea Electronics Telecommun | ナノ線メモリ |
| WO2021251175A1 (ja) * | 2020-06-12 | 2021-12-16 | 学校法人帝京大学 | 量子装置 |
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| JPH1197667A (ja) * | 1997-09-24 | 1999-04-09 | Sharp Corp | 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子 |
-
1997
- 1997-11-19 JP JP31815497A patent/JP3192397B2/ja not_active Expired - Fee Related
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