JPH07311680A - ディジタル演算装置 - Google Patents
ディジタル演算装置Info
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- JPH07311680A JPH07311680A JP7109379A JP10937995A JPH07311680A JP H07311680 A JPH07311680 A JP H07311680A JP 7109379 A JP7109379 A JP 7109379A JP 10937995 A JP10937995 A JP 10937995A JP H07311680 A JPH07311680 A JP H07311680A
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- JP
- Japan
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- arithmetic
- switching means
- data
- controlling
- register
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 外部メモリの助力なく多様で且つ複雑な算術
および論理演算を容易に遂行することができ、またデ−
タの移動を減らすことができて全体的に演算速度が改善
できる、多重レジスタを利用したディジタル演算装置を
提供する。 【構成】 第１および第２入力端子を通じて入力される
２つのデ−タを算術および論理演算を遂行するための算
術論理演算装置と、前記算術論理演算装置の演算された
結果を貯蔵するための複数のレジスタと、前記算術論理
演算手段と前記レジスタとの間にそれぞれ連結されデ−
タ伝送を制御するための複数の第１スイッチング手段
と、前記レジスタと前記算術論理演算装置の第１入力端
子との間にそれぞれ連結されデ−タ伝送を制御するため
の複数の第２スイッチング手段と、前記レジスタと前記
算術論理演算手段の第２入力端子との間にそれぞれ連結
されデ−タ伝送を制御するための複数の第３スイッチン
グ手段とを備える。
および論理演算を容易に遂行することができ、またデ−
タの移動を減らすことができて全体的に演算速度が改善
できる、多重レジスタを利用したディジタル演算装置を
提供する。 【構成】 第１および第２入力端子を通じて入力される
２つのデ−タを算術および論理演算を遂行するための算
術論理演算装置と、前記算術論理演算装置の演算された
結果を貯蔵するための複数のレジスタと、前記算術論理
演算手段と前記レジスタとの間にそれぞれ連結されデ−
タ伝送を制御するための複数の第１スイッチング手段
と、前記レジスタと前記算術論理演算装置の第１入力端
子との間にそれぞれ連結されデ−タ伝送を制御するため
の複数の第２スイッチング手段と、前記レジスタと前記
算術論理演算手段の第２入力端子との間にそれぞれ連結
されデ−タ伝送を制御するための複数の第３スイッチン
グ手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装置
に係り、特に多重レジスタを利用したディジタル演算装
置に関する。
に係り、特に多重レジスタを利用したディジタル演算装
置に関する。
【０００２】
【従来の技術】一般に、ディジタル演算装置は算術論理
演算装置（ＡＬＵ：Arithmetic LogicUnit ）とレジス
タとを含む。図１は従来のディジタル演算装置の構成を
説明するためのブロック図であり、算術および論理演算
を遂行するための算術論理演算装置１０、算術論理演算
装置１０の出力デ−タを貯蔵するためのレジスタ２０、
デ−タ伝送のためのバス３０、バス３０のデ−タ伝送を
制御するためのスイッチ４０ａ，４０ｂ、レジスタ２０
から出力されるデ−タの伝送を制御するためのスイッチ
５０ａ，５０ｂからなる。従来のディジタル演算装置の
算術論理演算装置１０で演算された結果デ−タは１つの
レジスタ２０にのみ貯蔵可能である。従って、算術論理
演算装置１０で演算された結果デ−タを利用して演算を
遂行しようとする場合にはバス３０に連結された外部メ
モリ（図示せず）を利用しなければならない。
演算装置（ＡＬＵ：Arithmetic LogicUnit ）とレジス
タとを含む。図１は従来のディジタル演算装置の構成を
説明するためのブロック図であり、算術および論理演算
を遂行するための算術論理演算装置１０、算術論理演算
装置１０の出力デ−タを貯蔵するためのレジスタ２０、
デ−タ伝送のためのバス３０、バス３０のデ−タ伝送を
制御するためのスイッチ４０ａ，４０ｂ、レジスタ２０
から出力されるデ−タの伝送を制御するためのスイッチ
５０ａ，５０ｂからなる。従来のディジタル演算装置の
算術論理演算装置１０で演算された結果デ−タは１つの
レジスタ２０にのみ貯蔵可能である。従って、算術論理
演算装置１０で演算された結果デ−タを利用して演算を
遂行しようとする場合にはバス３０に連結された外部メ
モリ（図示せず）を利用しなければならない。
【０００３】すなわち、従来のディジタル演算装置は多
様で且つ複雑な算術論理演算を遂行するためには外部メ
モリとのデ−タ移動が頻繁になるので、全体的に演算速
度の低下をもたらすという問題点があった。
様で且つ複雑な算術論理演算を遂行するためには外部メ
モリとのデ−タ移動が頻繁になるので、全体的に演算速
度の低下をもたらすという問題点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、外部
のメモリとのデ−タ移動なく複雑な算術論理演算を容易
に遂行し得るディジタル演算装置を提供することであ
る。
のメモリとのデ−タ移動なく複雑な算術論理演算を容易
に遂行し得るディジタル演算装置を提供することであ
る。
【０００５】
【課題を達成するための手段】前記目的を達成するため
に本発明によるディジタル演算装置は、第１および第２
入力端子を通じて入力される２つのデ−タを入力して算
術および論理演算を遂行するための算術論理演算手段
と、前記算術論理演算手段の演算された結果を貯蔵する
ための複数のレジスタと、前記算術論理演算手段と前記
レジスタとの間にそれぞれ連結されデ−タ伝送を制御す
るための複数の第１スイッチング手段と、前記レジスタ
と前記算術論理演算手段の第１入力端子との間にそれぞ
れ連結されデ−タ伝送を制御するための複数の第２スイ
ッチング手段と、前記レジスタと前記算術論理演算手段
の第２入力端子との間にそれぞれ連結されデ−タ伝送を
制御するための複数の第３スイッチング手段とを備える
ことを特徴とする。
に本発明によるディジタル演算装置は、第１および第２
入力端子を通じて入力される２つのデ−タを入力して算
術および論理演算を遂行するための算術論理演算手段
と、前記算術論理演算手段の演算された結果を貯蔵する
ための複数のレジスタと、前記算術論理演算手段と前記
レジスタとの間にそれぞれ連結されデ−タ伝送を制御す
るための複数の第１スイッチング手段と、前記レジスタ
と前記算術論理演算手段の第１入力端子との間にそれぞ
れ連結されデ−タ伝送を制御するための複数の第２スイ
ッチング手段と、前記レジスタと前記算術論理演算手段
の第２入力端子との間にそれぞれ連結されデ−タ伝送を
制御するための複数の第３スイッチング手段とを備える
ことを特徴とする。
【０００６】
【作用】複数のレジスタを採用し、各レジスタに貯蔵さ
れたデ−タの伝送を制御することにより、外部メモリの
助力なく多様で且つ複雑な算術および論理演算を容易に
遂行することができる。
れたデ−タの伝送を制御することにより、外部メモリの
助力なく多様で且つ複雑な算術および論理演算を容易に
遂行することができる。
【０００７】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図２は本発明によるディジタル演算
装置の構成を説明するための回路図である。
を詳細に説明する。図２は本発明によるディジタル演算
装置の構成を説明するための回路図である。
【０００８】図２のディジタル演算装置は、算術論理演
算を遂行する算術論理演算装置１００、算術論理演算装
置１００で演算された結果デ−タを貯蔵するためのレジ
スタ２００ａ，２００ｂ，２００ｃ，２００ｄ、算術論
理演算装置１００と前記レジスタ２００ａ，２００ｂ，
２００ｃ，２００ｄとの間にそれぞれ連結され、算術論
理演算装置１００から出力されるデ−タの伝送を制御す
るためのスイッチ８１ａ，８１ｂ，８１ｃ，８１ｄ、レ
ジスタ２００ａ，２００ｂ，２００ｃ，２００ｄと算術
論理演算装置１００の第１入力端子８４との間にそれぞ
れ連結され、レジスタ２００ａ，２００ｂ，２００ｃ，
２００ｄから出力されるデ−タの伝送を制御するための
スイッチ８３ａ，８３ｂ，８３ｃ，８３ｄ、バス６０と
レジスタ２００ａ，２００ｂ，２００ｃ，２００ｄとの
間にそれぞれ連結され、レジスタ２００ａ，２００ｂ，
２００ｃ，２００ｄから出力されるデ−タの伝送を制御
するためのスイッチ８４ａ，８４ｂ，８４ｃ，８４ｄ、
バス６０上のデ−タ伝送を制御するためのスイッチ７１
ａ，７１ｂ、バス６０と算術論理演算装置１００の第１
および第２入力端子との間にそれぞれ連結されるスイッ
チ７３，７５、スイッチ８３ａ，８３ｂ，８３ｃ，８３
ｄと算術論理演算装置１００の第１入力端子８４との間
に連結されるスイッチ７９、スイッチ８４ａ，８４ｂ，
８４ｃ，８４ｄとバス６０との間に連結されるスイッチ
７７からなる。前記構成において、スイッチ７７とスイ
ッチ７９とを除去しスイッチ８３ａ，８３ｂ，８３ｃ，
８３ｄを算術論理演算装置１００の第１入力端子８４に
直接連結し、スイッチ８４ａ，８４ｂ，８４ｃ，８４ｄ
をバス６０に直接連結することができる。前記構成にお
いて、各スイッチ７１ａ，７１ｂ，７３，７５，７７，
７９，８１ａ〜８１ｄ，８３ａ〜８３ｄ，８４ａ〜８４
ｄ）は特にＣＭＯＳ伝送ゲ−トからなり、外部の制御信
号（図示せず）に応じてスイッチングオン／オフ動作が
決定される。また、算術論理演算装置１００は外部の制
御信号（図示せず）に応じて演算種類が選択される。
算を遂行する算術論理演算装置１００、算術論理演算装
置１００で演算された結果デ−タを貯蔵するためのレジ
スタ２００ａ，２００ｂ，２００ｃ，２００ｄ、算術論
理演算装置１００と前記レジスタ２００ａ，２００ｂ，
２００ｃ，２００ｄとの間にそれぞれ連結され、算術論
理演算装置１００から出力されるデ−タの伝送を制御す
るためのスイッチ８１ａ，８１ｂ，８１ｃ，８１ｄ、レ
ジスタ２００ａ，２００ｂ，２００ｃ，２００ｄと算術
論理演算装置１００の第１入力端子８４との間にそれぞ
れ連結され、レジスタ２００ａ，２００ｂ，２００ｃ，
２００ｄから出力されるデ−タの伝送を制御するための
スイッチ８３ａ，８３ｂ，８３ｃ，８３ｄ、バス６０と
レジスタ２００ａ，２００ｂ，２００ｃ，２００ｄとの
間にそれぞれ連結され、レジスタ２００ａ，２００ｂ，
２００ｃ，２００ｄから出力されるデ−タの伝送を制御
するためのスイッチ８４ａ，８４ｂ，８４ｃ，８４ｄ、
バス６０上のデ−タ伝送を制御するためのスイッチ７１
ａ，７１ｂ、バス６０と算術論理演算装置１００の第１
および第２入力端子との間にそれぞれ連結されるスイッ
チ７３，７５、スイッチ８３ａ，８３ｂ，８３ｃ，８３
ｄと算術論理演算装置１００の第１入力端子８４との間
に連結されるスイッチ７９、スイッチ８４ａ，８４ｂ，
８４ｃ，８４ｄとバス６０との間に連結されるスイッチ
７７からなる。前記構成において、スイッチ７７とスイ
ッチ７９とを除去しスイッチ８３ａ，８３ｂ，８３ｃ，
８３ｄを算術論理演算装置１００の第１入力端子８４に
直接連結し、スイッチ８４ａ，８４ｂ，８４ｃ，８４ｄ
をバス６０に直接連結することができる。前記構成にお
いて、各スイッチ７１ａ，７１ｂ，７３，７５，７７，
７９，８１ａ〜８１ｄ，８３ａ〜８３ｄ，８４ａ〜８４
ｄ）は特にＣＭＯＳ伝送ゲ−トからなり、外部の制御信
号（図示せず）に応じてスイッチングオン／オフ動作が
決定される。また、算術論理演算装置１００は外部の制
御信号（図示せず）に応じて演算種類が選択される。
【０００９】先ず、バス６０から入力されるデ−タとレ
ジスタ２００ａに貯蔵されたデ−タとを演算する場合を
例を挙げて説明すれば次の通りである。スイッチ８３ａ
およびスイッチ７９がタ−ンオンされると、レジスタ２
００ａのデ−タはスイッチ８３ａ→スイッチ７９を通じ
て算術論理演算装置１００の第１入力端子８４に入力さ
れ、スイッチ７１ａ，７１ｂ，７５がタ−ンオンされる
と、バス６０を通じて入力されるデ−タはバス６０→ス
イッチ７１ａ→スイッチ７１ｂ→スイッチ７５を通じて
算術論理演算装置１００の第２入力端子８５に入力さ
れ、この際に算術論理演算装置１００は２つの入力デ−
タについての演算を遂行し、演算種類は外部制御信号
（図示せず）に応じて選択される。次いで、算術論理演
算装置１００により演算された結果はスイッチ８１ａ，
８１ｂ，８１ｃ，８１ｄを制御することにより、１つ以
上のレジスタに貯蔵することができる。
ジスタ２００ａに貯蔵されたデ−タとを演算する場合を
例を挙げて説明すれば次の通りである。スイッチ８３ａ
およびスイッチ７９がタ−ンオンされると、レジスタ２
００ａのデ−タはスイッチ８３ａ→スイッチ７９を通じ
て算術論理演算装置１００の第１入力端子８４に入力さ
れ、スイッチ７１ａ，７１ｂ，７５がタ−ンオンされる
と、バス６０を通じて入力されるデ−タはバス６０→ス
イッチ７１ａ→スイッチ７１ｂ→スイッチ７５を通じて
算術論理演算装置１００の第２入力端子８５に入力さ
れ、この際に算術論理演算装置１００は２つの入力デ−
タについての演算を遂行し、演算種類は外部制御信号
（図示せず）に応じて選択される。次いで、算術論理演
算装置１００により演算された結果はスイッチ８１ａ，
８１ｂ，８１ｃ，８１ｄを制御することにより、１つ以
上のレジスタに貯蔵することができる。
【００１０】次に、レジスタ２００ａとレジスタ２００
ｂとに貯蔵された２つのデ−タを演算する場合を説明す
ると次の通りである。スイッチ８３ａ，７９がタ−ンオ
ンされると、レジスタ２００ａに貯蔵されたデ−タはス
イッチ８３ａ→スイッチ７９を通じて算術論理演算装置
１００の第１入力端子８４に入力される。そして、スイ
ッチ８４ｂ，７７，７１ｂ，７５がタ−ンオンされる
と、レジスタ２００ｂに貯蔵されたデ−タはスイッチ８
４ｂ→スイッチ７７→スイッチ７１ｂ→スイッチ７５を
通じて算術論理演算装置１００の第２入力端子８５に入
力される。この際に算術論理演算装置１００は第１およ
び第２入力端子８４，８５を通じて入力されるデ−タに
ついての算術あるいは論理演算を遂行するようになる。
ｂとに貯蔵された２つのデ−タを演算する場合を説明す
ると次の通りである。スイッチ８３ａ，７９がタ−ンオ
ンされると、レジスタ２００ａに貯蔵されたデ−タはス
イッチ８３ａ→スイッチ７９を通じて算術論理演算装置
１００の第１入力端子８４に入力される。そして、スイ
ッチ８４ｂ，７７，７１ｂ，７５がタ−ンオンされる
と、レジスタ２００ｂに貯蔵されたデ−タはスイッチ８
４ｂ→スイッチ７７→スイッチ７１ｂ→スイッチ７５を
通じて算術論理演算装置１００の第２入力端子８５に入
力される。この際に算術論理演算装置１００は第１およ
び第２入力端子８４，８５を通じて入力されるデ−タに
ついての算術あるいは論理演算を遂行するようになる。
【００１１】
【効果】以上に説明したように、本発明によるディジタ
ル演算装置は、複数のレジスタを採用し、各レジスタに
貯蔵されたデ−タの伝送を制御することにより、外部メ
モリの助力なく多様で且つ複雑な算術および論理演算を
容易に遂行することができる。従って、デ−タの移動を
減らすことができ、全体的に演算速度が改善できるとい
う利点がある。
ル演算装置は、複数のレジスタを採用し、各レジスタに
貯蔵されたデ−タの伝送を制御することにより、外部メ
モリの助力なく多様で且つ複雑な算術および論理演算を
容易に遂行することができる。従って、デ−タの移動を
減らすことができ、全体的に演算速度が改善できるとい
う利点がある。
【図１】 図１は従来のディジタル演算装置の構成を説
明するためのブロック図である。
明するためのブロック図である。
【図２】 本発明によるディジタル演算装置の構成を説
明するためのブロック図である。
明するためのブロック図である。
６０ バス、７１ａ，７１ｂ スイッチ、７３，７５，
７７，７９ スイッチ、８１ａ，８１ｂ，８１ｃ，８１
ｄ スイッチ、８３ａ，８３ｂ，８３ｃ，８３ｄスイッ
チ、８４ａ，８４ｂ，８４ｃ，８４ｄ スイッチ、８
４，８５ 第１，第２入力端子、１００ 算術論理演算
装置、２００ａ，２００ｂ，２００ｃ，２００ｄ レジ
スタ
７７，７９ スイッチ、８１ａ，８１ｂ，８１ｃ，８１
ｄ スイッチ、８３ａ，８３ｂ，８３ｃ，８３ｄスイッ
チ、８４ａ，８４ｂ，８４ｃ，８４ｄ スイッチ、８
４，８５ 第１，第２入力端子、１００ 算術論理演算
装置、２００ａ，２００ｂ，２００ｃ，２００ｄ レジ
スタ
Claims (7)
- 【請求項１】 第１および第２入力端子を通じて２つの
デ−タを入力して算術および論理演算を遂行するための
算術論理演算手段と、 前記算術論理演算手段の演算された結果を貯蔵するため
の複数のレジスタと、 前記算術論理演算手段と前記レジスタとの間にそれぞれ
連結されデ−タ伝送を制御するための複数の第１スイッ
チング手段と、 前記レジスタと前記算術論理演算手段の第１入力端子と
の間にそれぞれ連結されデ−タ伝送を制御するための複
数の第２スイッチング手段と、 前記レジスタと前記算術論理演算手段の第２入力端子と
の間にそれぞれ連結されデ−タ伝送を制御するための複
数の第３スイッチング手段とを備えたことを特徴とする
ディジタル演算装置。 - 【請求項２】 前記第２スイッチング手段と前記第１入
力端子との間に連結されデ−タの伝送を制御するための
第４スイッチング手段と、前記第３スイッチング手段と
前記第２入力端子との間に連結されデ−タの伝送を制御
するための第５スイッチング手段とをさらに備えたこと
を特徴とする請求項１に記載のディジタル演算装置。 - 【請求項３】 前記第１スイッチング手段はＣＭＯＳ伝
送ゲ−トからなることを特徴とする請求項１に記載のデ
ィジタル演算装置。 - 【請求項４】 前記第２スイッチング手段はＣＭＯＳ伝
送ゲ−トからなることを特徴とする請求項１に記載のデ
ィジタル演算装置。 - 【請求項５】 前記第３スイッチング手段はＣＭＯＳ伝
送ゲ−トからなることを特徴とする請求項１に記載のデ
ィジタル演算装置。 - 【請求項６】 前記第４および第５スイッチング手段は
ＣＭＯＳ伝送ゲ−トからなることを特徴とする請求項２
に記載のディジタル演算装置。 - 【請求項７】 デ−タ伝送のためのバスと、 前記バス上のデ−タ伝送を制御するための第６スイッチ
ング手段と、 前記バス上のデ−タおよび前記第６スイッチング手段を
通じて伝送制御されたデ−タの伝送をそれぞれ制御する
ための第７および第８スイッチング手段と、 前記第７および第８スイッチング手段とそれぞれ連結さ
れる第３および第４入力端子を通じて入力される２つの
デ−タを算術および論理演算を遂行するための算術論理
演算手段と、 前記算術論理演算手段の演算された結果を貯蔵するため
の複数のレジスタと、 前記算術論理演算手段と前記レジスタとの間にそれぞれ
連結されデ−タ伝送を制御するための複数の第９スイッ
チング手段と、 前記レジスタと前記算術論理演算手段の第３入力端子と
の間にそれぞれ連結されデ−タ伝送を制御するための第
１０スイッチング手段と、 前記レジスタと前記バスとの間にそれぞれ連結されデ−
タ伝送を制御するための第１１スイッチング手段とを備
えたことを特徴とするディジタル演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010095A KR970002394B1 (ko) | 1994-05-09 | 1994-05-09 | 산술 논리 연산장치와 다중 가산기들 사이의 데이타 전송회로 |
| KR1994-P-010095 | 1994-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07311680A true JPH07311680A (ja) | 1995-11-28 |
Family
ID=19382713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109379A Pending JPH07311680A (ja) | 1994-05-09 | 1995-05-08 | ディジタル演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5636154A (ja) |
| EP (1) | EP0682308A1 (ja) |
| JP (1) | JPH07311680A (ja) |
| KR (1) | KR970002394B1 (ja) |
| CN (1) | CN1093285C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10673438B1 (en) * | 2019-04-02 | 2020-06-02 | Xilinx, Inc. | Digital signal processing block |
| US11967397B2 (en) | 2022-03-31 | 2024-04-23 | Texas Instruments Incorporated | Communication system with mixed threshold voltage transistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760544A (en) * | 1986-06-20 | 1988-07-26 | Plessey Overseas Limited | Arithmetic logic and shift device |
| KR920006283B1 (ko) * | 1988-02-19 | 1992-08-03 | 미쯔비시덴끼 가부시끼가이샤 | 디지탈신호 처리방식 |
| US4996661A (en) * | 1988-10-05 | 1991-02-26 | United Technologies Corporation | Single chip complex floating point numeric processor |
| JPH03260866A (ja) * | 1990-03-12 | 1991-11-20 | Ricoh Co Ltd | 統計演算装置 |
| JP3228927B2 (ja) * | 1990-09-20 | 2001-11-12 | 沖電気工業株式会社 | プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法 |
| JPH04177462A (ja) * | 1990-11-08 | 1992-06-24 | Koufu Nippon Denki Kk | ベクトル総和演算装置 |
-
1994
- 1994-05-09 KR KR1019940010095A patent/KR970002394B1/ko not_active Expired - Fee Related
-
1995
- 1995-05-05 US US08/435,315 patent/US5636154A/en not_active Expired - Fee Related
- 1995-05-08 JP JP7109379A patent/JPH07311680A/ja active Pending
- 1995-05-09 EP EP95303114A patent/EP0682308A1/en not_active Ceased
- 1995-05-09 CN CN95105476A patent/CN1093285C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1118089A (zh) | 1996-03-06 |
| CN1093285C (zh) | 2002-10-23 |
| KR950033812A (ko) | 1995-12-26 |
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