JPH0721020A - ディジタル信号処理チップのデータ伝送回路及び方法 - Google Patents
ディジタル信号処理チップのデータ伝送回路及び方法Info
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- JPH0721020A JPH0721020A JP6054162A JP5416294A JPH0721020A JP H0721020 A JPH0721020 A JP H0721020A JP 6054162 A JP6054162 A JP 6054162A JP 5416294 A JP5416294 A JP 5416294A JP H0721020 A JPH0721020 A JP H0721020A
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Abstract
(57)【要約】
【目的】ディジタル信号処理チップのデータ伝送回路及
び方法を提供する。 【構成】複数個の機能ブロック１００1 〜１００n と、
複数個の機能ブロックの各のデータを入出力するための
各の機能ブロックに連結された複数個の局部バス１３０
1 〜１３０n と、複数個の機能ブロックの間のデータの
伝送のために局部バスを連結するための複数の全域バス
１４０1 〜１４０n を具備したディジタル信号処理チッ
プ内のバス構造において、複数個の局部バスと複数個の
全域バスを連結するための複数個の第１スイッチング手
段１１０1 〜１１０n と、複数個の全域バスを相互連結
するための複数個の第２スイッチング手段１２０1 〜１
２０n を具備して構成されている。複数個の機能ブロッ
クの間のデータ伝送時、データの伝送のために必要な一
番短い距離の局部バスと全域バスを連結すれば良い。 【効果】データ伝送と関係ないブロックに対するデータ
の移動が取り除かれるので省電力化ができる。
び方法を提供する。 【構成】複数個の機能ブロック１００1 〜１００n と、
複数個の機能ブロックの各のデータを入出力するための
各の機能ブロックに連結された複数個の局部バス１３０
1 〜１３０n と、複数個の機能ブロックの間のデータの
伝送のために局部バスを連結するための複数の全域バス
１４０1 〜１４０n を具備したディジタル信号処理チッ
プ内のバス構造において、複数個の局部バスと複数個の
全域バスを連結するための複数個の第１スイッチング手
段１１０1 〜１１０n と、複数個の全域バスを相互連結
するための複数個の第２スイッチング手段１２０1 〜１
２０n を具備して構成されている。複数個の機能ブロッ
クの間のデータ伝送時、データの伝送のために必要な一
番短い距離の局部バスと全域バスを連結すれば良い。 【効果】データ伝送と関係ないブロックに対するデータ
の移動が取り除かれるので省電力化ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理チ
ップに係り、特にディジタル信号処理チップのデータ伝
送回路及び方法に関する。
ップに係り、特にディジタル信号処理チップのデータ伝
送回路及び方法に関する。
【０００２】
【従来の技術】ディジタル信号処理チップは、最近、集
積回路技術の急速な発展と共に応用分野の拡大がなされ
ている。特に、メモリ素子と論理素子の大規模集積化、
高速化、生産性の向上に基づく低価格化及びディジタル
信号処理チップ利用の可能性が高くなって軍事用から工
業用、消費者用等に応用分野が拡大されている。
積回路技術の急速な発展と共に応用分野の拡大がなされ
ている。特に、メモリ素子と論理素子の大規模集積化、
高速化、生産性の向上に基づく低価格化及びディジタル
信号処理チップ利用の可能性が高くなって軍事用から工
業用、消費者用等に応用分野が拡大されている。
【０００３】ディジタル信号処理チップの一番重要な役
割中の一つはデータを実時間に処理することである。実
時間データ処理は多くの数値計算が要求され、ディジタ
ル信号処理チップはこの問題を解決することに広く用い
られている。ディジタル信号処理チップはデータを入力
し、乗じて累算する演算を遂行し、できる限り速くデー
タをチップの外部に出力する。ディジタル信号処理チッ
プによる信号処理はアナログ信号に比べ高精密性、安定
的処理及びパイプライン制御や並列処理により高速で実
行される。
割中の一つはデータを実時間に処理することである。実
時間データ処理は多くの数値計算が要求され、ディジタ
ル信号処理チップはこの問題を解決することに広く用い
られている。ディジタル信号処理チップはデータを入力
し、乗じて累算する演算を遂行し、できる限り速くデー
タをチップの外部に出力する。ディジタル信号処理チッ
プによる信号処理はアナログ信号に比べ高精密性、安定
的処理及びパイプライン制御や並列処理により高速で実
行される。
【０００４】ディジタル信号処理チップは内部的に様々
のブロック、例えばメモリ装置、算術論理装置、乗算
器、レジスタ、制御装置等で構成されており、これらそ
れぞれのブロック間のデータの伝送のための全域バス、
各ブロックと全域バスとのデータの伝送のための局部バ
スで構成されている。
のブロック、例えばメモリ装置、算術論理装置、乗算
器、レジスタ、制御装置等で構成されており、これらそ
れぞれのブロック間のデータの伝送のための全域バス、
各ブロックと全域バスとのデータの伝送のための局部バ
スで構成されている。
【０００５】また、一つ以上のディジタル信号処理チッ
プがインターフェース手段により互いに接続され、入力
された信号を並列処理することにより高速のデータ処理
ができるように構成することもできる。
プがインターフェース手段により互いに接続され、入力
された信号を並列処理することにより高速のデータ処理
ができるように構成することもできる。
【０００６】前記二種類の構成において、バスはそれぞ
れのブロックの入／出力端を互いに連結させ、またそれ
ぞれのディジタル信号処理チップを互いに連結させるた
めに必然的に長く延長する構造を有する。
れのブロックの入／出力端を互いに連結させ、またそれ
ぞれのディジタル信号処理チップを互いに連結させるた
めに必然的に長く延長する構造を有する。
【０００７】データ記録及び判読動作を遂行する時、デ
ータはバスを通じて全てのブロックに伝達されたり全て
のブロックから出力することもできる。データの不必要
な移動を防止するために、ディジタル信号処理チップは
全域バスを利用したデータ伝送動作時、関連したブロッ
クの間でのみデータの伝達を遂行する構成を有してい
る。言い換えれば、データ伝達の際、関係ないブロック
へのデータの記録及びそのブロックからの望ましくない
データの判読を防ぐために、データを伝送又は遮断する
ためのスイッチを有している。このスイッチはそれぞれ
のブロックの入／出力端子と局部バスの間に接続され、
データ交換を必要とするブロックに対してのみデータ伝
達通路を形成するゲートの役割を遂行する。
ータはバスを通じて全てのブロックに伝達されたり全て
のブロックから出力することもできる。データの不必要
な移動を防止するために、ディジタル信号処理チップは
全域バスを利用したデータ伝送動作時、関連したブロッ
クの間でのみデータの伝達を遂行する構成を有してい
る。言い換えれば、データ伝達の際、関係ないブロック
へのデータの記録及びそのブロックからの望ましくない
データの判読を防ぐために、データを伝送又は遮断する
ためのスイッチを有している。このスイッチはそれぞれ
のブロックの入／出力端子と局部バスの間に接続され、
データ交換を必要とするブロックに対してのみデータ伝
達通路を形成するゲートの役割を遂行する。
【０００８】しかしながら、ディジタル信号処理チップ
において、データ伝達通路の断絶されたブロックに対す
るデータ交換は遂行されなくても、各ブロックに連結さ
れた局部バスと全域バスの両方にデータの伝送があるの
で、即ち、短い距離にデータの伝送が遂行される場合に
は局部バスと全域バスの両方にデータの伝送があるの
で、不必要な電力の浪費をもたらす。
において、データ伝達通路の断絶されたブロックに対す
るデータ交換は遂行されなくても、各ブロックに連結さ
れた局部バスと全域バスの両方にデータの伝送があるの
で、即ち、短い距離にデータの伝送が遂行される場合に
は局部バスと全域バスの両方にデータの伝送があるの
で、不必要な電力の浪費をもたらす。
【０００９】
【発明が解決しようとする課題】本発明の目的はデータ
の伝送のあるブロックのみを連結するディジタル信号処
理チップのデータ伝送回路を提供することである。
の伝送のあるブロックのみを連結するディジタル信号処
理チップのデータ伝送回路を提供することである。
【００１０】本発明の他の目的は不必要な電力の消耗が
減らせるディジタル信号処理チップのデータ伝送方法を
提供することである。
減らせるディジタル信号処理チップのデータ伝送方法を
提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明のディジタル信号処理チップのデータ伝送回
路は、複数個の機能ブロックと、前記複数個の機能ブロ
ックのそれぞれのデータを入出力するためのそれぞれの
機能ブロックに連結された複数個の局部バスと、前記複
数個の機能ブロックの間のデータの伝送のために前記局
部バスを連結するための複数の全域バスを具備したディ
ジタル信号処理チップ内のバス構造において、前記複数
個の局部バスと前記複数個の全域バスを連結するための
複数個の第１スイッチング手段と、前記複数個の全域バ
スを相互連結するための複数個の第２スイッチング手段
を具備して構成されている。
に、本発明のディジタル信号処理チップのデータ伝送回
路は、複数個の機能ブロックと、前記複数個の機能ブロ
ックのそれぞれのデータを入出力するためのそれぞれの
機能ブロックに連結された複数個の局部バスと、前記複
数個の機能ブロックの間のデータの伝送のために前記局
部バスを連結するための複数の全域バスを具備したディ
ジタル信号処理チップ内のバス構造において、前記複数
個の局部バスと前記複数個の全域バスを連結するための
複数個の第１スイッチング手段と、前記複数個の全域バ
スを相互連結するための複数個の第２スイッチング手段
を具備して構成されている。
【００１２】前記他の目的を達成するために、本発明の
ディジタル信号処理チップのデータ伝送方法は、前記複
数個の機能ブロックの間のデータの伝送がある時データ
の伝送のために必要なバスのみを連結することを特徴と
する。
ディジタル信号処理チップのデータ伝送方法は、前記複
数個の機能ブロックの間のデータの伝送がある時データ
の伝送のために必要なバスのみを連結することを特徴と
する。
【００１３】
【作用】本発明はそれぞれのブロックに対するデータの
伝送を遂行する部分的なバスに分離され、分離されたそ
れぞれのバス部分は制御スイッチにより互いに連結され
る。
伝送を遂行する部分的なバスに分離され、分離されたそ
れぞれのバス部分は制御スイッチにより互いに連結され
る。
【００１４】制御スイッチはブロック間のデータ伝送
時、データ伝送と関連したブロックの間の分離されたバ
ス部分が互いに連結されるように作動し、関係ない制御
スイッチは作動させないことにより、不必要なバス部分
は使用中のバス部分から断絶されるようにする。
時、データ伝送と関連したブロックの間の分離されたバ
ス部分が互いに連結されるように作動し、関係ない制御
スイッチは作動させないことにより、不必要なバス部分
は使用中のバス部分から断絶されるようにする。
【００１５】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
説明する。
【００１６】図１は一般的なディジタル信号処理チップ
のブロック図である。
のブロック図である。
【００１７】図１において、ディジタル信号処理チップ
は、計算に必要な数値や命令等の情報を記憶するメモリ
１０、データ或いは命令を一時的に貯蔵するに用いられ
るレジスタ５０、入力された変数の積を遂行する乗算器
３０、数値的演算と論理演算を遂行する算術論理演算装
置４０、ディジタル信号処理チップ内の全てのブロック
を制御する制御装置２０、それぞれのブロック間のデー
タを伝達するための全域バス６０及びそれぞれのブロッ
クと全域バス６０の間にデータを伝達するための局部バ
ス６１，６２，６３，６４，６５で構成されている。
は、計算に必要な数値や命令等の情報を記憶するメモリ
１０、データ或いは命令を一時的に貯蔵するに用いられ
るレジスタ５０、入力された変数の積を遂行する乗算器
３０、数値的演算と論理演算を遂行する算術論理演算装
置４０、ディジタル信号処理チップ内の全てのブロック
を制御する制御装置２０、それぞれのブロック間のデー
タを伝達するための全域バス６０及びそれぞれのブロッ
クと全域バス６０の間にデータを伝達するための局部バ
ス６１，６２，６３，６４，６５で構成されている。
【００１８】バスはデータビット数に対応する並列のラ
インを有するように構成される。全域バス６０はディジ
タル信号処理チップ内で又は他のディジタル信号処理チ
ップとの信号の伝送のために延長される。局部バス６
１，６２，６３，６４，６５はそれぞれのブロックの入
／出力端子の間にデータ入／出力制御用のスイッチを有
している。
インを有するように構成される。全域バス６０はディジ
タル信号処理チップ内で又は他のディジタル信号処理チ
ップとの信号の伝送のために延長される。局部バス６
１，６２，６３，６４，６５はそれぞれのブロックの入
／出力端子の間にデータ入／出力制御用のスイッチを有
している。
【００１９】全域バス６０は三つの通路、即ち、６０
ａ，６０ｂ，６０ｃで構成されている。前記構成による
と、あるブロック内のデータを他のブロックに移動させ
たり、ある二つのブロック内のデータを受信しこれらの
データを計算する等の演算動作を遂行する場合に遂行さ
れるブロックと関連したバス部分のみ使用し得る。例え
ば、レジスタ５０内の情報をメモリ１０に移動させる
時、全域バス６０の６０ａ部分の経路だけを連結させ、
他の６０ｂ及び６０ｃ部分の通路は断絶させることによ
り、実際遂行されるブロックと関係ないブロック例え
ば、乗算器３０及び算術論理演算装置４０への不必要な
データ伝送が防止され得る。
ａ，６０ｂ，６０ｃで構成されている。前記構成による
と、あるブロック内のデータを他のブロックに移動させ
たり、ある二つのブロック内のデータを受信しこれらの
データを計算する等の演算動作を遂行する場合に遂行さ
れるブロックと関連したバス部分のみ使用し得る。例え
ば、レジスタ５０内の情報をメモリ１０に移動させる
時、全域バス６０の６０ａ部分の経路だけを連結させ、
他の６０ｂ及び６０ｃ部分の通路は断絶させることによ
り、実際遂行されるブロックと関係ないブロック例え
ば、乗算器３０及び算術論理演算装置４０への不必要な
データ伝送が防止され得る。
【００２０】図２は本発明のバス構造の具体的な実施例
のブロック図である。
のブロック図である。
【００２１】図２において、バス構造はブロック１００
1 ，１００2 ，・・・１００n 、各ブロック１００1 ，
１００2 ，・・・１００n のデータの入／出力を制御す
るための入／出力制御スイッチ１１０1 ，１１０2 ，・
・・１１０n 、入／出力制御スイッチ１１０1 ，１１０
2 ，・・・１１０n に連結された局部バス１３０1 ，１
３０2 ，・・・１３０n 、全域バス１４０1 ，１４
０2 ，・・・１４０n の連結を制御するための制御スイ
ッチ１２０1 ，１２０2 ，・・・１２０n から構成され
ている。
1 ，１００2 ，・・・１００n 、各ブロック１００1 ，
１００2 ，・・・１００n のデータの入／出力を制御す
るための入／出力制御スイッチ１１０1 ，１１０2 ，・
・・１１０n 、入／出力制御スイッチ１１０1 ，１１０
2 ，・・・１１０n に連結された局部バス１３０1 ，１
３０2 ，・・・１３０n 、全域バス１４０1 ，１４
０2 ，・・・１４０n の連結を制御するための制御スイ
ッチ１２０1 ，１２０2 ，・・・１２０n から構成され
ている。
【００２２】全域バス１４０1 ，１４０2 ，・・・１４
０n は制御スイッチ１２０1 ，１２０2 ，・・・１２０
n により分離されている。即ち、前記構成は各ブロック
を分離して連結することがスイッチにより遂行される。
それで、情報を伝送に必要なバスのみ連結させる。
０n は制御スイッチ１２０1 ，１２０2 ，・・・１２０
n により分離されている。即ち、前記構成は各ブロック
を分離して連結することがスイッチにより遂行される。
それで、情報を伝送に必要なバスのみ連結させる。
【００２３】それぞれのスイッチはブロックの間で情報
の伝送が起こる場合、データを必要とするブロックとの
連結関係を形成する一方、伝送される必要のない他のブ
ロックとの連結された通路を遮断することにより、バス
のそれぞれのラインに載せられたデータが選択的に必要
なブロックの間でのみ移動され得る。それぞれのスイッ
チはＣＭＯＳトランジスタ又は両方向のゲートバッファ
で構成され得る。
の伝送が起こる場合、データを必要とするブロックとの
連結関係を形成する一方、伝送される必要のない他のブ
ロックとの連結された通路を遮断することにより、バス
のそれぞれのラインに載せられたデータが選択的に必要
なブロックの間でのみ移動され得る。それぞれのスイッ
チはＣＭＯＳトランジスタ又は両方向のゲートバッファ
で構成され得る。
【００２４】ＣＭＯＳトランジスタを使用する場合、そ
れぞれのブロックに対するデータ入／出力のために、一
対のトランジスタが一つのバスラインに対称的に配列さ
れた構成を持つべきである。トランジスタを図１に示し
た制御装置２０によりそのゲート端子が制御されること
により、一つのバス部分を、分離された他のバス部分と
連結及び断絶させるスイッチング動作を遂行する。
れぞれのブロックに対するデータ入／出力のために、一
対のトランジスタが一つのバスラインに対称的に配列さ
れた構成を持つべきである。トランジスタを図１に示し
た制御装置２０によりそのゲート端子が制御されること
により、一つのバス部分を、分離された他のバス部分と
連結及び断絶させるスイッチング動作を遂行する。
【００２５】図３に示したクロックパルスのタイミング
図を参照し、図２に示した分離バス構造の動作を説明す
る。図３において、“ｍｏｖｅ １００1 ，１００2 ”
という命令語が入力されれば、ブロック１００1 のデー
タをブロック１００2 に移動させるということである。
通常、このような類型の命令語は、制御装置２０内の命
令語のデコーダ（図示せず）により解読される。この命
令が遂行される時、制御装置２０はブロック１００1 及
び１００2 のデータ入／出力制御スイッチ部１１０1 と
１１０2 を制御し、それぞれのスイッチングトランジス
タをオン状態にする。また、制御スイッチ部１２０2 内
のそれぞれのスイッチングトランジスタもまた、全部オ
ン状態にする。従って、ブロック１００1 と１００2 間
のデータ通路のみを形成することにより、関連した二つ
のブロックの間でのみデータ伝送が遂行される。同様
に、ブロック１００2 内のデータをブロック１００n に
移動させる“ｍｏｖｅ １００2 ，１００n ”の命令が
遂行される時には二つのブロック１００2 及び１００n
のデータ入／出力制御スイッチ１１０2 及び１１０nの
トランジスタがオンされ、ブロック１００2 と１００n
の間のデータバスオン／オフ制御スイッチ１２０3 ，・
・・１２０n のトランジスタをオンさせることにより、
望むブロック間のデータ伝送が遂行され得る。このよう
なスイッチ部の制御動作は制御装置２０内で発生する１
サイクルのクロック周期の間実行される。
図を参照し、図２に示した分離バス構造の動作を説明す
る。図３において、“ｍｏｖｅ １００1 ，１００2 ”
という命令語が入力されれば、ブロック１００1 のデー
タをブロック１００2 に移動させるということである。
通常、このような類型の命令語は、制御装置２０内の命
令語のデコーダ（図示せず）により解読される。この命
令が遂行される時、制御装置２０はブロック１００1 及
び１００2 のデータ入／出力制御スイッチ部１１０1 と
１１０2 を制御し、それぞれのスイッチングトランジス
タをオン状態にする。また、制御スイッチ部１２０2 内
のそれぞれのスイッチングトランジスタもまた、全部オ
ン状態にする。従って、ブロック１００1 と１００2 間
のデータ通路のみを形成することにより、関連した二つ
のブロックの間でのみデータ伝送が遂行される。同様
に、ブロック１００2 内のデータをブロック１００n に
移動させる“ｍｏｖｅ １００2 ，１００n ”の命令が
遂行される時には二つのブロック１００2 及び１００n
のデータ入／出力制御スイッチ１１０2 及び１１０nの
トランジスタがオンされ、ブロック１００2 と１００n
の間のデータバスオン／オフ制御スイッチ１２０3 ，・
・・１２０n のトランジスタをオンさせることにより、
望むブロック間のデータ伝送が遂行され得る。このよう
なスイッチ部の制御動作は制御装置２０内で発生する１
サイクルのクロック周期の間実行される。
【００２６】前記構成で近いブロックと遠いブロック間
のデータ伝送時消耗される電力はそれぞれ差があるが、
一番頻繁に用いられるブロックを中心に配置することに
よりそのような問題の発生を未然に防止できる。
のデータ伝送時消耗される電力はそれぞれ差があるが、
一番頻繁に用いられるブロックを中心に配置することに
よりそのような問題の発生を未然に防止できる。
【００２７】
【発明の効果】従って、ディジタル信号処理チップ内の
ユニットブロック間のデータ伝送時、本発明による分離
されたバス構造により実際用いられるバス部分のみが活
性化されることにより、使用されないバスで発生する電
力の消耗が防止され得る。
ユニットブロック間のデータ伝送時、本発明による分離
されたバス構造により実際用いられるバス部分のみが活
性化されることにより、使用されないバスで発生する電
力の消耗が防止され得る。
【図１】 一般的なディジタル信号処理チップのブロッ
ク図である。
ク図である。
【図２】 本発明のディジタル信号処理チップのデータ
伝送回路を示す回路図である。
伝送回路を示す回路図である。
【図３】 クロックパルスのタイミング図である。
６０：全域バス ６１，６２，６３，６４，６５：局部バス ６０ａ，６０ｂ，６０ｃ：通路 １００1 ・・・１００n ：機能ブロック １１０1 ・・・１１０n ：入／出力制御スイッチ １２０1 ・・・１２０n ：制御スイッチ １３０1 ・・・１３０n ：局部バス １４０1 ・・・１４０n ：全域バス
Claims (4)
- 【請求項１】 複数個の機能ブロックと、 前記複数個の機能ブロックのそれぞれのデータを入出力
するためのそれぞれの機能ブロックに連結された複数個
の局部バスと、 前記複数個の機能ブロックの間のデータの伝送のために
前記局部バスを連結するための複数の全域バスを具備し
たディジタル信号処理チップ内のバス構造において、 前記複数個の局部バスと前記複数個の全域バスを連結す
るための複数個の第１スイッチング手段と、 前記複数個の全域バスを相互連結するための複数個の第
２スイッチングを具備したことを特徴とするディジタル
信号処理チップのデータ伝送回路。 - 【請求項２】 前記第１スイッチング手段はＣＭＯＳス
イッチングトランジスタであることを特徴とする請求項
１記載のディジタル信号処理チップのデータ伝送回路。 - 【請求項３】 前記第２スイッチング手段は両方向ゲー
トバッファであることを特徴とする請求項１記載のディ
ジタル信号処理チップのデータ伝送回路。 - 【請求項４】 複数個の機能ブロックと、 前記複数個の機能ブロックのそれぞれのデータを入出力
するためのそれぞれの機能ブロックに連結された複数個
の局部バスと、 前記複数個の機能ブロックの間のデータ伝送のために前
記局部バスを連結するための複数個の全域バスを具備し
たディジタル信号処理チップ内のデータ伝送方法におい
て、 前記複数個の機能ブロックの間のデータの伝送がある時
データの伝送のために必要な最も短い距離の局部バスと
全域バスを連結させることを特徴とするディジタル信号
処理チップ内のデータ伝送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004669A KR950012306B1 (ko) | 1993-03-25 | 1993-03-25 | 디지탈 정보전달 버스구조 및 디지탈 정보전달방법 |
| KR1993-P-004669 | 1993-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0721020A true JPH0721020A (ja) | 1995-01-24 |
| JP3534322B2 JP3534322B2 (ja) | 2004-06-07 |
Family
ID=19352744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05416294A Expired - Lifetime JP3534322B2 (ja) | 1993-03-25 | 1994-03-24 | ディジタル信号処理チップのデータ伝送回路及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5577215A (ja) |
| JP (1) | JP3534322B2 (ja) |
| KR (1) | KR950012306B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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