JPH0731303Y2 - 電圧発生回路 - Google Patents
電圧発生回路Info
- Publication number
- JPH0731303Y2 JPH0731303Y2 JP1986022188U JP2218886U JPH0731303Y2 JP H0731303 Y2 JPH0731303 Y2 JP H0731303Y2 JP 1986022188 U JP1986022188 U JP 1986022188U JP 2218886 U JP2218886 U JP 2218886U JP H0731303 Y2 JPH0731303 Y2 JP H0731303Y2
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- emitter
- resistor
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、温度補償された第１及び第２出力電圧を第１
及び第２トランジスタのエミッタから取り出す電圧発生
回路に関するもので、特にIC（集積回路）化に適した電
圧発生回路に関する。
及び第２トランジスタのエミッタから取り出す電圧発生
回路に関するもので、特にIC（集積回路）化に適した電
圧発生回路に関する。
（ロ）従来の技術 トランジスタのエミッタに温度補償された出力電圧を得
るものとして例えば実公昭53-33489号公報がある。第２
図は前記公報に記載されているトランジスタの温度補償
回路を示すもので、第１抵抗（１）、第２抵抗（２）、
第１ダイオード群（３）及び第２ダイオード群（３′）
とから成るバイアス回路は、トランジスタ（４）のベー
スに点Ａからバイアス電圧を印加しているため、前記ト
ランジスタ（４）のエミッタに接続された出力端子
（５）に出力電圧を得ることができる。
るものとして例えば実公昭53-33489号公報がある。第２
図は前記公報に記載されているトランジスタの温度補償
回路を示すもので、第１抵抗（１）、第２抵抗（２）、
第１ダイオード群（３）及び第２ダイオード群（３′）
とから成るバイアス回路は、トランジスタ（４）のベー
スに点Ａからバイアス電圧を印加しているため、前記ト
ランジスタ（４）のエミッタに接続された出力端子
（５）に出力電圧を得ることができる。
ここで点Ａの電圧をV1とすれば、V1は と表わされる。更にICの場合、Vfとトランジスタ（４）
のベース・エミッタ間電圧は等しいので、出力端子
（５）に発生する電圧をVEとすればVEは となる。このため、VEがVfに対し無関係になるためには とすれば良く、したがってVEは となり、温度変化に対して無関係の出力電圧を出力端子
（５）に発生することができる。
のベース・エミッタ間電圧は等しいので、出力端子
（５）に発生する電圧をVEとすればVEは となる。このため、VEがVfに対し無関係になるためには とすれば良く、したがってVEは となり、温度変化に対して無関係の出力電圧を出力端子
（５）に発生することができる。
（ハ）考案が解決しようとする問題点 しかしながら、第２図の回路においては温度補償された
出力電圧を１つしか得ることができず、複数個の温度補
償された出力電圧を得るためには、第２図の回路を複数
個作らなければならず素子数の増加を招くという問題が
あった。
出力電圧を１つしか得ることができず、複数個の温度補
償された出力電圧を得るためには、第２図の回路を複数
個作らなければならず素子数の増加を招くという問題が
あった。
（ニ）問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、コレクタが
電源に接続されエミッタが第１出力端子に接続された第
１トランジスタと、コレクタが前記第１トランジスタの
エミッタに接続され、エミッタが第２出力端子に接続さ
れた第２トランジスタと、前記第１トランジスタのベー
スに温度補償用の第１電圧を、前記第２トランジスタの
ベースに温度補償用の第２電圧をそれぞれ印加するバイ
アス回路とから成る。
電源に接続されエミッタが第１出力端子に接続された第
１トランジスタと、コレクタが前記第１トランジスタの
エミッタに接続され、エミッタが第２出力端子に接続さ
れた第２トランジスタと、前記第１トランジスタのベー
スに温度補償用の第１電圧を、前記第２トランジスタの
ベースに温度補償用の第２電圧をそれぞれ印加するバイ
アス回路とから成る。
（ホ）作用 本考案によれば、電源とアースとの間に接続された複数
の抵抗とダイオード群とから成る１つのバイアス回路に
より第１及び第２トランジスタのベースにバイアス電圧
を印加しているので、第１及び第２トランジスタのそれ
ぞれのエミッタに温度補償された出力電圧を得ることが
できる。
の抵抗とダイオード群とから成る１つのバイアス回路に
より第１及び第２トランジスタのベースにバイアス電圧
を印加しているので、第１及び第２トランジスタのそれ
ぞれのエミッタに温度補償された出力電圧を得ることが
できる。
（ヘ）実施例 第１図は、本考案の一実施例を示す回路図で、（６）は
コレクタが電源と接続された第１トランジスタ、（７）
はコレクタが前記第１トランジスタ（６）のエミッタと
接続され、エミッタが抵抗（８）を介して接地されてい
る第２トランジスタ、（９）は第１トランジスタ（６）
のエミッタに接続された第１出力端子、（10）は第２ト
ランジスタ（７）のエミッタに接続された第２出力端
子、（11）及び（12）は電源と点Ａとの間に直列接続さ
れた第１ダイオード群及び第１抵抗、（13）及び（14）
は点Ａと点Ｂとの間に直列接続された第２ダイオード群
及び第２抵抗、（15）及び（16）は点Ｂとアースとの間
に直列接続された第３ダイオード群及び第３抵抗であ
る。尚、抵抗（８）の代りに定電流源を接続しても良
い。
コレクタが電源と接続された第１トランジスタ、（７）
はコレクタが前記第１トランジスタ（６）のエミッタと
接続され、エミッタが抵抗（８）を介して接地されてい
る第２トランジスタ、（９）は第１トランジスタ（６）
のエミッタに接続された第１出力端子、（10）は第２ト
ランジスタ（７）のエミッタに接続された第２出力端
子、（11）及び（12）は電源と点Ａとの間に直列接続さ
れた第１ダイオード群及び第１抵抗、（13）及び（14）
は点Ａと点Ｂとの間に直列接続された第２ダイオード群
及び第２抵抗、（15）及び（16）は点Ｂとアースとの間
に直列接続された第３ダイオード群及び第３抵抗であ
る。尚、抵抗（８）の代りに定電流源を接続しても良
い。
第１及び第２トランジスタ（６）及び（７）のベース
は、第１乃至第３ダイオード群（11）乃至（15）と第１
乃至第３抵抗（12）乃至（16）とから成るバイアス回路
の点Ａ及び点Ｂに各々接続されているため、第１及び第
２トランジスタ（６）及び（７）は導通し、その各々の
エミッタに所定の出力電圧が発生する。
は、第１乃至第３ダイオード群（11）乃至（15）と第１
乃至第３抵抗（12）乃至（16）とから成るバイアス回路
の点Ａ及び点Ｂに各々接続されているため、第１及び第
２トランジスタ（６）及び（７）は導通し、その各々の
エミッタに所定の出力電圧が発生する。
ここで点Ａの電圧をV1とすれば、V1は と表わされる。更にICの場合、Vfと第１及び第２トラン
ジスタ（６）及び（７）のベース・エミッタ間電圧は等
しいので、第１出力端子（９）に発生する電圧をVE1と
すれば、VE1は となる。したがって、VE1がVfに対し無関係になるため
には とすれば良く、したがってVE1は となり、温度変化に対して無関係の出力電圧を第１出力
端子（９）に発生することができる。同様に点Ｂの電圧
をV2とすれば、V2は と表わされ、更に第２出力端子（10）に発生する電圧を
VE2とすれば、VE2は となる。したがって、VE2がVfに対し無関係になるため
にはVfの項を零すれば良く、したがってVE2は となり、温度変化に対して無関係の出力電圧を第２出力
端子（10）に発生することができる。
ジスタ（６）及び（７）のベース・エミッタ間電圧は等
しいので、第１出力端子（９）に発生する電圧をVE1と
すれば、VE1は となる。したがって、VE1がVfに対し無関係になるため
には とすれば良く、したがってVE1は となり、温度変化に対して無関係の出力電圧を第１出力
端子（９）に発生することができる。同様に点Ｂの電圧
をV2とすれば、V2は と表わされ、更に第２出力端子（10）に発生する電圧を
VE2とすれば、VE2は となる。したがって、VE2がVfに対し無関係になるため
にはVfの項を零すれば良く、したがってVE2は となり、温度変化に対して無関係の出力電圧を第２出力
端子（10）に発生することができる。
したがって第１図の回路では、第１及び第２出力端子
（９）及び（10）に温度補償された出力電圧を得ること
ができる。
（９）及び（10）に温度補償された出力電圧を得ること
ができる。
第３図は別の実施例を示す回路図で、（17）はコレクタ
が電源と接続された第１トランジスタ、（18）はコレク
タが前記第１トランジスタ（17）のエミッタと接続さ
れ、エミッタが抵抗（19）を介して接地されている第２
トランジスタ、（20）は第１トランジスタ（17）のエミ
ッタに接続された第１出力端子、（21）は第２トランジ
スタ（18）のエミッタに接続された第２出力端子、（2
2）は電源と点Ｄとの間に直列接続された第１抵抗、（2
3）は点Ｄと点Ｃとの間に直列接続された第１ダイオー
ド群、（24）及び（25）は点Ｄと点Ｃとの間に直列接続
された第４及び第５抵抗、（26）は点Ｃと点Ｂとの間に
直列接続された第２抵抗、（27）及び（28）は点Ｂとア
ースとの間に直列接続された第３抵抗及び第２ダイオー
ド群である。第１及び第２トランジスタ（17）及び（1
8）のベースは、第１乃至第５抵抗（22）乃至（27）と
第１及び第２ダイオード群（23）及び（28）とから成る
バイアス回路の点Ａ及び点Ｂに各々接続されているた
め、第１及び第２トランジスタ（17）及び（18）は導通
し、その各々のエミッタに所定の出力電圧が発生する。
ここで点Ａの電圧をV1とすれば、V1は と表わされる。更にICの場合、Vfと第１及び第２トラン
ジスタ（17）及び（18）のベース・エミッタ間電圧は等
しいので、第１出力端子（20）に発生する電圧をVE1と
すれば、VE1は となる。したがってVE1がVfに対して無関係になるため
には とすれば良く、したがってVE1は となり、温度変化に対して無関係の出力電圧を第１出力
端子（20）に発生することができる。同様に点Ｂの電圧
をV2とすれば、V2は と表わされ、更に第２出力端子（21）に発生する電圧を
VE2とすれば、VE2は となる。したがって、VE2がVfに対して無関係になるた
めには とすれば良く、したがってVE2は となり、温度変化に対して無関係の出力電圧を第１出力
端子（20）に発生することができる。尚、第３図の実施
例において例えば、 とすれば、第１抵抗（22）、第２抵抗（26）及び第３抵
抗（27）の比は、第（２）式及び第（４）式より となる。したがって ととすれば第（１）式は、 ｍ(R5−2R4)＋（ｎ−３）(R4＋R5)＝０ となり、第（３）式は ｎ＝ｍ＋２ となる。ここで、ｎ＝３とすれば第４抵抗（24）及び第
５抵抗（25）の比は R4：R5＝1:2 となり、第４及び第５抵抗（24）及び（25）の比を設定
することにより、第１及び第２出力端子（20）及び（2
1）に温度補償された出力電圧を得ることができる。
が電源と接続された第１トランジスタ、（18）はコレク
タが前記第１トランジスタ（17）のエミッタと接続さ
れ、エミッタが抵抗（19）を介して接地されている第２
トランジスタ、（20）は第１トランジスタ（17）のエミ
ッタに接続された第１出力端子、（21）は第２トランジ
スタ（18）のエミッタに接続された第２出力端子、（2
2）は電源と点Ｄとの間に直列接続された第１抵抗、（2
3）は点Ｄと点Ｃとの間に直列接続された第１ダイオー
ド群、（24）及び（25）は点Ｄと点Ｃとの間に直列接続
された第４及び第５抵抗、（26）は点Ｃと点Ｂとの間に
直列接続された第２抵抗、（27）及び（28）は点Ｂとア
ースとの間に直列接続された第３抵抗及び第２ダイオー
ド群である。第１及び第２トランジスタ（17）及び（1
8）のベースは、第１乃至第５抵抗（22）乃至（27）と
第１及び第２ダイオード群（23）及び（28）とから成る
バイアス回路の点Ａ及び点Ｂに各々接続されているた
め、第１及び第２トランジスタ（17）及び（18）は導通
し、その各々のエミッタに所定の出力電圧が発生する。
ここで点Ａの電圧をV1とすれば、V1は と表わされる。更にICの場合、Vfと第１及び第２トラン
ジスタ（17）及び（18）のベース・エミッタ間電圧は等
しいので、第１出力端子（20）に発生する電圧をVE1と
すれば、VE1は となる。したがってVE1がVfに対して無関係になるため
には とすれば良く、したがってVE1は となり、温度変化に対して無関係の出力電圧を第１出力
端子（20）に発生することができる。同様に点Ｂの電圧
をV2とすれば、V2は と表わされ、更に第２出力端子（21）に発生する電圧を
VE2とすれば、VE2は となる。したがって、VE2がVfに対して無関係になるた
めには とすれば良く、したがってVE2は となり、温度変化に対して無関係の出力電圧を第１出力
端子（20）に発生することができる。尚、第３図の実施
例において例えば、 とすれば、第１抵抗（22）、第２抵抗（26）及び第３抵
抗（27）の比は、第（２）式及び第（４）式より となる。したがって ととすれば第（１）式は、 ｍ(R5−2R4)＋（ｎ−３）(R4＋R5)＝０ となり、第（３）式は ｎ＝ｍ＋２ となる。ここで、ｎ＝３とすれば第４抵抗（24）及び第
５抵抗（25）の比は R4：R5＝1:2 となり、第４及び第５抵抗（24）及び（25）の比を設定
することにより、第１及び第２出力端子（20）及び（2
1）に温度補償された出力電圧を得ることができる。
尚、第１図及び第３図の実施例においては、出力端子が
２つの場合について説明したが、３つ以上の場合も同様
に求めることができる。
２つの場合について説明したが、３つ以上の場合も同様
に求めることができる。
（ト）考案の効果 以上述べた如く本考案によれば、複数のダイオード群及
び抵抗とから成る１つのバイアス回路によって、複数の
トランジスタのエミッタから温度補償された出力電圧を
得ることのできる電圧発生回路を提供できる。又、第３
図の実施例の如くすれば、２つのダイオード群と複数の
抵抗から成るバイアス回路によって２つの出力電圧を得
ることができるので、素子数の削減を更に行なうことが
できる。
び抵抗とから成る１つのバイアス回路によって、複数の
トランジスタのエミッタから温度補償された出力電圧を
得ることのできる電圧発生回路を提供できる。又、第３
図の実施例の如くすれば、２つのダイオード群と複数の
抵抗から成るバイアス回路によって２つの出力電圧を得
ることができるので、素子数の削減を更に行なうことが
できる。
第１図は、本考案の一実施例を示す回路図、第２図は従
来の電圧発生回路を示す回路図、及び第３図は第１図の
別の実施例を示す回路図である。 （６）……第１トランジスタ、（７）……第２トランジ
スタ、（９）……第１出力端子、（10）……第２出力端
子、（11）……第１ダイオード群、（12）……第１抵
抗、（13）……第２ダイオード群、（14）……第２抵
抗、（15）……第３ダイオード群、（16）……第３抵
抗。
来の電圧発生回路を示す回路図、及び第３図は第１図の
別の実施例を示す回路図である。 （６）……第１トランジスタ、（７）……第２トランジ
スタ、（９）……第１出力端子、（10）……第２出力端
子、（11）……第１ダイオード群、（12）……第１抵
抗、（13）……第２ダイオード群、（14）……第２抵
抗、（15）……第３ダイオード群、（16）……第３抵
抗。
Claims (1)
- 【請求項１】コレクタが電源に接続されエミッタが第１
出力端子に接続された第１トランジスタと、コレクタが
前記第１トランジスタのエミッタに接続され、エミッタ
が第２出力端子に接続された第２トランジスタと、ｌ個
のダイオードと第１抵抗（抵抗値R1）からなる第１の直
列回路と、ｍ個のダイオードと第２抵抗（抵抗値R2）か
らなり前記第１の直列回路と直列接続された第２の直列
回路と、ｎ個のダイオードと第３抵抗（抵抗値R3）から
なり前記第２の直列回路と直列接続された第３の直列回
路とからなり、前記第１及び第２直列回路の接続中点を
前記第１トランジスタのベースに接続するとともに前記
第２及び第３直列回路の接続中点を前記第２トランジス
タのベースに接続し、前記ダイオードの数と前記抵抗値
の関係が であるとともに となるように設定したことを特徴とする電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986022188U JPH0731303Y2 (ja) | 1986-02-18 | 1986-02-18 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986022188U JPH0731303Y2 (ja) | 1986-02-18 | 1986-02-18 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134116U JPS62134116U (ja) | 1987-08-24 |
| JPH0731303Y2 true JPH0731303Y2 (ja) | 1995-07-19 |
Family
ID=30819332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986022188U Expired - Lifetime JPH0731303Y2 (ja) | 1986-02-18 | 1986-02-18 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731303Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3923297B2 (ja) * | 2001-10-29 | 2007-05-30 | 富士通株式会社 | 情報処理装置およびカード型情報処理デバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052513U (ja) * | 1983-09-12 | 1985-04-13 | 三洋電機株式会社 | 直流安定化回路 |
-
1986
- 1986-02-18 JP JP1986022188U patent/JPH0731303Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62134116U (ja) | 1987-08-24 |
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