JPH07318902A - 表示用半導体装置 - Google Patents
表示用半導体装置Info
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- JPH07318902A JPH07318902A JP13518494A JP13518494A JPH07318902A JP H07318902 A JPH07318902 A JP H07318902A JP 13518494 A JP13518494 A JP 13518494A JP 13518494 A JP13518494 A JP 13518494A JP H07318902 A JPH07318902 A JP H07318902A
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- vertical drive
- pixels
- input terminals
- internal wiring
- driving
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 一対の垂直駆動回路を組み込んだ表示用半導
体装置の入力端子数を低減化する。 【構成】 表示用半導体装置１は画面３を構成する画素
アレイ部４と、これを駆動する周辺回路部と、これに外
部から信号を供給する複数の入力端子５とを備えてい
る。画素アレイ部４は行列配置した画素を有する。周辺
回路部は供給された信号に応じて順次画素の各行を選択
駆動する垂直駆動手段と、選択された画素を列順次で書
き込み駆動する水平駆動手段とを有する。垂直駆動手段
は画面３の両側に配置された一対の垂直駆動回路６，７
からなり、画素の各行を両側から同時に選択駆動する。
複数の入力端子５は両方の垂直駆動回路６，７に対して
共通に割り当てられる共用入力端子５ａ，５ｂ，５ｃを
含んでいる。共用入力端子５ａ，５ｂ，５ｃを各垂直駆
動回路６，７に接続する内部配線９Ｒ，９Ｓが設けられ
ている。
体装置の入力端子数を低減化する。 【構成】 表示用半導体装置１は画面３を構成する画素
アレイ部４と、これを駆動する周辺回路部と、これに外
部から信号を供給する複数の入力端子５とを備えてい
る。画素アレイ部４は行列配置した画素を有する。周辺
回路部は供給された信号に応じて順次画素の各行を選択
駆動する垂直駆動手段と、選択された画素を列順次で書
き込み駆動する水平駆動手段とを有する。垂直駆動手段
は画面３の両側に配置された一対の垂直駆動回路６，７
からなり、画素の各行を両側から同時に選択駆動する。
複数の入力端子５は両方の垂直駆動回路６，７に対して
共通に割り当てられる共用入力端子５ａ，５ｂ，５ｃを
含んでいる。共用入力端子５ａ，５ｂ，５ｃを各垂直駆
動回路６，７に接続する内部配線９Ｒ，９Ｓが設けられ
ている。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置の駆動基板等に用いられる表示用半導体装
置に関する。より詳しくは、表示用半導体装置に設けら
れた外部信号の入力端子構造に関する。
液晶表示装置の駆動基板等に用いられる表示用半導体装
置に関する。より詳しくは、表示用半導体装置に設けら
れた外部信号の入力端子構造に関する。
【０００２】
【従来の技術】図５を参照して従来の表示用半導体装置
の構成を簡潔に説明する。図示する様に、表示用半導体
装置は行状のゲートラインＸと、列状の信号ラインＹ
と、両者の各交差部に配された行列状の画素アレイとを
備えている。個々の画素は、例えば微細な画素電極ＰＸ
Ｌとこれを駆動する薄膜トランジスタＴｒとからなる。
単一の垂直駆動回路１０１が各ゲートラインＸの一端側
に接続し、一水平期間毎にゲートパルスＶN ，ＶN+1 ，
ＶN+2 ，…をゲートラインＸに順次印加して画素の各行
を選択駆動する。この垂直駆動回路１０１は外部入力さ
れるクロック信号ＶＣＫ，ＶＣＫＸに同期して垂直スタ
ート信号ＶＳＴを順次転送する事により上述したゲート
パルスを出力する。なお、ＶＣＫとＶＣＫＸは互いに反
対極性のクロック信号である。一方、各信号ラインＹの
端部には水平スイッチＨＳＷを介してビデオライン１０
２が接続されており、外部から入力される映像信号ＶＳ
ＩＧの供給を受ける。水平スイッチＨＳＷは水平走査回
路１０３により開閉制御され、各信号ラインＹを順次走
査して選択された１行分の画素に列順次で映像信号ＶＳ
ＩＧを書き込む。この水平走査回路１０３は所定のクロ
ック信号ＨＣＫ，ＨＣＫＸに同期して水平スタート信号
ＨＳＴを順次転送する事により、水平スイッチＨＳＷを
開閉制御するサンプリングパルスを出力する。水平走査
回路１０３と水平スイッチＨＳＷにより水平駆動回路が
構成される。
の構成を簡潔に説明する。図示する様に、表示用半導体
装置は行状のゲートラインＸと、列状の信号ラインＹ
と、両者の各交差部に配された行列状の画素アレイとを
備えている。個々の画素は、例えば微細な画素電極ＰＸ
Ｌとこれを駆動する薄膜トランジスタＴｒとからなる。
単一の垂直駆動回路１０１が各ゲートラインＸの一端側
に接続し、一水平期間毎にゲートパルスＶN ，ＶN+1 ，
ＶN+2 ，…をゲートラインＸに順次印加して画素の各行
を選択駆動する。この垂直駆動回路１０１は外部入力さ
れるクロック信号ＶＣＫ，ＶＣＫＸに同期して垂直スタ
ート信号ＶＳＴを順次転送する事により上述したゲート
パルスを出力する。なお、ＶＣＫとＶＣＫＸは互いに反
対極性のクロック信号である。一方、各信号ラインＹの
端部には水平スイッチＨＳＷを介してビデオライン１０
２が接続されており、外部から入力される映像信号ＶＳ
ＩＧの供給を受ける。水平スイッチＨＳＷは水平走査回
路１０３により開閉制御され、各信号ラインＹを順次走
査して選択された１行分の画素に列順次で映像信号ＶＳ
ＩＧを書き込む。この水平走査回路１０３は所定のクロ
ック信号ＨＣＫ，ＨＣＫＸに同期して水平スタート信号
ＨＳＴを順次転送する事により、水平スイッチＨＳＷを
開閉制御するサンプリングパルスを出力する。水平走査
回路１０３と水平スイッチＨＳＷにより水平駆動回路が
構成される。
【０００３】
【発明が解決しようとする課題】図６は、図５に示した
従来の表示用半導体装置の動作タイミングチャートであ
る。図示する様に、水平スタート信号ＨＳＴは一水平期
間毎に水平走査回路１０３に入力され、１行分の画素に
対する映像信号の書き込みを開始する。一方垂直駆動回
路１０１は垂直スタート信号ＶＳＴを順次転送する事に
より、一水平期間毎にゲートパルスを出力する。ゲート
パルスは基本的に矩形の波形を有するが、実際にはゲー
トラインＸに抵抗成分ｒが含まれる為波形になまりが生
じる。このなまりは垂直駆動回路１０１の入力側から離
れるに従って顕著になる。図６のタイミングチャートで
は、垂直駆動回路１０１側に近い初段列、中間の中段
列、他端側の最終段列で各々観測されるゲートパルスを
表わしている。初段列では各ゲートパルスＶN ，
ＶN+1 ，ＶN+2 ，…は略矩形形状を保っており、互いに
時間的に分離されている。しかしながら、中段列ではゲ
ートラインＸに含まれる抵抗成分の為ゲートパルスの波
形がなまる様になる。特に、最終段列は抵抗成分ｒが直
列的に加わる為最悪条件となり、波形なまりが顕著で先
発ゲートパルスＶN と後発ゲートパルスＶN+1 がオーバ
ーラップしてしまう。同様に、ＶN+1 とＶN+2 もオーバ
ーラップしてしまう。この様な状態では表示された画像
にシェーディングが発生したり、画素の行間で映像信号
の混合が生じ、画質を著しく損なうという課題がある。
従来の表示用半導体装置の動作タイミングチャートであ
る。図示する様に、水平スタート信号ＨＳＴは一水平期
間毎に水平走査回路１０３に入力され、１行分の画素に
対する映像信号の書き込みを開始する。一方垂直駆動回
路１０１は垂直スタート信号ＶＳＴを順次転送する事に
より、一水平期間毎にゲートパルスを出力する。ゲート
パルスは基本的に矩形の波形を有するが、実際にはゲー
トラインＸに抵抗成分ｒが含まれる為波形になまりが生
じる。このなまりは垂直駆動回路１０１の入力側から離
れるに従って顕著になる。図６のタイミングチャートで
は、垂直駆動回路１０１側に近い初段列、中間の中段
列、他端側の最終段列で各々観測されるゲートパルスを
表わしている。初段列では各ゲートパルスＶN ，
ＶN+1 ，ＶN+2 ，…は略矩形形状を保っており、互いに
時間的に分離されている。しかしながら、中段列ではゲ
ートラインＸに含まれる抵抗成分の為ゲートパルスの波
形がなまる様になる。特に、最終段列は抵抗成分ｒが直
列的に加わる為最悪条件となり、波形なまりが顕著で先
発ゲートパルスＶN と後発ゲートパルスＶN+1 がオーバ
ーラップしてしまう。同様に、ＶN+1 とＶN+2 もオーバ
ーラップしてしまう。この様な状態では表示された画像
にシェーディングが発生したり、画素の行間で映像信号
の混合が生じ、画質を著しく損なうという課題がある。
【０００４】特に図５に示した水平走査回路１０３とし
て双方向型を採用した場合、信号混合が顕著になる。双
方向型では、ゲートラインＸの一端側から他端側に向う
順方向（図では右方向）又は他端側から一端側に向う逆
方向（図では左方向）に沿って各信号ラインＹを順次走
査し、画像の左右反転表示を可能にしている。この左右
反転機能は、例えばアクティブマトリクス型液晶表示装
置をプロジェクタのライトバルブに応用した場合必要に
なる。前述した様に、最終段列は抵抗成分ｒが直列的に
加わる為最悪条件となり、波形なまりが顕著で先発ゲー
トパルスと後発ゲートパルスがオーバーラップしてしま
う。この様な状態では画素行に対する逆方向点順次走査
を行なった場合問題が生じる。図６のタイミングチャー
トに示す様に、例えば先発のゲートパルスＶN が完全に
立ち下がらない時点で、次発のゲートパルスＶN+1 が立
ち上がり始めている。この時、水平スタート信号ＨＳＴ
が入力されＮ＋１行目の画素に対して映像信号の書き込
みが開始する。しかしながら、ＨＳＴが入力された時点
で、先発のゲートパルスＶN が未だ立ち下がっていない
ので、第Ｎ行の画素に対しても映像信号が書き込まれて
しまう。これにより、Ｎ行目の画素に対してＮ＋１行目
に割り当てられた別の映像信号を書き込む事になり、信
号混入が生じる。
て双方向型を採用した場合、信号混合が顕著になる。双
方向型では、ゲートラインＸの一端側から他端側に向う
順方向（図では右方向）又は他端側から一端側に向う逆
方向（図では左方向）に沿って各信号ラインＹを順次走
査し、画像の左右反転表示を可能にしている。この左右
反転機能は、例えばアクティブマトリクス型液晶表示装
置をプロジェクタのライトバルブに応用した場合必要に
なる。前述した様に、最終段列は抵抗成分ｒが直列的に
加わる為最悪条件となり、波形なまりが顕著で先発ゲー
トパルスと後発ゲートパルスがオーバーラップしてしま
う。この様な状態では画素行に対する逆方向点順次走査
を行なった場合問題が生じる。図６のタイミングチャー
トに示す様に、例えば先発のゲートパルスＶN が完全に
立ち下がらない時点で、次発のゲートパルスＶN+1 が立
ち上がり始めている。この時、水平スタート信号ＨＳＴ
が入力されＮ＋１行目の画素に対して映像信号の書き込
みが開始する。しかしながら、ＨＳＴが入力された時点
で、先発のゲートパルスＶN が未だ立ち下がっていない
ので、第Ｎ行の画素に対しても映像信号が書き込まれて
しまう。これにより、Ｎ行目の画素に対してＮ＋１行目
に割り当てられた別の映像信号を書き込む事になり、信
号混入が生じる。
【０００５】図７は上述した映像信号の混入を模式的に
表わしたものである。前述した様に、順方向走査の場合
にはゲートパルスのなまりがない状態で水平スタート信
号ＨＳＴが入力される為、映像信号混合の惧れはない。
しかしながら、逆方向走査の場合にはゲートパルスが顕
著になまる最終段列側から書き込みが開始する為、水平
スタート信号ＨＳＴの入力時点と、前行のゲートパルス
の立ち下がり時点にオーバーラップが生じてしまう。こ
れにより前行画素に当該行に割り当てられた映像信号を
書き込んでしまい、図示する様に画面の右端側で映像信
号の混合により画像の乱れが生じる。
表わしたものである。前述した様に、順方向走査の場合
にはゲートパルスのなまりがない状態で水平スタート信
号ＨＳＴが入力される為、映像信号混合の惧れはない。
しかしながら、逆方向走査の場合にはゲートパルスが顕
著になまる最終段列側から書き込みが開始する為、水平
スタート信号ＨＳＴの入力時点と、前行のゲートパルス
の立ち下がり時点にオーバーラップが生じてしまう。こ
れにより前行画素に当該行に割り当てられた映像信号を
書き込んでしまい、図示する様に画面の右端側で映像信
号の混合により画像の乱れが生じる。
【０００６】この様にゲートパルスのなまりを防ぐ為に
は、垂直駆動回路をゲートラインの両側に各々設ける構
造も考えられており、図８にその例を示す。この表示用
半導体装置は画面２０１を構成する画素アレイ部と、こ
れを駆動する周辺回路部と、これに外部から信号を供給
する複数の入力端子２０２とを備えている。画素アレイ
部は行列配置した画素を有する。周辺回路部は供給され
た信号に応じて順次画素の各行を選択駆動する垂直駆動
手段と、選択された画素を列順次で書き込み駆動する水
平駆動手段とを有している。垂直駆動手段は画面２０１
の両側に配置された一対の垂直駆動回路２０３，２０４
からなり、画素の各行を両側から同時に選択駆動する。
一方、水平駆動手段は単一の水平駆動回路２０５からな
る。
は、垂直駆動回路をゲートラインの両側に各々設ける構
造も考えられており、図８にその例を示す。この表示用
半導体装置は画面２０１を構成する画素アレイ部と、こ
れを駆動する周辺回路部と、これに外部から信号を供給
する複数の入力端子２０２とを備えている。画素アレイ
部は行列配置した画素を有する。周辺回路部は供給され
た信号に応じて順次画素の各行を選択駆動する垂直駆動
手段と、選択された画素を列順次で書き込み駆動する水
平駆動手段とを有している。垂直駆動手段は画面２０１
の両側に配置された一対の垂直駆動回路２０３，２０４
からなり、画素の各行を両側から同時に選択駆動する。
一方、水平駆動手段は単一の水平駆動回路２０５からな
る。
【０００７】上述した表示用半導体装置では、一対の垂
直駆動回路２０３，２０４の各々に対して、独立的に入
力端子が設けられていた。図８の例では、一方の垂直駆
動回路２０３に対して入力端子ａ，ｂ，ｃが設けられ、
垂直スタート信号や垂直クロック信号を入力していた。
他方の垂直駆動回路２０４に対しては別に入力端子ｄ，
ｅ，ｆが設けられ、同様に垂直スタート信号や垂直クロ
ック信号を入力していた。
直駆動回路２０３，２０４の各々に対して、独立的に入
力端子が設けられていた。図８の例では、一方の垂直駆
動回路２０３に対して入力端子ａ，ｂ，ｃが設けられ、
垂直スタート信号や垂直クロック信号を入力していた。
他方の垂直駆動回路２０４に対しては別に入力端子ｄ，
ｅ，ｆが設けられ、同様に垂直スタート信号や垂直クロ
ック信号を入力していた。
【０００８】しかしながら、上述した構成では垂直駆動
回路を２個設ける事によりシェーディングや画像信号の
混合を防止可能になった反面、単一の垂直駆動回路を有
する構成に比べ入力端子数が増加する為他の欠点が生じ
る様になった。第一に、表示用半導体装置を構成する基
板に対して入力端子の占める面積が増大した為、静電気
ダメージをより多く受ける様になった。第二に、入力端
子数の増加に伴ないこれに応じて検査工程数が増え製造
プロセス上不利になる。第三に、入力端子と駆動回路部
とを結線する内部配線が多くなり、組み立て実装工程で
不良が起こりやすくなる。
回路を２個設ける事によりシェーディングや画像信号の
混合を防止可能になった反面、単一の垂直駆動回路を有
する構成に比べ入力端子数が増加する為他の欠点が生じ
る様になった。第一に、表示用半導体装置を構成する基
板に対して入力端子の占める面積が増大した為、静電気
ダメージをより多く受ける様になった。第二に、入力端
子数の増加に伴ないこれに応じて検査工程数が増え製造
プロセス上不利になる。第三に、入力端子と駆動回路部
とを結線する内部配線が多くなり、組み立て実装工程で
不良が起こりやすくなる。
【０００９】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は入力端子数の増加を伴なう事なく一
対の垂直駆動回路を表示用半導体装置に集積形成可能と
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる表示用半導体装置
は基本的な構成として、画面を構成する画素アレイ部
と、該画素アレイ部を駆動する周辺回路部と、該周辺回
路部に外部から信号を供給する複数の入力端子とを備え
ている。該画素アレイ部は行列配置した画素を有する。
該周辺回路部は供給された信号に応じて順次画素の各行
を選択駆動する垂直駆動手段と、選択された画素を列順
次で書き込み駆動する水平駆動手段とを有する。前記垂
直駆動手段は画面の両側に配置された一対の垂直駆動回
路からなり、画素の各行を両側から同時に選択駆動す
る。本発明の特徴事項として、前記複数の入力端子は両
方の垂直駆動回路に対して共通に割り当てられる共用入
力端子を含んでいる。さらに、該共用入力端子を各垂直
駆動回路に接続する内部配線を設けている。かかる構成
を有する表示用半導体装置は、例えばアクティブマトリ
クス型液晶表示装置の駆動基板として用いられる。
題に鑑み、本発明は入力端子数の増加を伴なう事なく一
対の垂直駆動回路を表示用半導体装置に集積形成可能と
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる表示用半導体装置
は基本的な構成として、画面を構成する画素アレイ部
と、該画素アレイ部を駆動する周辺回路部と、該周辺回
路部に外部から信号を供給する複数の入力端子とを備え
ている。該画素アレイ部は行列配置した画素を有する。
該周辺回路部は供給された信号に応じて順次画素の各行
を選択駆動する垂直駆動手段と、選択された画素を列順
次で書き込み駆動する水平駆動手段とを有する。前記垂
直駆動手段は画面の両側に配置された一対の垂直駆動回
路からなり、画素の各行を両側から同時に選択駆動す
る。本発明の特徴事項として、前記複数の入力端子は両
方の垂直駆動回路に対して共通に割り当てられる共用入
力端子を含んでいる。さらに、該共用入力端子を各垂直
駆動回路に接続する内部配線を設けている。かかる構成
を有する表示用半導体装置は、例えばアクティブマトリ
クス型液晶表示装置の駆動基板として用いられる。
【００１０】具体化された発明では、前記内部配線が該
共用入力端子を一方の垂直駆動回路に直接接続する直接
内部配線と、該一方の垂直駆動回路を介して他方の垂直
駆動回路に間接接続する間接内部配線とから構成されて
いる。他の具体例では、前記内部配線は該共用入力端子
を両方の垂直駆動回路に分岐接続する分岐内部配線を有
している。さらに、該分岐内部配線とは別に両方の垂直
駆動回路を相互に補助接続する補助内部配線を有してい
る。
共用入力端子を一方の垂直駆動回路に直接接続する直接
内部配線と、該一方の垂直駆動回路を介して他方の垂直
駆動回路に間接接続する間接内部配線とから構成されて
いる。他の具体例では、前記内部配線は該共用入力端子
を両方の垂直駆動回路に分岐接続する分岐内部配線を有
している。さらに、該分岐内部配線とは別に両方の垂直
駆動回路を相互に補助接続する補助内部配線を有してい
る。
【００１１】
【作用】本発明では画面の両側に一対の垂直駆動回路を
配置し、画素の各行を両側から同時に選択駆動してい
る。これにより、単一の垂直駆動回路で画面の片側から
駆動する方式に比べ画像のシェーディングや映像信号の
混入が抑制でき、画質が大幅に改善できる。又、両方の
垂直駆動回路に対して共通に割り当てられる共用入力端
子を設けるとともに、該共用入力端子を各垂直駆動回路
に接続する内部配線を設けている。これにより、互いに
独立の入力端子を別々に設けた従来例に比較し、入力端
子数の削減が可能となり製造プロセスや品質及び信頼性
の面で有利となる。この場合、内部配線の低抵抗化が重
要であり、両方の垂直駆動回路に対して同一タイミング
でスタート信号やクロック信号を供給できる様にしてい
る。これにより、両方の垂直駆動回路が互いに同期して
動作可能になりタイミング的に整合した各画素行の選択
駆動を行なえる。特に、垂直駆動回路は水平駆動回路に
比べ周波数の低いクロック信号を用いている為、内部配
線の引き回しによる信号遅延等の問題は生じない。
配置し、画素の各行を両側から同時に選択駆動してい
る。これにより、単一の垂直駆動回路で画面の片側から
駆動する方式に比べ画像のシェーディングや映像信号の
混入が抑制でき、画質が大幅に改善できる。又、両方の
垂直駆動回路に対して共通に割り当てられる共用入力端
子を設けるとともに、該共用入力端子を各垂直駆動回路
に接続する内部配線を設けている。これにより、互いに
独立の入力端子を別々に設けた従来例に比較し、入力端
子数の削減が可能となり製造プロセスや品質及び信頼性
の面で有利となる。この場合、内部配線の低抵抗化が重
要であり、両方の垂直駆動回路に対して同一タイミング
でスタート信号やクロック信号を供給できる様にしてい
る。これにより、両方の垂直駆動回路が互いに同期して
動作可能になりタイミング的に整合した各画素行の選択
駆動を行なえる。特に、垂直駆動回路は水平駆動回路に
比べ周波数の低いクロック信号を用いている為、内部配
線の引き回しによる信号遅延等の問題は生じない。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示用半導体装
置の第一実施例を示す模式的な平面図である。図示する
様に、表示用半導体装置１は石英又はガラス等の絶縁基
板２を用いて構成されており、画面３に含まれる画素ア
レイ部４と、これを駆動する周辺回路部と、これに外部
から信号を供給する複数の入力端子５とが集積形成され
ている。
詳細に説明する。図１は本発明にかかる表示用半導体装
置の第一実施例を示す模式的な平面図である。図示する
様に、表示用半導体装置１は石英又はガラス等の絶縁基
板２を用いて構成されており、画面３に含まれる画素ア
レイ部４と、これを駆動する周辺回路部と、これに外部
から信号を供給する複数の入力端子５とが集積形成され
ている。
【００１３】画素アレイ部４は行列配置した画素を有し
ている。個々の画素は画素電極ＰＸＬとスイッチング用
の薄膜トランジスタＴｒとからなる。又、行状に配列し
たゲートラインＸと列状に配列した信号ラインＹとを備
えている。各薄膜トランジスタＴｒのゲート電極は対応
するゲートラインＸに接続され、ソース電極は対応する
信号ラインＹに接続され、ドレイン電極は対応する画素
電極ＰＸＬに接続されている。
ている。個々の画素は画素電極ＰＸＬとスイッチング用
の薄膜トランジスタＴｒとからなる。又、行状に配列し
たゲートラインＸと列状に配列した信号ラインＹとを備
えている。各薄膜トランジスタＴｒのゲート電極は対応
するゲートラインＸに接続され、ソース電極は対応する
信号ラインＹに接続され、ドレイン電極は対応する画素
電極ＰＸＬに接続されている。
【００１４】周辺回路部は入力端子５から供給された信
号に応じて順次画素の各行を選択駆動する垂直駆動手段
と、選択された画素を列順次で書き込み駆動する水平駆
動手段とを有している。本発明では、前記垂直駆動手段
は画面３の左右両側に配置された一対の垂直駆動回路
６，７からなり、画素の各行を両側から同時に選択駆動
する。具体的には、第一垂直駆動回路６がゲートライン
Ｘの左端側に接続される一方、第二垂直駆動回路７がゲ
ートラインＸの右端側に接続されている。両垂直駆動回
路６，７は互いに同一タイミングでゲートパルスを順次
出力し、薄膜トランジスタＴｒを行毎に開閉して上述し
た画素の選択駆動を行なう。各ゲートラインＸの両側か
ら同時にゲートパルスを入力する為、従来問題となって
いた波形なまりによるオーバーラッピングが抑制され
る。一方、前記水平駆動手段は単一の水平駆動回路８か
ら構成されており、信号ラインＹの一端に接続されてい
る。水平駆動回路８は入力端子５を介して外部から供給
された映像信号を各信号ラインＹにサンプリング分配
し、選択された画素を列順次で書き込み駆動する。
号に応じて順次画素の各行を選択駆動する垂直駆動手段
と、選択された画素を列順次で書き込み駆動する水平駆
動手段とを有している。本発明では、前記垂直駆動手段
は画面３の左右両側に配置された一対の垂直駆動回路
６，７からなり、画素の各行を両側から同時に選択駆動
する。具体的には、第一垂直駆動回路６がゲートライン
Ｘの左端側に接続される一方、第二垂直駆動回路７がゲ
ートラインＸの右端側に接続されている。両垂直駆動回
路６，７は互いに同一タイミングでゲートパルスを順次
出力し、薄膜トランジスタＴｒを行毎に開閉して上述し
た画素の選択駆動を行なう。各ゲートラインＸの両側か
ら同時にゲートパルスを入力する為、従来問題となって
いた波形なまりによるオーバーラッピングが抑制され
る。一方、前記水平駆動手段は単一の水平駆動回路８か
ら構成されており、信号ラインＹの一端に接続されてい
る。水平駆動回路８は入力端子５を介して外部から供給
された映像信号を各信号ラインＹにサンプリング分配
し、選択された画素を列順次で書き込み駆動する。
【００１５】本発明の特徴事項として、前記複数の入力
端子５は両方の垂直駆動回路６，７に対して共通に割り
当てられる共用入力端子５ａ，５ｂ，５ｃを含んでい
る。これらの共用入力端子５ａ，５ｂ，５ｃは垂直駆動
回路６，７に対して垂直スタート信号や互いに反対極性
の垂直クロック信号を供給する。この他図示しないが、
垂直駆動回路に電源電圧等を供給する為の共用入力端子
も設けられている。この他、水平駆動回路８に所定の信
号や電源電圧を供給する為の入力端子５ｄ，５ｅ，５
ｆ，…等も設けられている。共用入力端子５ａ，５ｂ，
５ｃは内部配線を用いて各垂直駆動回路６，７に接続さ
れている。本実施例では、共用入力端子５ａ，５ｂ，５
ｃを第一垂直駆動回路６に直接接続する直接内部配線９
Ｒと、第一垂直駆動回路６を介して第二垂直駆動回路７
に間接接続する間接内部配線９Ｓとを用いている。即
ち、外部のタイミングジェネレータ（図示せず）等から
共用入力端子５ａ，５ｂ，５ｃに印加された信号は先ず
最初に直接内部配線９Ｒを介して第一垂直駆動回路６に
供給されその動作を制御する。次に、第二垂直駆動回路
７に対しては第一垂直駆動回路６を経由した後、間接内
部配線９Ｓを介して信号転送が行なわれる。直接内部配
線９Ｒに比べ間接内部配線９Ｓは長くなる為高抵抗化が
懸念される。しかしながら、通常画面３の下側はデッド
スペースになっている事が多い為、例えばアルミニウム
又はアルミニウム合金を用いた広幅な配線が可能であ
り、抵抗値を十分下げる事ができる。従って、垂直駆動
回路の様に周波数の低いクロック信号を用いている場
合、信号転送の遅延は実質上問題とならず、第一垂直駆
動回路６及び第二垂直駆動回路７は十分タイミング的に
同期している。
端子５は両方の垂直駆動回路６，７に対して共通に割り
当てられる共用入力端子５ａ，５ｂ，５ｃを含んでい
る。これらの共用入力端子５ａ，５ｂ，５ｃは垂直駆動
回路６，７に対して垂直スタート信号や互いに反対極性
の垂直クロック信号を供給する。この他図示しないが、
垂直駆動回路に電源電圧等を供給する為の共用入力端子
も設けられている。この他、水平駆動回路８に所定の信
号や電源電圧を供給する為の入力端子５ｄ，５ｅ，５
ｆ，…等も設けられている。共用入力端子５ａ，５ｂ，
５ｃは内部配線を用いて各垂直駆動回路６，７に接続さ
れている。本実施例では、共用入力端子５ａ，５ｂ，５
ｃを第一垂直駆動回路６に直接接続する直接内部配線９
Ｒと、第一垂直駆動回路６を介して第二垂直駆動回路７
に間接接続する間接内部配線９Ｓとを用いている。即
ち、外部のタイミングジェネレータ（図示せず）等から
共用入力端子５ａ，５ｂ，５ｃに印加された信号は先ず
最初に直接内部配線９Ｒを介して第一垂直駆動回路６に
供給されその動作を制御する。次に、第二垂直駆動回路
７に対しては第一垂直駆動回路６を経由した後、間接内
部配線９Ｓを介して信号転送が行なわれる。直接内部配
線９Ｒに比べ間接内部配線９Ｓは長くなる為高抵抗化が
懸念される。しかしながら、通常画面３の下側はデッド
スペースになっている事が多い為、例えばアルミニウム
又はアルミニウム合金を用いた広幅な配線が可能であ
り、抵抗値を十分下げる事ができる。従って、垂直駆動
回路の様に周波数の低いクロック信号を用いている場
合、信号転送の遅延は実質上問題とならず、第一垂直駆
動回路６及び第二垂直駆動回路７は十分タイミング的に
同期している。
【００１６】本発明では、両方の垂直駆動回路６，７に
対して共用入力端子５ａ，５ｂ，５ｃを割り当ててお
り、図８に示した独立の入力端子を各々の垂直駆動回路
に割り当てる構成に比べ以下の利点を有している。先
ず、垂直駆動回路に接続する入力端子の個数が減少する
為、絶縁基板２に占める入力端子の面積が縮小し、静電
気ダメージに対して強くなる。又、入力端子数が少なく
なる為、検査工程も短縮可能である。さらに、図５に示
した単一の垂直駆動回路を組み込んだ表示用半導体装置
に接続されるタイミングジェネレータと同一のタイミン
グジェネレータを用いて駆動する事が可能である。加え
て、共用入力端子を用いているので第一垂直駆動回路６
と第二垂直駆動回路７の動作タイミングに相対的な遅延
が現われない。以上の説明から理解できる様に、一対の
垂直駆動回路構成とする事により従来生じていた問題を
伴なう事なく、単一の垂直駆動回路構成よりも優れた画
質を実現できる。
対して共用入力端子５ａ，５ｂ，５ｃを割り当ててお
り、図８に示した独立の入力端子を各々の垂直駆動回路
に割り当てる構成に比べ以下の利点を有している。先
ず、垂直駆動回路に接続する入力端子の個数が減少する
為、絶縁基板２に占める入力端子の面積が縮小し、静電
気ダメージに対して強くなる。又、入力端子数が少なく
なる為、検査工程も短縮可能である。さらに、図５に示
した単一の垂直駆動回路を組み込んだ表示用半導体装置
に接続されるタイミングジェネレータと同一のタイミン
グジェネレータを用いて駆動する事が可能である。加え
て、共用入力端子を用いているので第一垂直駆動回路６
と第二垂直駆動回路７の動作タイミングに相対的な遅延
が現われない。以上の説明から理解できる様に、一対の
垂直駆動回路構成とする事により従来生じていた問題を
伴なう事なく、単一の垂直駆動回路構成よりも優れた画
質を実現できる。
【００１７】図２は本発明にかかる表示用半導体装置の
第二実施例を示す模式的な平面図である。基本的な構成
は図１に示した第一実施例と同一であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
異なる点は、分岐内部配線９Ｔを用いて、共用入力端子
５ａ，５ｂ，５ｃを両方の垂直駆動回路６，７に分岐接
続している事である。この様にすると、第一垂直駆動回
路６と第二垂直駆動回路７は共用入力端子５ａ，５ｂ，
５ｃに対して略平等な条件で接続可能となり、両者の動
作タイミングを完全に同期させる事ができる。
第二実施例を示す模式的な平面図である。基本的な構成
は図１に示した第一実施例と同一であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
異なる点は、分岐内部配線９Ｔを用いて、共用入力端子
５ａ，５ｂ，５ｃを両方の垂直駆動回路６，７に分岐接
続している事である。この様にすると、第一垂直駆動回
路６と第二垂直駆動回路７は共用入力端子５ａ，５ｂ，
５ｃに対して略平等な条件で接続可能となり、両者の動
作タイミングを完全に同期させる事ができる。
【００１８】図３は本発明にかかる表示用半導体装置の
第三実施例を示す模式的な平面図である。基本的には図
２に示した第二実施例と同一であり、対応する部分には
対応する参照番号を付して理解を容易にしている。異な
る点は、分岐内部配線９Ｔとは別に、両方の垂直駆動回
路６，７を相互に補助接続する補助内部配線９Ｐを設け
ている事である。この様に画面３の上下に残されたデッ
ドスペースを利用して、一対の垂直駆動回路６，７を２
組の内部配線９Ｔ，９Ｐで二重に相互接続する事により
一層の低抵抗化を図る事が可能になる。
第三実施例を示す模式的な平面図である。基本的には図
２に示した第二実施例と同一であり、対応する部分には
対応する参照番号を付して理解を容易にしている。異な
る点は、分岐内部配線９Ｔとは別に、両方の垂直駆動回
路６，７を相互に補助接続する補助内部配線９Ｐを設け
ている事である。この様に画面３の上下に残されたデッ
ドスペースを利用して、一対の垂直駆動回路６，７を２
組の内部配線９Ｔ，９Ｐで二重に相互接続する事により
一層の低抵抗化を図る事が可能になる。
【００１９】最後に、図４は本発明にかかる表示用半導
体装置を用いて組み立てられたアクティブマトリクス型
液晶表示装置の一例を示す模式的な断面図である。図示
する様に、液晶表示装置は駆動基板と対向基板２１と両
者の間に保持された液晶２２とを備えたパネル構造を有
している。駆動基板は例えば図１に示した表示用半導体
装置１を用いている。即ち駆動基板の内表面には一対の
垂直駆動回路６，７と、画面を構成する画素アレイ部が
集積形成されている。画素アレイ部は行列配置した画素
電極ＰＸＬと対応するスイッチング用の薄膜トランジス
タＴｒとを含んでいる。一方、対向基板２１の内表面に
は対向電極２３が全面的に形成されている。対向基板２
１と駆動基板はシール材２４により互いに貼り合わされ
ている。なお、図示しないが入力端子はシール材２４の
外側に配置してある。従って、外側の入力端子と内側の
駆動回路部とを結線する配線の一部はシール材２４を横
切る事になる。本発明では入力端子を一部共用化する事
により、シール材を横切る配線の本数が削減できる為、
パネル組み立て時に発生する液晶洩れやシール切れ等の
問題も減少する。
体装置を用いて組み立てられたアクティブマトリクス型
液晶表示装置の一例を示す模式的な断面図である。図示
する様に、液晶表示装置は駆動基板と対向基板２１と両
者の間に保持された液晶２２とを備えたパネル構造を有
している。駆動基板は例えば図１に示した表示用半導体
装置１を用いている。即ち駆動基板の内表面には一対の
垂直駆動回路６，７と、画面を構成する画素アレイ部が
集積形成されている。画素アレイ部は行列配置した画素
電極ＰＸＬと対応するスイッチング用の薄膜トランジス
タＴｒとを含んでいる。一方、対向基板２１の内表面に
は対向電極２３が全面的に形成されている。対向基板２
１と駆動基板はシール材２４により互いに貼り合わされ
ている。なお、図示しないが入力端子はシール材２４の
外側に配置してある。従って、外側の入力端子と内側の
駆動回路部とを結線する配線の一部はシール材２４を横
切る事になる。本発明では入力端子を一部共用化する事
により、シール材を横切る配線の本数が削減できる為、
パネル組み立て時に発生する液晶洩れやシール切れ等の
問題も減少する。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、画
面の両側に一対の垂直駆動回路を配置し画素の各行を両
側から同時に選択駆動している。この際、共用入力端子
を両方の垂直駆動回路に対して共通に割り当てるととも
に、共用入力端子を各垂直駆動回路に接続する内部配線
を設けている。かかる構成により、単一の垂直駆動回路
構成に比べ表示画質を向上する事ができるという効果が
ある。又、一対の垂直駆動回路に対して互いに独立的に
入力端子を設ける構造と比較し、静電気対策上有利であ
る。又、検査工程の短縮化が可能になる。さらに、液晶
パネルとして組み立て実装する時に発生する不良を減少
できる。加えて、タイミングジェネレータ等周辺回路の
設計自由度が増加する。最後に、表示用半導体装置自体
レイアウトの設計自由度が増す。
面の両側に一対の垂直駆動回路を配置し画素の各行を両
側から同時に選択駆動している。この際、共用入力端子
を両方の垂直駆動回路に対して共通に割り当てるととも
に、共用入力端子を各垂直駆動回路に接続する内部配線
を設けている。かかる構成により、単一の垂直駆動回路
構成に比べ表示画質を向上する事ができるという効果が
ある。又、一対の垂直駆動回路に対して互いに独立的に
入力端子を設ける構造と比較し、静電気対策上有利であ
る。又、検査工程の短縮化が可能になる。さらに、液晶
パネルとして組み立て実装する時に発生する不良を減少
できる。加えて、タイミングジェネレータ等周辺回路の
設計自由度が増加する。最後に、表示用半導体装置自体
レイアウトの設計自由度が増す。
【図１】本発明にかかる表示用半導体装置の第一実施例
を示す平面図である。
を示す平面図である。
【図２】本発明にかかる表示用半導体装置の第二実施例
を示す模式的な平面図である。
を示す模式的な平面図である。
【図３】本発明にかかる表示用半導体装置の第三実施例
を示す模式的な平面図である。
を示す模式的な平面図である。
【図４】本発明にかかる表示用半導体装置を用いて組み
立てられたアクティブマトリクス型液晶表示装置の一例
を示す模式的な断面図である。
立てられたアクティブマトリクス型液晶表示装置の一例
を示す模式的な断面図である。
【図５】従来の表示用半導体装置の一例を示す回路図で
ある。
ある。
【図６】図５に示した従来例の動作説明に供するタイミ
ングチャートである。
ングチャートである。
【図７】図５に示した従来例の課題説明に供する模式図
である。
である。
【図８】従来の表示用半導体装置の他の例を示す模式的
な平面図である。
な平面図である。
１ 表示用半導体装置 ２ 絶縁基板 ３ 画面 ４ 画素アレイ部 ５ 入力端子 ５ａ 共用入力端子 ５ｂ 共用入力端子 ５ｃ 共用入力端子 ６ 第一垂直駆動回路 ７ 第二垂直駆動回路 ８ 水平駆動回路 ９Ｒ 直接内部配線 ９Ｓ 間接内部配線 ９Ｔ 分岐内部配線 ９Ｐ 補助内部配線 ２１ 対向基板 ２２ 液晶
Claims (5)
- 【請求項１】 画面を構成する画素アレイ部と、該画素
アレイ部を駆動する周辺回路部と、該周辺回路部に外部
から信号を供給する複数の入力端子とを備えており、 該画素アレイ部は行列配置した画素を有し、 該周辺回路部は供給された信号に応じて順次画素の各行
を選択駆動する垂直駆動手段と、選択された画素を列順
次で書き込み駆動する水平駆動手段とを有している表示
用半導体装置であって、 前記垂直駆動手段は画面の両側に配置された一対の垂直
駆動回路からなり画素の各行を両側から同時に選択駆動
するとともに、 前記複数の入力端子は両方の垂直駆動回路に対して共通
に割り当てられる共用入力端子を含んでおり、 該共用入力端子を各垂直駆動回路に接続する内部配線を
設けた事を特徴とする表示用半導体装置。 - 【請求項２】 前記内部配線は、該共用入力端子を一方
の垂直駆動回路に直接接続する直接内部配線と、該一方
の垂直駆動回路を介して他方の垂直駆動回路に間接接続
する間接内部配線とを有する事を特徴とする請求項１記
載の表示用半導体装置。 - 【請求項３】 前記内部配線は、該共用入力端子を両方
の垂直駆動回路に分岐接続する分岐内部配線を有する事
を特徴とする請求項１記載の表示用半導体装置。 - 【請求項４】 前記内部配線は、該分岐内部配線と別に
両方の垂直駆動回路を相互に補助接続する補助内部配線
を有する事を特徴とする請求項３記載の表示用半導体装
置。 - 【請求項５】 駆動基板と対向基板と両者の間に保持さ
れた液晶とを備えたパネル構造を有し、該駆動基板には
画面を構成する画素アレイ部と、該画素アレイ部を駆動
する周辺回路部と、該周辺回路部に外部から信号を供給
する複数の入力端子とが形成されている液晶表示装置で
あって、 該画素アレイ部は行列配置した画素を有し、該周辺回路
部は供給された信号に応じて順次画素の各行を選択駆動
する垂直駆動手段と選択された画素を列順次で書き込み
駆動する水平駆動手段とを有しており、 前記垂直駆動手段は画面の両側に配置された一対の垂直
駆動回路からなり画素の各行を両側から同時に選択駆動
するとともに、 前記複数の入力端子は両方の垂直駆動回路に対して共通
に割り当てられる共用入力端子を含んでおり、 該共用入力端子を各垂直駆動回路に接続する内部配線を
設けた事を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13518494A JP3240837B2 (ja) | 1994-05-24 | 1994-05-24 | 表示用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13518494A JP3240837B2 (ja) | 1994-05-24 | 1994-05-24 | 表示用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07318902A true JPH07318902A (ja) | 1995-12-08 |
| JP3240837B2 JP3240837B2 (ja) | 2001-12-25 |
Family
ID=15145806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13518494A Expired - Lifetime JP3240837B2 (ja) | 1994-05-24 | 1994-05-24 | 表示用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240837B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005003988A (ja) * | 2003-06-12 | 2005-01-06 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2010152376A (ja) * | 2010-02-02 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2017107221A (ja) * | 2010-09-09 | 2017-06-15 | 株式会社半導体エネルギー研究所 | シフトレジスタ |
| US10714038B2 (en) | 2017-10-13 | 2020-07-14 | Sharp Kabushiki Kaisha | Display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110486U (ja) | 2005-02-17 | 2005-06-23 | 株式会社エフ・アイ・シー | ディスペンスヘッド |
-
1994
- 1994-05-24 JP JP13518494A patent/JP3240837B2/ja not_active Expired - Lifetime
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
| USRE43782E1 (en) | 1996-12-30 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having wiring layers which are connected over multiple contact parts |
| JP2005003988A (ja) * | 2003-06-12 | 2005-01-06 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7315297B2 (en) | 2003-06-12 | 2008-01-01 | Seiko Epson Corporation | Electro-optical apparatus and electronic system |
| JP2010152376A (ja) * | 2010-02-02 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US10304402B2 (en) | 2010-09-09 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2022064931A (ja) * | 2010-09-09 | 2022-04-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US9990894B2 (en) | 2010-09-09 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10140942B2 (en) | 2010-09-09 | 2018-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017107221A (ja) * | 2010-09-09 | 2017-06-15 | 株式会社半導体エネルギー研究所 | シフトレジスタ |
| US10510310B2 (en) | 2010-09-09 | 2019-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20200001577A (ko) * | 2010-09-09 | 2020-01-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US12400616B2 (en) | 2010-09-09 | 2025-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10957267B2 (en) | 2010-09-09 | 2021-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20210063288A (ko) * | 2010-09-09 | 2021-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| JP2017198997A (ja) * | 2010-09-09 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US11501728B2 (en) | 2010-09-09 | 2022-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11688358B2 (en) | 2010-09-09 | 2023-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12100366B2 (en) | 2010-09-09 | 2024-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10714038B2 (en) | 2017-10-13 | 2020-07-14 | Sharp Kabushiki Kaisha | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240837B2 (ja) | 2001-12-25 |
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