JPH0732120B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0732120B2 JPH0732120B2 JP61134502A JP13450286A JPH0732120B2 JP H0732120 B2 JPH0732120 B2 JP H0732120B2 JP 61134502 A JP61134502 A JP 61134502A JP 13450286 A JP13450286 A JP 13450286A JP H0732120 B2 JPH0732120 B2 JP H0732120B2
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- collector
- semiconductor
- semiconductor layer
- substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は半導体装置、例えば高耐圧スイッチング素子内
蔵のモノリシックIC（Integrated Circuit）に関するも
のである。
蔵のモノリシックIC（Integrated Circuit）に関するも
のである。
ロ．従来技術 多くのバイポーラ型IC用半導体装置は、半導体基板上に
成長させたエピタキシャル層内に作られる。エピタキシ
ャル層は基板と逆導電型であり、PN接合により基板と電
気的に分離される。エピタキシャル層内には、基板と同
一導電型の分離（アイソレーション）領域や絶縁物分離
領域が設けられ、これによって周囲から電気的に分離さ
れた各素子用領域やウエルが形成される。各ウエルは、
下面（基板との界面）および側面がPN接合等によって電
気的に分離されるので、バイポーラ接合トランジスタの
エミッタ電極、ベース電極、コレクタ電極はすべて上面
（エピタキシャル層表面）に形成する。このため、エミ
ッタ電極からコレクタ電極に流れるキャリアは、エピタ
キシャル層内で横方向（エピタキシャル層表面と平行な
方向）にも流れなくてはならない。しかし、ウエルを高
抵抗率（低不純物濃度）の領域で形成すると、ウエル内
の横方向抵抗（コレクタ直列抵抗等）が高くなるが、コ
レクタ直列抵抗の増大はRC時定数の増大による動作速度
低下等を招くことになる。このため、多くのバイポーラ
集積回路においては、各トランジスタ用ウエル内で、基
板表面又は基板とエピタキシャル層との界面付近に、エ
ピタキシャル層と同導電型で電気的に連続した高不純物
濃度の埋込み領域（サブコレクタ領域）を設けている。
このサブコレクタ領域は高不純物濃度（低抵抗率）であ
ってウエル内で横方向に延びているので、ウエル内の横
方向抵抗を実質的に低減し、トランジスタの高速動作等
を可能にする。
成長させたエピタキシャル層内に作られる。エピタキシ
ャル層は基板と逆導電型であり、PN接合により基板と電
気的に分離される。エピタキシャル層内には、基板と同
一導電型の分離（アイソレーション）領域や絶縁物分離
領域が設けられ、これによって周囲から電気的に分離さ
れた各素子用領域やウエルが形成される。各ウエルは、
下面（基板との界面）および側面がPN接合等によって電
気的に分離されるので、バイポーラ接合トランジスタの
エミッタ電極、ベース電極、コレクタ電極はすべて上面
（エピタキシャル層表面）に形成する。このため、エミ
ッタ電極からコレクタ電極に流れるキャリアは、エピタ
キシャル層内で横方向（エピタキシャル層表面と平行な
方向）にも流れなくてはならない。しかし、ウエルを高
抵抗率（低不純物濃度）の領域で形成すると、ウエル内
の横方向抵抗（コレクタ直列抵抗等）が高くなるが、コ
レクタ直列抵抗の増大はRC時定数の増大による動作速度
低下等を招くことになる。このため、多くのバイポーラ
集積回路においては、各トランジスタ用ウエル内で、基
板表面又は基板とエピタキシャル層との界面付近に、エ
ピタキシャル層と同導電型で電気的に連続した高不純物
濃度の埋込み領域（サブコレクタ領域）を設けている。
このサブコレクタ領域は高不純物濃度（低抵抗率）であ
ってウエル内で横方向に延びているので、ウエル内の横
方向抵抗を実質的に低減し、トランジスタの高速動作等
を可能にする。
このような埋込み領域のあるバイポーラ接合トランジス
タのエミッタコレクタ耐圧は、ベース−コレクタ接合の
耐圧、すなわち主としてエミッタ領域の下部でベース領
域とサブコレクタ領域とに挟まれたエピタキシャル領域
の不純物濃度と、厚さ（ベース−サブコレクタ間距離）
とによって定まる。ベース領域の形状（曲率等）も耐圧
に影響する。不純物濃度が約1018cm-3以下のシリコン領
域の降伏現象は主としてなだれ降伏による。なだれ降伏
は通常、臨界電界強度で説明でき、臨界電界強度は105
〜106V/cm程度と言われる。トランジスタ内で臨界電界
強度を超える部分があると、そこで降伏現象が起きる。
タのエミッタコレクタ耐圧は、ベース−コレクタ接合の
耐圧、すなわち主としてエミッタ領域の下部でベース領
域とサブコレクタ領域とに挟まれたエピタキシャル領域
の不純物濃度と、厚さ（ベース−サブコレクタ間距離）
とによって定まる。ベース領域の形状（曲率等）も耐圧
に影響する。不純物濃度が約1018cm-3以下のシリコン領
域の降伏現象は主としてなだれ降伏による。なだれ降伏
は通常、臨界電界強度で説明でき、臨界電界強度は105
〜106V/cm程度と言われる。トランジスタ内で臨界電界
強度を超える部分があると、そこで降伏現象が起きる。
従って、高耐圧を得るためには、臨界電界強度を超えな
いようにし、かつ電圧降下を大きくする必要がある。こ
のためには、ベース−サブコレクタ間の領域（すなわ
ち、エピタキシャル層）の不純物濃度を下げ、厚さを増
加させることが有効となる。しかし、低不純物濃度のエ
ピタキシャル層を厚く成長させることは、プロセスの制
御等に困難な点があり、歩留りが低下し易い。また、エ
ピタキシャル層の厚さは通常、半導体ウエハ内で均一な
ため、ICの他の部分のエピタキシャル厚さも増加するこ
とになる。又、分離領域の深さや幅も増加させることが
必要となり、集積度の低下、プロセスの複雑化につなが
る。このため、エピタキシャル層は余り厚くできず、実
用上得られるバイポーラトランジスタの耐圧は60V程度
であった。
いようにし、かつ電圧降下を大きくする必要がある。こ
のためには、ベース−サブコレクタ間の領域（すなわ
ち、エピタキシャル層）の不純物濃度を下げ、厚さを増
加させることが有効となる。しかし、低不純物濃度のエ
ピタキシャル層を厚く成長させることは、プロセスの制
御等に困難な点があり、歩留りが低下し易い。また、エ
ピタキシャル層の厚さは通常、半導体ウエハ内で均一な
ため、ICの他の部分のエピタキシャル厚さも増加するこ
とになる。又、分離領域の深さや幅も増加させることが
必要となり、集積度の低下、プロセスの複雑化につなが
る。このため、エピタキシャル層は余り厚くできず、実
用上得られるバイポーラトランジスタの耐圧は60V程度
であった。
こうした状況において、本発明者は上記の問題点を解消
できる高耐圧半導体装置を既に提案した。即ち、この半
導体装置は、上記の如きバイポーラトランジスタを有す
る装置において、ベース領域に印加される信号電圧が低
レベル時にコレクタ電圧を増加させた場合、コレクタ−
エミッタ間に降伏現象が発生する前に、半導体基板とベ
ース領域とからコレクタ領域に広がる空乏層によってピ
ンチオフ状態になるように、エピタキシャル層（コレク
タ領域）の不純物濃度と基板−ベース領域間の間隔とを
選定したことを特徴とするものである。この半導体装置
の一例を第８図に示した（但し、各半導体領域は理解容
易なために断面ハッチングを省略している：以降の図で
も同様）。この例のスイッチング用NPNバイポーラトラ
ンジスタBTrによれば、上述した如き低抵抗率の埋込み
領域が存在せず、N-型内部コレクタ領域21はＰ型ベース
領域３とP-型基板１とに挟まれている。内部コレクタ領
域21の不純物濃度（N-）と厚さｔは、コレクタ21に所定
値Vc以上の電圧が印加されたとき、ベース領域３及び基
板１から延びる空乏層20と22とが図示のように接し合う
ように選ぶ。今、ベース領域３と基板１とが接地されて
いるとすると、上記の条件を満足するためには、それぞ
れの空乏層の巾Wdが大略 となることが必要である。εｏは真空の誘電率、 Ksは比誘電率、ｑは素電荷、ｎは不純物濃度 である。シリコン（Ks12）の場合、ｎ＝1015cm-3、ｔ
＝６μｍとすると、空乏層を互いに接触させるのに必要
な電圧は約8Vとなる。
できる高耐圧半導体装置を既に提案した。即ち、この半
導体装置は、上記の如きバイポーラトランジスタを有す
る装置において、ベース領域に印加される信号電圧が低
レベル時にコレクタ電圧を増加させた場合、コレクタ−
エミッタ間に降伏現象が発生する前に、半導体基板とベ
ース領域とからコレクタ領域に広がる空乏層によってピ
ンチオフ状態になるように、エピタキシャル層（コレク
タ領域）の不純物濃度と基板−ベース領域間の間隔とを
選定したことを特徴とするものである。この半導体装置
の一例を第８図に示した（但し、各半導体領域は理解容
易なために断面ハッチングを省略している：以降の図で
も同様）。この例のスイッチング用NPNバイポーラトラ
ンジスタBTrによれば、上述した如き低抵抗率の埋込み
領域が存在せず、N-型内部コレクタ領域21はＰ型ベース
領域３とP-型基板１とに挟まれている。内部コレクタ領
域21の不純物濃度（N-）と厚さｔは、コレクタ21に所定
値Vc以上の電圧が印加されたとき、ベース領域３及び基
板１から延びる空乏層20と22とが図示のように接し合う
ように選ぶ。今、ベース領域３と基板１とが接地されて
いるとすると、上記の条件を満足するためには、それぞ
れの空乏層の巾Wdが大略 となることが必要である。εｏは真空の誘電率、 Ksは比誘電率、ｑは素電荷、ｎは不純物濃度 である。シリコン（Ks12）の場合、ｎ＝1015cm-3、ｔ
＝６μｍとすると、空乏層を互いに接触させるのに必要
な電圧は約8Vとなる。
ｎ＝1016cm-3であれば、Vc50Vで空乏層は互いに接触
することになる。
することになる。
空乏層は言い換えれば電位勾配の存在する領域である。
ベース領域３下の内部コレクタ領域21とコレクタ取出し
領域５（これは、接合型電界効果トランジスタJFETのド
レインに相当）との間を空乏層が横切ることになると、
当然、内部コレクタ領域21内の最大電位はコレクタ取出
し領域５の電位よりも低くなる。従って、内部コレクタ
領域21の電圧と、内部コレクタ領域21からコレクタ取出
し領域５までの間の電圧降下との和が、この複合トラン
ジスタのコレクタ電圧となる。内部コレクタ領域21の電
位が通常の値と同程度に制限されていても、空乏層によ
る電圧降下が大きくなれば、コレクタ電圧は高くでき
る。従って、コレクタ（即ち、領域５）に高電圧を印加
してもエミッタ領域下部でのなだれ降伏は生じなくな
る。
ベース領域３下の内部コレクタ領域21とコレクタ取出し
領域５（これは、接合型電界効果トランジスタJFETのド
レインに相当）との間を空乏層が横切ることになると、
当然、内部コレクタ領域21内の最大電位はコレクタ取出
し領域５の電位よりも低くなる。従って、内部コレクタ
領域21の電圧と、内部コレクタ領域21からコレクタ取出
し領域５までの間の電圧降下との和が、この複合トラン
ジスタのコレクタ電圧となる。内部コレクタ領域21の電
位が通常の値と同程度に制限されていても、空乏層によ
る電圧降下が大きくなれば、コレクタ電圧は高くでき
る。従って、コレクタ（即ち、領域５）に高電圧を印加
してもエミッタ領域下部でのなだれ降伏は生じなくな
る。
なお、ベース領域３とコレクタ取出し領域５との間の距
離Wc、又はコレクタ取出し領域５と基板１との間の距離
ｄが短かいと、そこでなだれ降伏を起し易いので、Wcは
少なくともt/2以上であることが必要である。Wcとｄの
値は所望の耐圧から求まる。図中の23はP+型アイソレー
ション領域、24は表面酸化膜、25はエミッタ電極、26は
ベース電極、27はコレクタ電極、28はフィールド電極で
ある。
離Wc、又はコレクタ取出し領域５と基板１との間の距離
ｄが短かいと、そこでなだれ降伏を起し易いので、Wcは
少なくともt/2以上であることが必要である。Wcとｄの
値は所望の耐圧から求まる。図中の23はP+型アイソレー
ション領域、24は表面酸化膜、25はエミッタ電極、26は
ベース電極、27はコレクタ電極、28はフィールド電極で
ある。
エピタキシャル層２の比抵抗を約３Ωcm（N-1.5×10
15cm-3、ベース領域３と基板１との間の距離ｔ７μ
ｍ、ベース拡散深さ約1.6μｍ（表面濃度約1018cm-3、
表面でのベース幅約５μｍ）としたとき、ベース−コレ
クタ間耐圧BVCEOを210V以上にすることができた。従来B
VCBOが60V程度であったこととくらべ、大幅に改善され
た。なお、耐圧に主に関係する横方向に並んだ部分での
エミッタ領域４−ベース領域３−コレクタ領域２、５は
実質的にバイポーラトランジスタを形成せず、（β＜0.
1）、BVCEOBVCBOとなる。通常のBVCEOと比較すると、
その差はさらに大きい。
15cm-3、ベース領域３と基板１との間の距離ｔ７μ
ｍ、ベース拡散深さ約1.6μｍ（表面濃度約1018cm-3、
表面でのベース幅約５μｍ）としたとき、ベース−コレ
クタ間耐圧BVCEOを210V以上にすることができた。従来B
VCBOが60V程度であったこととくらべ、大幅に改善され
た。なお、耐圧に主に関係する横方向に並んだ部分での
エミッタ領域４−ベース領域３−コレクタ領域２、５は
実質的にバイポーラトランジスタを形成せず、（β＜0.
1）、BVCEOBVCBOとなる。通常のBVCEOと比較すると、
その差はさらに大きい。
また、上記コレクタ取出し領域５をドレインとするJFET
は上記BTrといわばカスケード接続されたバルクFETであ
るが、FETにおいては、内部コレクタ領域21がソースと
して、基板１とベース領域３がゲートとして働くわけで
ある。このJFETのドレイン電圧を変化させてもソース側
はあまり変化がなく定電流が流れるので、空乏層が互い
に接した（ピンチオフ）後は内部コレクタ領域21の電位
はコレクタ電位Vcの変化にあまり影響されなくなる。こ
の擬似JFETのチャネル長は上述の横方向でのEB−BC接合
間距離と考えることができ、上述の例の場合にはチャネ
ル長は５μｍ以上となる。なだれ降伏は主としてＰ型ベ
ース（ゲート）領域３（又はP-型基板１）とN-型エピタ
キシャル層２との関係で定められる。不純物濃度の比P/
N-は通常100以上はあるので、耐圧は主としてエピタキ
シャル層２の不純物濃度及びベース領域３とコレクタ取
出し領域５との間の横方向領域とによって定まる。
は上記BTrといわばカスケード接続されたバルクFETであ
るが、FETにおいては、内部コレクタ領域21がソースと
して、基板１とベース領域３がゲートとして働くわけで
ある。このJFETのドレイン電圧を変化させてもソース側
はあまり変化がなく定電流が流れるので、空乏層が互い
に接した（ピンチオフ）後は内部コレクタ領域21の電位
はコレクタ電位Vcの変化にあまり影響されなくなる。こ
の擬似JFETのチャネル長は上述の横方向でのEB−BC接合
間距離と考えることができ、上述の例の場合にはチャネ
ル長は５μｍ以上となる。なだれ降伏は主としてＰ型ベ
ース（ゲート）領域３（又はP-型基板１）とN-型エピタ
キシャル層２との関係で定められる。不純物濃度の比P/
N-は通常100以上はあるので、耐圧は主としてエピタキ
シャル層２の不純物濃度及びベース領域３とコレクタ取
出し領域５との間の横方向領域とによって定まる。
上記のように、第８図に示したトランジスタは、バルク
JFETをBTrにカスケード接続し、前者のピンチオフ電圧
（VP）をBTrのBVCEOよりも低くしているので、200V以上
の高耐圧を得ることができる特長を有している。しか
し、本発明者が更に検討を加えたところ、上記のトラン
ジスタは、既述した如き低抵抗率の埋め込み領域を設け
ていないために、オン抵抗（飽和電圧）が大きくなると
いう欠点を有することが判明した。
JFETをBTrにカスケード接続し、前者のピンチオフ電圧
（VP）をBTrのBVCEOよりも低くしているので、200V以上
の高耐圧を得ることができる特長を有している。しか
し、本発明者が更に検討を加えたところ、上記のトラン
ジスタは、既述した如き低抵抗率の埋め込み領域を設け
ていないために、オン抵抗（飽和電圧）が大きくなると
いう欠点を有することが判明した。
ハ．発明の目的 本発明の目的は、高耐圧が得られる上に、オン抵抗が低
く、安定動作の可能な半導体装置を提供するものであ
る。
く、安定動作の可能な半導体装置を提供するものであ
る。
ニ．発明の構成 即ち、本発明は、第１導電型の半導体基板と、前記半導
体基板上に形成された第２導電型の半導体層と、前記半
導体基板から離隔して前記半導体層の表面部分に形成さ
れた第１導電型の第１の領域と、前記第１の領域内に形
成された第２導電型の第２の領域と、前記半導体基板お
よび前記第１の領域から離隔して前記半導体層の表面部
分に形成された前記半導体層よりも高不純物濃度の第２
導電型の第３の領域と、前記第３の領域内に形成された
第１導電型の第４の領域とを有し、前記第２の領域、前
記第１の領域および前記第１の領域の下方の前記半導体
層がそれぞれエミッタ、ベースおよびコレクタとして機
能する縦型バイポーラトランジスタが構成され、前記第
１の領域、前記第１の領域と前記第４の領域との間の前
記半導体層および前記第４の領域がそれぞれコレクタ、
ベースおよびエミッタとして機能する横型バイポーラト
ランジスタが構成され、前記縦型バイポーラトランジス
タのコレクタがソースおよびチャネルとして、前記横型
バイポーラトランジスタのベースがドレインとして、前
記第１の領域および前記半導体基板がゲートとしてそれ
ぞれ機能する接合型電界効果トランジスタが構成され、
前記第４の領域、前記第２の領域および前記第１の領域
がそれぞれアノード、カソードおよびゲートとして機能
するサイリスタが構成され、前記縦型バイポーラトラン
ジスタのコレクタ・エミッタ間の降伏現象が発生する前
に前記第１の領域と前記半導体基板から前記半導体層に
広がる空乏層がピンチオフ状態となり、前記第３の領域
によって前記半導体層の表面反転が防止される半導体装
置に係るものである。
体基板上に形成された第２導電型の半導体層と、前記半
導体基板から離隔して前記半導体層の表面部分に形成さ
れた第１導電型の第１の領域と、前記第１の領域内に形
成された第２導電型の第２の領域と、前記半導体基板お
よび前記第１の領域から離隔して前記半導体層の表面部
分に形成された前記半導体層よりも高不純物濃度の第２
導電型の第３の領域と、前記第３の領域内に形成された
第１導電型の第４の領域とを有し、前記第２の領域、前
記第１の領域および前記第１の領域の下方の前記半導体
層がそれぞれエミッタ、ベースおよびコレクタとして機
能する縦型バイポーラトランジスタが構成され、前記第
１の領域、前記第１の領域と前記第４の領域との間の前
記半導体層および前記第４の領域がそれぞれコレクタ、
ベースおよびエミッタとして機能する横型バイポーラト
ランジスタが構成され、前記縦型バイポーラトランジス
タのコレクタがソースおよびチャネルとして、前記横型
バイポーラトランジスタのベースがドレインとして、前
記第１の領域および前記半導体基板がゲートとしてそれ
ぞれ機能する接合型電界効果トランジスタが構成され、
前記第４の領域、前記第２の領域および前記第１の領域
がそれぞれアノード、カソードおよびゲートとして機能
するサイリスタが構成され、前記縦型バイポーラトラン
ジスタのコレクタ・エミッタ間の降伏現象が発生する前
に前記第１の領域と前記半導体基板から前記半導体層に
広がる空乏層がピンチオフ状態となり、前記第３の領域
によって前記半導体層の表面反転が防止される半導体装
置に係るものである。
ホ．実施例 以下、本発明の実施例を詳細に説明する。
第１図及び第２図は、本発明の第１の実施例による高耐
圧モノリシックICの要部を示すものである。但、この半
導体装置は、第８図に示したトランジスタと共通した構
成部分を有しているが、その共通部分には共通符号を付
してその説明を省略する。
圧モノリシックICの要部を示すものである。但、この半
導体装置は、第８図に示したトランジスタと共通した構
成部分を有しているが、その共通部分には共通符号を付
してその説明を省略する。
この半導体装置は、第８図の例と比較すると、上述した
ドレインとしてのN+型拡散領域５の代りに、N-型エピタ
キシャル層２に形成したＮ型ウエル30中にP+型半導体領
域35を拡散形成している。このP+型領域35によって、既
述したと同様のN+型エミッタ領域４−Ｐ型ベース領域３
−N-型コレクタ領域21によるNPNバイポーラトランジス
タBTr、Ｐ型ベース領域３をゲートとしかつエピタキシ
ャル層２をチャネルとするＮチャネル接合型電界効果ト
ランジスタJFETに加えて、このJFETのドレインとしての
N-型領域２−Ｐ型ベース領域３−N+型エミッタ領域４と
共に横方向にPNPNのSCR（silicon controlled rectifie
r）を構成している。即ち、P+型領域35をアノードと
し、N+型領域４をカソードとし、かつＰ型領域３をゲー
トとするサイリスタ構造が並列に形成されていることに
なる。なお、図面では、領域35−２−３間のPNPバイポ
ーラトランジスタBTr′で表わしている。
ドレインとしてのN+型拡散領域５の代りに、N-型エピタ
キシャル層２に形成したＮ型ウエル30中にP+型半導体領
域35を拡散形成している。このP+型領域35によって、既
述したと同様のN+型エミッタ領域４−Ｐ型ベース領域３
−N-型コレクタ領域21によるNPNバイポーラトランジス
タBTr、Ｐ型ベース領域３をゲートとしかつエピタキシ
ャル層２をチャネルとするＮチャネル接合型電界効果ト
ランジスタJFETに加えて、このJFETのドレインとしての
N-型領域２−Ｐ型ベース領域３−N+型エミッタ領域４と
共に横方向にPNPNのSCR（silicon controlled rectifie
r）を構成している。即ち、P+型領域35をアノードと
し、N+型領域４をカソードとし、かつＰ型領域３をゲー
トとするサイリスタ構造が並列に形成されていることに
なる。なお、図面では、領域35−２−３間のPNPバイポ
ーラトランジスタBTr′で表わしている。
このように、バルクJFETを介してSCR（サイリスタ）構
造を形成すれば、NPNトランジスタBTr側はバルクJFETに
よって既述したと同じ理由（コレクタ−エミッタ間の降
伏現象をFETのピンチオフで防止できること）で高耐圧
化を図ることができ、しかもPNP側（BTr′）もＮ型ウエ
ル拡散によって表面反転が防止されてより高耐圧化が実
現される。ウエル拡散の他の特長は、基板１から拡がる
空乏層22をＮ型不純物濃度が高いために抑えることがで
き、これによって基板１−P+型領域35間のパンチスルー
を防げる。但し、P+型領域35の直下にて基板１とエピタ
キシャル層２との界面にN+型埋め込み領域（図示せず）
を形成しておけば、上記と同様の効果を実現できるが、
この埋め込み領域はなくＮ型ウエル30のみでも十分な耐
圧を得ることができるので、製造プロセスの工数を減ら
すという目的で、この埋め込み領域を用いない方法も採
用できる。
造を形成すれば、NPNトランジスタBTr側はバルクJFETに
よって既述したと同じ理由（コレクタ−エミッタ間の降
伏現象をFETのピンチオフで防止できること）で高耐圧
化を図ることができ、しかもPNP側（BTr′）もＮ型ウエ
ル拡散によって表面反転が防止されてより高耐圧化が実
現される。ウエル拡散の他の特長は、基板１から拡がる
空乏層22をＮ型不純物濃度が高いために抑えることがで
き、これによって基板１−P+型領域35間のパンチスルー
を防げる。但し、P+型領域35の直下にて基板１とエピタ
キシャル層２との界面にN+型埋め込み領域（図示せず）
を形成しておけば、上記と同様の効果を実現できるが、
この埋め込み領域はなくＮ型ウエル30のみでも十分な耐
圧を得ることができるので、製造プロセスの工数を減ら
すという目的で、この埋め込み領域を用いない方法も採
用できる。
そして、上記の高耐圧化に加えて、本実施例の装置によ
れば、上記SCRがターン・オンすると、PNPトランジスタ
BTr′及びNPNトランジスタBTrの各エミッタからベース
領域に少数キャリアが注入される。このベース領域で
は、電気的中性を保つために同数のキャリアが生じ、ベ
ース領域の比抵抗を実質的に小さくする効果（コンダク
ティビティ・モジュレーヘション）が生じる。ところ
で、PNPトランジスタのベース領域は即ちバルクJFETの
チャネル領域であるから、上記ターン・オン状態ではチ
ャネル抵抗が十分に低くなる。従って、オン抵抗が低く
なり、非常に有利である。また、ターン・オフ状態で
は、エピタキシャル層２の比抵抗は十分に高いから、NP
NトランジスタBTrの耐圧よりも低い電圧で確実にピンチ
オフし、上記した如くに高耐圧を維持することができ
る。
れば、上記SCRがターン・オンすると、PNPトランジスタ
BTr′及びNPNトランジスタBTrの各エミッタからベース
領域に少数キャリアが注入される。このベース領域で
は、電気的中性を保つために同数のキャリアが生じ、ベ
ース領域の比抵抗を実質的に小さくする効果（コンダク
ティビティ・モジュレーヘション）が生じる。ところ
で、PNPトランジスタのベース領域は即ちバルクJFETの
チャネル領域であるから、上記ターン・オン状態ではチ
ャネル抵抗が十分に低くなる。従って、オン抵抗が低く
なり、非常に有利である。また、ターン・オフ状態で
は、エピタキシャル層２の比抵抗は十分に高いから、NP
NトランジスタBTrの耐圧よりも低い電圧で確実にピンチ
オフし、上記した如くに高耐圧を維持することができ
る。
実際には、第３図に示す如き特性が得られるが、各トラ
ンジスタBTrとBTr′のブレークダウン電圧はエピタキシ
ャル層の状態（その抵抗を横軸にとっている。）に依存
している。この結果から、望ましい比抵抗範囲（即ち、
エピタキシャル層の濃度等）を決めることができる。
ンジスタBTrとBTr′のブレークダウン電圧はエピタキシ
ャル層の状態（その抵抗を横軸にとっている。）に依存
している。この結果から、望ましい比抵抗範囲（即ち、
エピタキシャル層の濃度等）を決めることができる。
なお、本実施例では、SCRのアノードとカソードとの間
にBTrのベース電極26を設けてベース電位を安定化さ
せ、またフィールドプレート28によってエピタキシャル
層表面でのブレークダウンを減少させている。
にBTrのベース電極26を設けてベース電位を安定化さ
せ、またフィールドプレート28によってエピタキシャル
層表面でのブレークダウンを減少させている。
第４図及び第５図は、本発明の第２の実施例を示すもの
である。
である。
本発明者は、上記第１の実施例の装置を更に発展させる
べく検討したところ、一般にはモノリシックIC基板上に
大電流SCRを形成した例は存在していないことから、単
にそうしたSCR構造を形成しただけでは実用化にとって
問題を残すのではないかと考えた。即ち、第４図のよう
に、大電流の一部分ｉがＰ型領域35−Ｎ型層２−基板１
からなる寄生PNPトランジスタPTrを通して基板１に流れ
込み、これによって基板電位を持ち上げてしまう。この
結果、基板電位に近いＮ型領域（SCRのNPNトランジスタ
のコレクタ領域）との間での寄生トランジスタPTr′が
順バイアス状態となって少数キャリアの注入が生じる。
このため、アイソレーション領域23外の他のSCR又は寄
生SCRをターン・オフさせてしまう恐れがある。
べく検討したところ、一般にはモノリシックIC基板上に
大電流SCRを形成した例は存在していないことから、単
にそうしたSCR構造を形成しただけでは実用化にとって
問題を残すのではないかと考えた。即ち、第４図のよう
に、大電流の一部分ｉがＰ型領域35−Ｎ型層２−基板１
からなる寄生PNPトランジスタPTrを通して基板１に流れ
込み、これによって基板電位を持ち上げてしまう。この
結果、基板電位に近いＮ型領域（SCRのNPNトランジスタ
のコレクタ領域）との間での寄生トランジスタPTr′が
順バイアス状態となって少数キャリアの注入が生じる。
このため、アイソレーション領域23外の他のSCR又は寄
生SCRをターン・オフさせてしまう恐れがある。
このように、実際には、SCRをターン・オフさせること
が難しいことがあるので、これを防ぐために、本実施例
では第５図に示す如くに回路を構成してSCRのオン、オ
フを行なっている。
が難しいことがあるので、これを防ぐために、本実施例
では第５図に示す如くに回路を構成してSCRのオン、オ
フを行なっている。
即ち、上記したようなSCRのターン・オンを生じさせな
いように、基板１の電位をSCRのNPNトランジスタのコレ
クタ（Ｎ型）領域の電位より高くする必要があるが、こ
のために、SCRのカソード（上述の領域４）電位を持ち
上げて上記コレクタ電位を上昇させるダーリントントラ
ンジスタQ1、Q2、Q3を全SCRにつき１ユニットとしてカ
ソードに共通に接続している。また、サイリスタをオフ
するためにはBTrをオフにする必要があるが、このため
にはベース電位をツェナーダイオードZDを用いてツェナ
電圧VZDにクランプし、その状態でQ1、Q2、Q3をオフす
ることによって、サイリスタ中のトランジスタBTrをオ
フさせている。
いように、基板１の電位をSCRのNPNトランジスタのコレ
クタ（Ｎ型）領域の電位より高くする必要があるが、こ
のために、SCRのカソード（上述の領域４）電位を持ち
上げて上記コレクタ電位を上昇させるダーリントントラ
ンジスタQ1、Q2、Q3を全SCRにつき１ユニットとしてカ
ソードに共通に接続している。また、サイリスタをオフ
するためにはBTrをオフにする必要があるが、このため
にはベース電位をツェナーダイオードZDを用いてツェナ
電圧VZDにクランプし、その状態でQ1、Q2、Q3をオフす
ることによって、サイリスタ中のトランジスタBTrをオ
フさせている。
ダーリントン接続された上記トランジスタQ1〜Q3がオン
状態のときの各コレクタ電位（共通）はSCRのカソード
電位に相当するが、このカソード電位VKはQ1の飽和電圧
Q2、Q3のベースエミッタ間電圧VBEとの和： VK＝VCE＝VCEsat（Q1）＋VBE（Q2）＋VBE（Q3） であり、例えば約1.3V程度にバイアスされる。
状態のときの各コレクタ電位（共通）はSCRのカソード
電位に相当するが、このカソード電位VKはQ1の飽和電圧
Q2、Q3のベースエミッタ間電圧VBEとの和： VK＝VCE＝VCEsat（Q1）＋VBE（Q2）＋VBE（Q3） であり、例えば約1.3V程度にバイアスされる。
これによって、基板１−Ｎ型領域２（又は21）間は順バ
イアスとはならないから、上記した如きキャリアの注
入、即ち他のSCRの誤動作を引き起すことがない。
イアスとはならないから、上記した如きキャリアの注
入、即ち他のSCRの誤動作を引き起すことがない。
また、上記ダーリントントランジスタQ1〜Q3は、ターン
・オフし難いSCRを確実にオフさせる働きもある。即
ち、ダーリントントランジスタQ1〜Q3をオンさせている
ときはSCRをターン・オンし（どちらが先でもよ
い。）、ターン・オフさせるときにはSCRのゲートを０
にするだけでなくQ1〜Q3もオフさせ、これによってSCR
のNPNトランジスタのコレクタに電流を流さないように
し（オン電流のカットオフ）、SCRを確実にオフさせる
ことができる。
・オフし難いSCRを確実にオフさせる働きもある。即
ち、ダーリントントランジスタQ1〜Q3をオンさせている
ときはSCRをターン・オンし（どちらが先でもよ
い。）、ターン・オフさせるときにはSCRのゲートを０
にするだけでなくQ1〜Q3もオフさせ、これによってSCR
のNPNトランジスタのコレクタに電流を流さないように
し（オン電流のカットオフ）、SCRを確実にオフさせる
ことができる。
本実施例の装置では、実際に、25μｍ幅の単位ゲート幅
当り、4Vで500mAが可能となり、従来に比べて50倍もの
高出力電流密度が得られ、オン抵抗が大幅に小さくなっ
ている。また、素子面積も著しく減少し、従来の1/30に
しても十分に動作可能となる。
当り、4Vで500mAが可能となり、従来に比べて50倍もの
高出力電流密度が得られ、オン抵抗が大幅に小さくなっ
ている。また、素子面積も著しく減少し、従来の1/30に
しても十分に動作可能となる。
なお、上記したSCRのターン・オフを目的とせず、主と
して上記の寄生効果を抑えるためには、上記のダーリン
トントランジスタに代えて、第６図及び第７図に示す如
き抵抗ＲやダイオードＤを接続することによってカソー
ド電位を持ち上げるようにしてもよい。これらの抵抗、
ダイオードの耐圧は比較的低くてもよい。
して上記の寄生効果を抑えるためには、上記のダーリン
トントランジスタに代えて、第６図及び第７図に示す如
き抵抗ＲやダイオードＤを接続することによってカソー
ド電位を持ち上げるようにしてもよい。これらの抵抗、
ダイオードの耐圧は比較的低くてもよい。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。
思想に基いて更に変形が可能である。
例えば、上述の例におけるＮ型ウエル30は必ずしも設け
なくてよいし、またそれ以外の各半導体領域の形状、サ
イズ、不純物濃度等は第８図の例とほぼ同じにしてもよ
い。また、各半導体領域の導電型を上述とは逆にしても
よい。なお、本発明は高耐圧スイッチングデバイスとし
て種々の用途、例えばディスプレイドライバ用として広
く適用できる。
なくてよいし、またそれ以外の各半導体領域の形状、サ
イズ、不純物濃度等は第８図の例とほぼ同じにしてもよ
い。また、各半導体領域の導電型を上述とは逆にしても
よい。なお、本発明は高耐圧スイッチングデバイスとし
て種々の用途、例えばディスプレイドライバ用として広
く適用できる。
ヘ．発明の作用効果 本発明は上述の如く、基体上の半導体層に設けられたバ
イポーラトランジスタのコレクタ領域をチャネルとしか
つベース領域をゲートとする接合型電界効果トランジス
タ構造が構成され、更に、前記半導体層中に形成された
第１導電型の半導体領域と前記半導体層と前記ベース領
域とエミッタ領域とによってサイリスタ構造が構成され
るようにしているので、上記バイポーラトランジスタは
コレクタ−エミッタ間の降伏現象を上記接合型電界効果
トランジスタのピンチオフで防止することによって高耐
圧化を図ることができる。
イポーラトランジスタのコレクタ領域をチャネルとしか
つベース領域をゲートとする接合型電界効果トランジス
タ構造が構成され、更に、前記半導体層中に形成された
第１導電型の半導体領域と前記半導体層と前記ベース領
域とエミッタ領域とによってサイリスタ構造が構成され
るようにしているので、上記バイポーラトランジスタは
コレクタ−エミッタ間の降伏現象を上記接合型電界効果
トランジスタのピンチオフで防止することによって高耐
圧化を図ることができる。
また、上記サイリスタ構造がターン・オンしたとき、こ
のサイリスタを構成する各トランジスタの各エミッタか
らベース領域に少数キャリアが注入されるが、一方のベ
ース領域（即ち、上記接合型電界効果トランジスタのチ
ャネルに相当）では、電気的中性を保つために同数のキ
ャリアが生じ、ベース領域（即ち、チャネル）の比抵抗
を実質的に小さくし、オン抵抗を下げることができる。
のサイリスタを構成する各トランジスタの各エミッタか
らベース領域に少数キャリアが注入されるが、一方のベ
ース領域（即ち、上記接合型電界効果トランジスタのチ
ャネルに相当）では、電気的中性を保つために同数のキ
ャリアが生じ、ベース領域（即ち、チャネル）の比抵抗
を実質的に小さくし、オン抵抗を下げることができる。
第１図〜第７図は本発明の実施例を示すものであって、 第１図は高耐圧スイッチング素子部の断面図（但し、回
路付き）、 第２図は半導体領域のみを示す第１図の平面図、 第３図は同高耐圧スイッチング素子の出力特性図、 第４図は寄生効果を説明するための第１図と同様の断面
図、 第５図は寄生効果をなくしたスイッチング素子内蔵のモ
ノリシックICの等価回路図、 第６図、第７図はコレクタ電位を高める他の手段を示す
各等価回路図 である。 第８図は従来の高耐圧スイッチング素子部の断面図（但
し、回路付き）である。 なお、図面に示す符号において、 １……基板 ２……エピタキシャル層 ３……ベース領域（ゲート） ４……エミッタ領域（カソード） 20、22……空乏層 21……コレクタ領域 23……アイソレーション領域 30……ウエル 35……アノード BTr……NPNバイポーラトランジスタ BTr′……PNPバイポーラトランジスタ JFET……Ｎチャネル接合型電界効果トランジスタ PTr、PTr′……寄生トランジスタ Q1、Q2、Q3……ダーリントントランジスタ である。
路付き）、 第２図は半導体領域のみを示す第１図の平面図、 第３図は同高耐圧スイッチング素子の出力特性図、 第４図は寄生効果を説明するための第１図と同様の断面
図、 第５図は寄生効果をなくしたスイッチング素子内蔵のモ
ノリシックICの等価回路図、 第６図、第７図はコレクタ電位を高める他の手段を示す
各等価回路図 である。 第８図は従来の高耐圧スイッチング素子部の断面図（但
し、回路付き）である。 なお、図面に示す符号において、 １……基板 ２……エピタキシャル層 ３……ベース領域（ゲート） ４……エミッタ領域（カソード） 20、22……空乏層 21……コレクタ領域 23……アイソレーション領域 30……ウエル 35……アノード BTr……NPNバイポーラトランジスタ BTr′……PNPバイポーラトランジスタ JFET……Ｎチャネル接合型電界効果トランジスタ PTr、PTr′……寄生トランジスタ Q1、Q2、Q3……ダーリントントランジスタ である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8222 27/06 29/73 Ｈ０１Ｌ 29/72
Claims (3)
- 【請求項１】第１導電型の半導体基板と、前記半導体基
板上に形成された第２導電型の半導体層と、前記半導体
基板から離隔して前記半導体層の表面部分に形成された
第１導電型の第１の領域と、前記第１の領域内に形成さ
れた第２導電型の第２の領域と、前記半導体基板および
前記第１の領域から離隔して前記半導体層の表面部分に
形成された前記半導体層よりも高不純物濃度の第２導電
型の第３の領域と、前記第３の領域内に形成された第１
導電型の第４の領域とを有し、 前記第２の領域、前記第１の領域および前記第１の領域
の下方の前記半導体層がそれぞれエミッタ、ベースおよ
びコレクタとして機能する縦型バイポーラトランジスタ
が構成され、 前記第１の領域、前記第１の領域と前記第４の領域との
間の前記半導体層および前記第４の領域がそれぞれコレ
クタ、ベースおよびエミッタとして機能する横型バイポ
ーラトランジスタが構成され、 前記縦型バイポーラトランジスタのコレクタがソースお
よびチャネルとして、前記横型バイポーラトランジスタ
のベースがドレインとして、前記第１の領域および前記
半導体基板がゲートとしてそれぞれ機能する接合型電界
効果トランジスタが構成され、 前記第４の領域、前記第２の領域および前記第１の領域
がそれぞれアノード、カソードおよびゲートとして機能
するサイリスタが構成され、 前記縦型バイポーラトランジスタのコレクタ・エミッタ
間の降伏現象が発生する前に前記第１の領域と前記半導
体基板から前記半導体層に広がる空乏層がピンチオフ状
態となり、前記第３の領域によって前記半導体層の表面
反転が防止される半導体装置。 - 【請求項２】前記サイリスタのカソードの電位を上昇さ
せる回路手段を有する特許請求の範囲第１項に記載の半
導体装置。 - 【請求項３】前記回路手段はダーリントン接続された複
数のバイポーラトランジスタを有し、前記複数のバイポ
ーラトランジスタのコレクタは前記サイリスタのカソー
ドに共通に接続されている特許請求の範囲第２項に記載
の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134502A JPH0732120B2 (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
| DE8787107662T DE3784777T2 (de) | 1986-06-09 | 1987-05-26 | Halbleiteranordnung. |
| EP87107662A EP0249088B1 (en) | 1986-06-09 | 1987-05-26 | A semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134502A JPH0732120B2 (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290167A JPS62290167A (ja) | 1987-12-17 |
| JPH0732120B2 true JPH0732120B2 (ja) | 1995-04-10 |
Family
ID=15129823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134502A Expired - Fee Related JPH0732120B2 (ja) | 1986-06-09 | 1986-06-09 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0249088B1 (ja) |
| JP (1) | JPH0732120B2 (ja) |
| DE (1) | DE3784777T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09177352A (ja) * | 1995-12-25 | 1997-07-08 | Harumi Onishi | 駐車装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708144A1 (fr) * | 1993-07-22 | 1995-01-27 | Philips Composants | Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ. |
| US20080099798A1 (en) * | 2006-10-31 | 2008-05-01 | Douglas Kerns | Methods and devices for amplifying a signal |
| CN105932054B (zh) * | 2016-06-20 | 2019-01-08 | 李思敏 | 一种平面型多晶硅发射极晶体管及其制造方法 |
| EP3435419A1 (en) * | 2017-07-26 | 2019-01-30 | ams AG | Semiconductor device with single electron counting capability comprising an avalanche bipolar transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564356A (en) * | 1968-10-24 | 1971-02-16 | Tektronix Inc | High voltage integrated circuit transistor |
| US3812405A (en) * | 1973-01-29 | 1974-05-21 | Motorola Inc | Stable thyristor device |
-
1986
- 1986-06-09 JP JP61134502A patent/JPH0732120B2/ja not_active Expired - Fee Related
-
1987
- 1987-05-26 EP EP87107662A patent/EP0249088B1/en not_active Expired - Lifetime
- 1987-05-26 DE DE8787107662T patent/DE3784777T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09177352A (ja) * | 1995-12-25 | 1997-07-08 | Harumi Onishi | 駐車装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0249088A1 (en) | 1987-12-16 |
| EP0249088B1 (en) | 1993-03-17 |
| JPS62290167A (ja) | 1987-12-17 |
| DE3784777T2 (de) | 1993-06-24 |
| DE3784777D1 (de) | 1993-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |