JP2000216384A - 半導体装置の製造方法及び該方法により形成された半導体装置 - Google Patents
半導体装置の製造方法及び該方法により形成された半導体装置Info
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- JP2000216384A JP2000216384A JP11017309A JP1730999A JP2000216384A JP 2000216384 A JP2000216384 A JP 2000216384A JP 11017309 A JP11017309 A JP 11017309A JP 1730999 A JP1730999 A JP 1730999A JP 2000216384 A JP2000216384 A JP 2000216384A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
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Abstract
(57)【要約】
【課題】 製造工程の簡略化を実現しながら、短チャネ
ル効果を抑制し、高速化を実現する半導体装置の製造方
法を提供すること。 【解決手段】 レジストを用いて半導体基板１上に少な
くとも１対のゲート電極６を形成し、一方のゲート電極
６近傍にのみ第１導電型低濃度領域７を形成できるよう
に、他方のゲート電極６をマスクとして用いて斜めイオ
ン注入し、その際、ゲート電極６とレジスト膜の総膜厚
ｔ、ゲート電極間距離ｓ及び半導体基板１表面からの傾
斜角度θが、ｔａｎθ＝ｔ／（ｓ−ｄ）を満たすように
設定され、半導体基板１に対して垂直な方向から第２導
電型不純物をイオン注入して、第１導電型低濃度領域７
を第２導電型低濃度領域９ａに変換し、第２導電型高濃
度ソース／ドレイン領域９を形成することからなる非対
称ＬＤＤ構造の半導体装置の製造方法。
ル効果を抑制し、高速化を実現する半導体装置の製造方
法を提供すること。 【解決手段】 レジストを用いて半導体基板１上に少な
くとも１対のゲート電極６を形成し、一方のゲート電極
６近傍にのみ第１導電型低濃度領域７を形成できるよう
に、他方のゲート電極６をマスクとして用いて斜めイオ
ン注入し、その際、ゲート電極６とレジスト膜の総膜厚
ｔ、ゲート電極間距離ｓ及び半導体基板１表面からの傾
斜角度θが、ｔａｎθ＝ｔ／（ｓ−ｄ）を満たすように
設定され、半導体基板１に対して垂直な方向から第２導
電型不純物をイオン注入して、第１導電型低濃度領域７
を第２導電型低濃度領域９ａに変換し、第２導電型高濃
度ソース／ドレイン領域９を形成することからなる非対
称ＬＤＤ構造の半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には、短チャネル効果を抑制
しつつ、同時に、高速動作を実現することができる微細
化及び高速化に対応した半導体装置の製造方法及びこの
方法により形成された半導体装置に関する。
製造方法に関し、より詳細には、短チャネル効果を抑制
しつつ、同時に、高速動作を実現することができる微細
化及び高速化に対応した半導体装置の製造方法及びこの
方法により形成された半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】トラン
ジスタの微細化に伴い、短チャネル効果が顕著になる。
従来から、これを抑制するために、ソース／ドレイン領
域端の電界を小さくする手法として、ソース／ドレイン
領域端の双方をＬＤＤ構造とする手法がとられている。
しかし、ソース／ドレイン領域端双方を低濃度であるＬ
ＤＤ構造とすると、短チャネル効果の抑制には有効であ
るが、その一方で、低濃度層が高抵抗となるので、ドラ
イブ電流の低下が懸念される。ドライブ電流が低下する
と、電流駆動力が低下し、トランジスタの高速化の実現
が難しくなる。そこで、ドレイン領域端のみを低濃度層
とする非対称なＬＤＤ構造が提案されている（特開昭６
２−１３２３６３号公報、特開平４−１７１９４２号公
報、特開平５−２７５６９３２号公報及び特願平７−３
８０９９号公報等）。例えば、特開平４−１７１９４２
号には、図２（ａ）に示したように、ｐ型半導体基板２
１上にゲート電極２２及び絶縁膜２４を形成した後に、
垂直上方からイオン注入してｎ型の低濃度拡散層２３を
形成した後、図２（ｂ）に示したように、ソース領域側
の３０〜６０°傾斜した方向からイオン注入することに
より、ソース領域２５にはｎ型の高濃度拡散層を、ドレ
イン領域２７には比較的長いｎ型の低濃度拡散層を形成
する方法が記載されている。
ジスタの微細化に伴い、短チャネル効果が顕著になる。
従来から、これを抑制するために、ソース／ドレイン領
域端の電界を小さくする手法として、ソース／ドレイン
領域端の双方をＬＤＤ構造とする手法がとられている。
しかし、ソース／ドレイン領域端双方を低濃度であるＬ
ＤＤ構造とすると、短チャネル効果の抑制には有効であ
るが、その一方で、低濃度層が高抵抗となるので、ドラ
イブ電流の低下が懸念される。ドライブ電流が低下する
と、電流駆動力が低下し、トランジスタの高速化の実現
が難しくなる。そこで、ドレイン領域端のみを低濃度層
とする非対称なＬＤＤ構造が提案されている（特開昭６
２−１３２３６３号公報、特開平４−１７１９４２号公
報、特開平５−２７５６９３２号公報及び特願平７−３
８０９９号公報等）。例えば、特開平４−１７１９４２
号には、図２（ａ）に示したように、ｐ型半導体基板２
１上にゲート電極２２及び絶縁膜２４を形成した後に、
垂直上方からイオン注入してｎ型の低濃度拡散層２３を
形成した後、図２（ｂ）に示したように、ソース領域側
の３０〜６０°傾斜した方向からイオン注入することに
より、ソース領域２５にはｎ型の高濃度拡散層を、ドレ
イン領域２７には比較的長いｎ型の低濃度拡散層を形成
する方法が記載されている。
【０００３】この方法によれば、サイドウォールを形成
することなく、非対称のＬＤＤ構造を有する半導体装置
を形成することができる。しかし、ソース領域２５側か
ら３０〜６０°の角度をもってイオン注入を行うので、
ソース領域２５側のゲート電極下では、深くまでｎ型の
高濃度のイオンが注入されることとなる。よって、これ
に起因して、短チャネル効果の防止が困難になり、トラ
ンジスタ特性が不安定になるという問題がある。また、
特開昭６２−１３２３６３号公報には、半導体基板３１
上に、レジスト層３４を利用してゲート電極３２を形成
した後、図３（ａ）に示したように、ゲート電極３２及
びレジスト層３４をマスクとして用いて、上方からイオ
ン注入して高濃度不純物領域３３を形成し、次いで、図
３（ｂ）に示したように、ドレイン領域側の斜め上方か
ら角度をもたせてゲート電極３２を異方性エッチングし
て、ドレイン領域側のゲート電極３２端が長さＡ内側に
傾斜した形状とし、さらに、図３（ｃ）に示したよう
に、このゲート電極３２をマスクとして用いて、ドレイ
ン領域側の斜め上方からイオン注入し、ドレイン領域端
にのみ低濃度不純物領域３５を形成する方法が記載され
ている。
することなく、非対称のＬＤＤ構造を有する半導体装置
を形成することができる。しかし、ソース領域２５側か
ら３０〜６０°の角度をもってイオン注入を行うので、
ソース領域２５側のゲート電極下では、深くまでｎ型の
高濃度のイオンが注入されることとなる。よって、これ
に起因して、短チャネル効果の防止が困難になり、トラ
ンジスタ特性が不安定になるという問題がある。また、
特開昭６２−１３２３６３号公報には、半導体基板３１
上に、レジスト層３４を利用してゲート電極３２を形成
した後、図３（ａ）に示したように、ゲート電極３２及
びレジスト層３４をマスクとして用いて、上方からイオ
ン注入して高濃度不純物領域３３を形成し、次いで、図
３（ｂ）に示したように、ドレイン領域側の斜め上方か
ら角度をもたせてゲート電極３２を異方性エッチングし
て、ドレイン領域側のゲート電極３２端が長さＡ内側に
傾斜した形状とし、さらに、図３（ｃ）に示したよう
に、このゲート電極３２をマスクとして用いて、ドレイ
ン領域側の斜め上方からイオン注入し、ドレイン領域端
にのみ低濃度不純物領域３５を形成する方法が記載され
ている。
【０００４】この方法によれば、サイドウォールを形成
することなく、ドレイン領域端のみに低濃度拡散層を有
する非対称のＬＤＤ構造を有する半導体装置を形成する
ことができる。しかし、ゲート電極３２に傾斜を形成す
るための異方性エッチング時に、ソース領域側をレジス
ト等で保護しておく必要があり、フォト回数が一回増え
ることとなる。また、ゲート電極３２のエッチング形状
（傾斜の形状）を制御するのが難しく、これを用いたト
ランジスタは、その特性が不安定になるという問題があ
る。
することなく、ドレイン領域端のみに低濃度拡散層を有
する非対称のＬＤＤ構造を有する半導体装置を形成する
ことができる。しかし、ゲート電極３２に傾斜を形成す
るための異方性エッチング時に、ソース領域側をレジス
ト等で保護しておく必要があり、フォト回数が一回増え
ることとなる。また、ゲート電極３２のエッチング形状
（傾斜の形状）を制御するのが難しく、これを用いたト
ランジスタは、その特性が不安定になるという問題があ
る。
【０００５】さらに、特開平５−２７５９３号公報に
は、半導体基板４１上にゲート電極４２を形成した後、
図４（ａ）に示したように、ドレイン領域側からの斜め
イオン注入法によりＢ+を注入する。この際、Ｂ+はゲー
ト電極４２に遮られるため、ソース領域側には注入され
ず、ドレイン領域側にのみＰ型領域４３が形成される。
この後、図４（ｂ）に示したように、垂直方向から半導
体基板４１全体にＰ+をイオン注入する。これにより、
図４（ｃ）に示したように、ゲート電極４２下部にはＰ
+は注入されないため、ドレイン領域４５側のゲート電
極４２下部にＰ型領域４３を有し、ドレイン領域４５自
体はＢ+とＰ+とが相殺するため、ソース領域４４よりも
不純物濃度が低い非対称のＭＯＳトランジスタを形成す
ることができる。このＭＯＳトランジスタによれば、ド
レイン領域４５側のゲート電極４２下にのみＰ型領域４
３が存在するため、空乏層のパンチスルー現象を抑制
し、耐圧を増大することとなり、よって、素子自体の微
細化に対応することが可能となる。しかし、ドレイン領
域４５側のＮ型不純物濃度が低くなるため、拡散層の抵
抗値が高くなり、その結果、ドライブ電流が低くなり、
高速化に対応できなくなるという問題が発生する。
は、半導体基板４１上にゲート電極４２を形成した後、
図４（ａ）に示したように、ドレイン領域側からの斜め
イオン注入法によりＢ+を注入する。この際、Ｂ+はゲー
ト電極４２に遮られるため、ソース領域側には注入され
ず、ドレイン領域側にのみＰ型領域４３が形成される。
この後、図４（ｂ）に示したように、垂直方向から半導
体基板４１全体にＰ+をイオン注入する。これにより、
図４（ｃ）に示したように、ゲート電極４２下部にはＰ
+は注入されないため、ドレイン領域４５側のゲート電
極４２下部にＰ型領域４３を有し、ドレイン領域４５自
体はＢ+とＰ+とが相殺するため、ソース領域４４よりも
不純物濃度が低い非対称のＭＯＳトランジスタを形成す
ることができる。このＭＯＳトランジスタによれば、ド
レイン領域４５側のゲート電極４２下にのみＰ型領域４
３が存在するため、空乏層のパンチスルー現象を抑制
し、耐圧を増大することとなり、よって、素子自体の微
細化に対応することが可能となる。しかし、ドレイン領
域４５側のＮ型不純物濃度が低くなるため、拡散層の抵
抗値が高くなり、その結果、ドライブ電流が低くなり、
高速化に対応できなくなるという問題が発生する。
【０００６】
【課題を解決するための手段】本発明によれば、（ａ）
レジスト膜を用いて半導体基板上に少なくとも１対のゲ
ート電極を形成し、かつ該１対のゲート電極のうち一方
のゲート電極近傍にのみ第１導電型低濃度領域を形成で
きるように、他方のゲート電極をマスクとして用いて斜
めイオン注入し、その際、前記ゲート電極及びレジスト
膜の総膜厚ｔ、ゲート電極間距離ｓ、前記第１導電型低
濃度領域のゲート電極端からの幅ｄ及び半導体基板表面
からの傾斜角度θが、下記式 ｔａｎθ＝ｔ／（ｓ−ｄ） を満たすように設定され、（ｂ）前記半導体基板に対し
て垂直な方向から第２導電型不純物をイオン注入して、
前記第１導電型低濃度領域を第２導電型低濃度領域に変
換するとともに、第２導電型高濃度ソース／ドレイン領
域を形成することからなるドレイン領域端にのみ第２導
電型低濃度領域を有する非対称ＬＤＤ構造の半導体装置
の製造方法が提供される。
レジスト膜を用いて半導体基板上に少なくとも１対のゲ
ート電極を形成し、かつ該１対のゲート電極のうち一方
のゲート電極近傍にのみ第１導電型低濃度領域を形成で
きるように、他方のゲート電極をマスクとして用いて斜
めイオン注入し、その際、前記ゲート電極及びレジスト
膜の総膜厚ｔ、ゲート電極間距離ｓ、前記第１導電型低
濃度領域のゲート電極端からの幅ｄ及び半導体基板表面
からの傾斜角度θが、下記式 ｔａｎθ＝ｔ／（ｓ−ｄ） を満たすように設定され、（ｂ）前記半導体基板に対し
て垂直な方向から第２導電型不純物をイオン注入して、
前記第１導電型低濃度領域を第２導電型低濃度領域に変
換するとともに、第２導電型高濃度ソース／ドレイン領
域を形成することからなるドレイン領域端にのみ第２導
電型低濃度領域を有する非対称ＬＤＤ構造の半導体装置
の製造方法が提供される。
【０００７】また、本発明によれば、上記方法によって
形成されてなる非対称ＬＤＤ構造を有する半導体装置が
提供される。
形成されてなる非対称ＬＤＤ構造を有する半導体装置が
提供される。
【０００８】
【発明の実施の形態】本発明の半導体装置の製造方法で
は、まず、工程（ａ）において、レジスト膜を用いて半
導体基板上に少なくとも１対のゲート電極を形成する。
ここで、この製造方法に使用することができる半導体基
板とは、通常半導体装置が製造される半導体基板であれ
ば特に限定されるものではなく、例えば、シリコン、ゲ
ルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体等、種々のものが挙げられる。なかで
も、シリコン基板が好ましい。なお、半導体基板は、第
1導電型不純物がドーピングされていることが好まし
い。この場合の第1導電型不純物は、Ｐ型の場合にはリ
ン、砒素等、Ｎ型の場合にはボロン等が挙げられる。不
純物濃度は、通常トランジスタを構成する半導体基板に
含有される濃度であれば特に限定されるものではなく、
例えば、５×１０16〜３×１０17ｃｍ-3程度が挙げられ
る。また、この半導体基板には、ＬＯＣＯＳ膜等の素子
分離膜等が形成されていてもよい。
は、まず、工程（ａ）において、レジスト膜を用いて半
導体基板上に少なくとも１対のゲート電極を形成する。
ここで、この製造方法に使用することができる半導体基
板とは、通常半導体装置が製造される半導体基板であれ
ば特に限定されるものではなく、例えば、シリコン、ゲ
ルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体等、種々のものが挙げられる。なかで
も、シリコン基板が好ましい。なお、半導体基板は、第
1導電型不純物がドーピングされていることが好まし
い。この場合の第1導電型不純物は、Ｐ型の場合にはリ
ン、砒素等、Ｎ型の場合にはボロン等が挙げられる。不
純物濃度は、通常トランジスタを構成する半導体基板に
含有される濃度であれば特に限定されるものではなく、
例えば、５×１０16〜３×１０17ｃｍ-3程度が挙げられ
る。また、この半導体基板には、ＬＯＣＯＳ膜等の素子
分離膜等が形成されていてもよい。
【０００９】上記半導体基板上に、ゲート電極を、通
常、ゲート絶縁膜を介して少なくとも１対形成する。こ
の際のゲート電極は、公知の方法、例えば、レジスト膜
を用いたフォトリソグラフィ及びエッチング工程により
形成することができる。ここで、ゲート電極は、１対の
ゲート電極間距離ｓで形成する。また、ゲート電極は、
前記レジスト膜との総膜厚がｔとなるように形成する。
つまり、ここで形成するゲート電極は、レジスト膜とと
もに、後工程において、他方のゲート電極に対する第１
導電型低濃度領域を半導体基板表面に対して傾斜角度θ
で斜めイオン注入によって形成する際のマスクとして機
能するため、後述する斜めイオン注入の傾斜角度θ及び
第１導電型低濃度領域のゲート電極端からの幅ｄとの関
係を考慮して、一対のゲート電極間距離ｓ、ゲート電極
及びレジスト膜の総膜厚ｔを調整することが必要とな
り、例えば、 ｔａｎθ＝ｔ／（ｓ−ｄ） の関係をほぼ満足することが好ましい（図１（ｃ）参
照）。具体的には、１対のゲート電極は、互いに平行に
形成されることが好ましく、そのゲート電極間の距離ｓ
は、０．５〜０．７５μｍ程度が挙げられる。また、ゲ
ート電極の膜厚は、１５０〜２００ｎｍ程度が挙げられ
る。なお、ゲート電極を形成する際のレジスト膜の膜厚
は、例えば、３００〜８００ｎｍ程度、さらに５００ｎ
ｍ前後程度とすることができる。また、ゲート電極の幅
は、通常ワードラインとして使用される幅を有していれ
ば特に限定されるものではなく、例えば、０．３５〜
０．５０μｍ程度が挙げられる。ゲート電極は、通常半
導体装置のワードラインとして機能する材料、例えば、
アルミニウム、銅、銀、白金、高融点金属（タングステ
ン、タンタル、チタン、モリブデン等）等の金属、ポリ
シリコン、高融点金属とのシリサイド、ポリサイド等で
形成することができる。
常、ゲート絶縁膜を介して少なくとも１対形成する。こ
の際のゲート電極は、公知の方法、例えば、レジスト膜
を用いたフォトリソグラフィ及びエッチング工程により
形成することができる。ここで、ゲート電極は、１対の
ゲート電極間距離ｓで形成する。また、ゲート電極は、
前記レジスト膜との総膜厚がｔとなるように形成する。
つまり、ここで形成するゲート電極は、レジスト膜とと
もに、後工程において、他方のゲート電極に対する第１
導電型低濃度領域を半導体基板表面に対して傾斜角度θ
で斜めイオン注入によって形成する際のマスクとして機
能するため、後述する斜めイオン注入の傾斜角度θ及び
第１導電型低濃度領域のゲート電極端からの幅ｄとの関
係を考慮して、一対のゲート電極間距離ｓ、ゲート電極
及びレジスト膜の総膜厚ｔを調整することが必要とな
り、例えば、 ｔａｎθ＝ｔ／（ｓ−ｄ） の関係をほぼ満足することが好ましい（図１（ｃ）参
照）。具体的には、１対のゲート電極は、互いに平行に
形成されることが好ましく、そのゲート電極間の距離ｓ
は、０．５〜０．７５μｍ程度が挙げられる。また、ゲ
ート電極の膜厚は、１５０〜２００ｎｍ程度が挙げられ
る。なお、ゲート電極を形成する際のレジスト膜の膜厚
は、例えば、３００〜８００ｎｍ程度、さらに５００ｎ
ｍ前後程度とすることができる。また、ゲート電極の幅
は、通常ワードラインとして使用される幅を有していれ
ば特に限定されるものではなく、例えば、０．３５〜
０．５０μｍ程度が挙げられる。ゲート電極は、通常半
導体装置のワードラインとして機能する材料、例えば、
アルミニウム、銅、銀、白金、高融点金属（タングステ
ン、タンタル、チタン、モリブデン等）等の金属、ポリ
シリコン、高融点金属とのシリサイド、ポリサイド等で
形成することができる。
【００１０】また、上記１対のゲート電極のうち一方の
ゲート電極近傍にのみ第１導電型低濃度領域を形成でき
るように、他方のゲート電極をマスクとして用いて斜め
イオン注入する。この際の斜めイオン注入は、他方のゲ
ート電極側から、すなわち一方のゲート電極に対してソ
ース／ドレイン領域となる領域のいずれか一方、好まし
くはドレイン領域側から、ドレイン領域側の一方のゲー
ト電極近傍のみに第１導電型不純物が注入されるような
傾斜角度（半導体基板表面に対する傾斜角度）をもたせ
て、第１導電型不純物領域のゲート電極端からの幅がｄ
となるように行う。ここで、傾斜角度θは、上記関係式
を満たすように、ゲート電極とレジスト膜との総膜厚
ｔ、１対のゲート電極間距離ｓ及び第１導電型低濃度領
域のゲート電極端からの距離ｄを考慮して決定すること
ができ、例えば、５０〜６０°程度が挙げられる。
ゲート電極近傍にのみ第１導電型低濃度領域を形成でき
るように、他方のゲート電極をマスクとして用いて斜め
イオン注入する。この際の斜めイオン注入は、他方のゲ
ート電極側から、すなわち一方のゲート電極に対してソ
ース／ドレイン領域となる領域のいずれか一方、好まし
くはドレイン領域側から、ドレイン領域側の一方のゲー
ト電極近傍のみに第１導電型不純物が注入されるような
傾斜角度（半導体基板表面に対する傾斜角度）をもたせ
て、第１導電型不純物領域のゲート電極端からの幅がｄ
となるように行う。ここで、傾斜角度θは、上記関係式
を満たすように、ゲート電極とレジスト膜との総膜厚
ｔ、１対のゲート電極間距離ｓ及び第１導電型低濃度領
域のゲート電極端からの距離ｄを考慮して決定すること
ができ、例えば、５０〜６０°程度が挙げられる。
【００１１】つまり、ドレイン領域側から上記の傾斜角
度で斜めイオン注入しようとすると、他方のゲート電極
により、半導体基板上に影となる領域が生じ、この領域
にはイオン注入が行われない。よって、他方のゲート電
極側、つまりドレイン領域側の半導体基板の一方のゲー
ト電極近傍にのみ第１導電型低濃度領域をゲート電極端
からの幅ｄの範囲に形成することができる。ここで、ド
レイン領域側の半導体基板のゲート電極近傍とは、通
常、ゲート電極に形成されるサイドウォールスペーサが
形成される領域程度の幅を有する領域を意味する。例え
ば、通常、ゲート電極側壁に形成されるサイドウォール
スペーサは、膜厚２００〜２４０ｎｍ程度の絶縁膜を全
面エッチバックすることにより形成することができ、サ
イドウォールスペーサの半導体基板領域直上の幅は０．
１〜０．１５μｍ程度である。よって、ドレイン領域側
の半導体基板のゲート電極近傍としては、ゲート電極端
から０．１〜０．１５μｍ程度の幅ｄの領域内（図１
（ｄ）中、ｄ参照）とすることができる。
度で斜めイオン注入しようとすると、他方のゲート電極
により、半導体基板上に影となる領域が生じ、この領域
にはイオン注入が行われない。よって、他方のゲート電
極側、つまりドレイン領域側の半導体基板の一方のゲー
ト電極近傍にのみ第１導電型低濃度領域をゲート電極端
からの幅ｄの範囲に形成することができる。ここで、ド
レイン領域側の半導体基板のゲート電極近傍とは、通
常、ゲート電極に形成されるサイドウォールスペーサが
形成される領域程度の幅を有する領域を意味する。例え
ば、通常、ゲート電極側壁に形成されるサイドウォール
スペーサは、膜厚２００〜２４０ｎｍ程度の絶縁膜を全
面エッチバックすることにより形成することができ、サ
イドウォールスペーサの半導体基板領域直上の幅は０．
１〜０．１５μｍ程度である。よって、ドレイン領域側
の半導体基板のゲート電極近傍としては、ゲート電極端
から０．１〜０．１５μｍ程度の幅ｄの領域内（図１
（ｄ）中、ｄ参照）とすることができる。
【００１２】また、この斜めイオン注入により、第１導
電型不純物がゲート電極下に入り込みすぎないようにす
ることが必要である。よって、イオン注入の条件は、例
えば、注入角度θ、イオン種等により適宜調整すること
ができるが、例えば、イオン種が砒素イオン又はＢＦ2+
の場合には、加速エネルギーは１０〜２０ＫｅＶ程度、
注入量は１〜１０×１０14ｃｍ-2程度が挙げられる。こ
れにより、第１導電型低濃度領域は、不純物濃度が１×
１０17〜１×１０18ｃｍ-3程度で形成することができ
る。
電型不純物がゲート電極下に入り込みすぎないようにす
ることが必要である。よって、イオン注入の条件は、例
えば、注入角度θ、イオン種等により適宜調整すること
ができるが、例えば、イオン種が砒素イオン又はＢＦ2+
の場合には、加速エネルギーは１０〜２０ＫｅＶ程度、
注入量は１〜１０×１０14ｃｍ-2程度が挙げられる。こ
れにより、第１導電型低濃度領域は、不純物濃度が１×
１０17〜１×１０18ｃｍ-3程度で形成することができ
る。
【００１３】工程（ｂ）において、半導体基板に対して
垂直な方向から第２導電型不純物をイオン注入する。こ
の際のイオン注入の条件は、例えば、イオン種等により
適宜調整することができるが、イオン種がＢＦ2+の場合
には、加速エネルギーは３０〜５０ＫｅＶ程度、注入量
は１〜２×１０15ｃｍ-2程度が挙げられる。これによ
り、第１導電型低濃度領域を、不純物濃度が１×１０17
〜１×１０18ｃｍ-3程度の第２導電型低濃度領域に変換
することができるとともに、不純物濃度が、１×１０19
〜１×１０20ｃｍ-3程度の第２導電型高濃度のソース／
ドレイン領域を形成することができる。また、イオン種
が砒素イオンの場合には、加速エネルギーは４０〜６０
ＫｅＶ程度、注入量は１〜５×１０15ｃｍ-2程度が挙げ
られる。これにより、第１導電型低濃度領域を、不純物
濃度が１×１０17〜１×１０18ｃｍ -3程度の第２導電型
低濃度領域に変換することができるとともに、不純物濃
度が、１×１０20〜１×１０21ｃｍ-3程度の第２導電型
高濃度のソース／ドレイン領域を形成することができ
る。これにより、ドレイン領域端にのみ第２導電型低濃
度領域を有する非対称ＬＤＤ構造の半導体装置を形成す
ることができる。
垂直な方向から第２導電型不純物をイオン注入する。こ
の際のイオン注入の条件は、例えば、イオン種等により
適宜調整することができるが、イオン種がＢＦ2+の場合
には、加速エネルギーは３０〜５０ＫｅＶ程度、注入量
は１〜２×１０15ｃｍ-2程度が挙げられる。これによ
り、第１導電型低濃度領域を、不純物濃度が１×１０17
〜１×１０18ｃｍ-3程度の第２導電型低濃度領域に変換
することができるとともに、不純物濃度が、１×１０19
〜１×１０20ｃｍ-3程度の第２導電型高濃度のソース／
ドレイン領域を形成することができる。また、イオン種
が砒素イオンの場合には、加速エネルギーは４０〜６０
ＫｅＶ程度、注入量は１〜５×１０15ｃｍ-2程度が挙げ
られる。これにより、第１導電型低濃度領域を、不純物
濃度が１×１０17〜１×１０18ｃｍ -3程度の第２導電型
低濃度領域に変換することができるとともに、不純物濃
度が、１×１０20〜１×１０21ｃｍ-3程度の第２導電型
高濃度のソース／ドレイン領域を形成することができ
る。これにより、ドレイン領域端にのみ第２導電型低濃
度領域を有する非対称ＬＤＤ構造の半導体装置を形成す
ることができる。
【００１４】本発明の半導体装置の製造方法において
は、上記工程の前、間、後に、洗浄、絶縁膜の形成、保
護膜の形成、チャネル注入、熱処理、層間絶縁膜の形
成、コンタクトホールの形成、配線の形成等、通常半導
体装置を形成する際に行われる１以上の処理を行っても
よい。特に、斜めイオン注入と垂直方向からのイオン注
入との間に、イオン注入の際の基板に対するダメージを
軽減するために、注入保護酸化膜を形成することが好ま
しい。この際の注入保護膜は、酸化処理により形成する
ことが好ましい。この酸化処理によって、半導体基板上
全面に膜厚５０〜２００Å程度のシリコン酸化膜を形成
することができるとともに、特に工程（ａ）においてイ
オン注入された領域上には、増速酸化により膜厚３００
〜４００Å程度の厚膜状のシリコン酸化膜を形成するこ
とができる。このような部分的に厚膜として形成された
注入保護酸化膜は、工程（ｂ）においてイオン注入する
際に、厚膜領域においては半導体基板表面近傍にピーク
をもつように不純物が注入されるため、第１導電型低濃
度領域を、ソース／ドレイン領域よりも浅い第２導電型
低濃度領域に変換することができるため、好都合であ
る。
は、上記工程の前、間、後に、洗浄、絶縁膜の形成、保
護膜の形成、チャネル注入、熱処理、層間絶縁膜の形
成、コンタクトホールの形成、配線の形成等、通常半導
体装置を形成する際に行われる１以上の処理を行っても
よい。特に、斜めイオン注入と垂直方向からのイオン注
入との間に、イオン注入の際の基板に対するダメージを
軽減するために、注入保護酸化膜を形成することが好ま
しい。この際の注入保護膜は、酸化処理により形成する
ことが好ましい。この酸化処理によって、半導体基板上
全面に膜厚５０〜２００Å程度のシリコン酸化膜を形成
することができるとともに、特に工程（ａ）においてイ
オン注入された領域上には、増速酸化により膜厚３００
〜４００Å程度の厚膜状のシリコン酸化膜を形成するこ
とができる。このような部分的に厚膜として形成された
注入保護酸化膜は、工程（ｂ）においてイオン注入する
際に、厚膜領域においては半導体基板表面近傍にピーク
をもつように不純物が注入されるため、第１導電型低濃
度領域を、ソース／ドレイン領域よりも浅い第２導電型
低濃度領域に変換することができるため、好都合であ
る。
【００１５】以下に本発明の半導体装置の実施の形態を
図面に基いて説明する。まず、チャネル注入時の基板へ
のダメージを軽減するために膜厚２００Å程度の酸化膜
（図示せず）を形成し、その後、チャネル注入
（11Ｂ+、注入エネルギー：２０ＫｅＶ、注入量：１．
０〜１０×１０12ｃｍ-2）を行う。その後、ＲＣＡ洗浄
等の前洗浄を十分行い、図１（ａ）に示したように、シ
リコン基板１上に、ゲート酸化（９００℃）によりゲー
ト絶縁膜２ａ（９０Å）を形成する。このゲート絶縁膜
２ａ上に、ポリシリコン膜３ａの堆積（ＳｉＨ4ガス、
６２０℃、膜厚１０００Å）を行い、続いてＷＳｉ膜４
ａの堆積（３６０℃、膜厚１０００Å）を行う。
図面に基いて説明する。まず、チャネル注入時の基板へ
のダメージを軽減するために膜厚２００Å程度の酸化膜
（図示せず）を形成し、その後、チャネル注入
（11Ｂ+、注入エネルギー：２０ＫｅＶ、注入量：１．
０〜１０×１０12ｃｍ-2）を行う。その後、ＲＣＡ洗浄
等の前洗浄を十分行い、図１（ａ）に示したように、シ
リコン基板１上に、ゲート酸化（９００℃）によりゲー
ト絶縁膜２ａ（９０Å）を形成する。このゲート絶縁膜
２ａ上に、ポリシリコン膜３ａの堆積（ＳｉＨ4ガス、
６２０℃、膜厚１０００Å）を行い、続いてＷＳｉ膜４
ａの堆積（３６０℃、膜厚１０００Å）を行う。
【００１６】次いで、図１（ｂ）に示したように、得ら
れたシリコン基板１上にレジストを塗布し、フォトリソ
グラフィ及びエッチング工程によりレジストをパターニ
ングしてレジストマスク５を形成する。このレジストマ
スク５を用いて、ＷＳｉ膜４ａ、ポリシリコン膜３ａ及
びゲート絶縁膜２ａをドライエッチングして、ゲート電
極間の距離ｓが０．５〜０．７５μｍ程度の一対のゲー
ト電極６（膜厚：２０００Å、ゲート電極及びレジスト
膜の総膜厚：７０００Å）及び配線の一部を形成する。
れたシリコン基板１上にレジストを塗布し、フォトリソ
グラフィ及びエッチング工程によりレジストをパターニ
ングしてレジストマスク５を形成する。このレジストマ
スク５を用いて、ＷＳｉ膜４ａ、ポリシリコン膜３ａ及
びゲート絶縁膜２ａをドライエッチングして、ゲート電
極間の距離ｓが０．５〜０．７５μｍ程度の一対のゲー
ト電極６（膜厚：２０００Å、ゲート電極及びレジスト
膜の総膜厚：７０００Å）及び配線の一部を形成する。
【００１７】続いて、図１（ｃ）に示したように、ゲー
ト電極６及びレジストマスク５をマスクとして用いて、
シリコン基板１表面に対して、５０〜６０°の傾斜角度
θで、一定の方向から75Ａｓ+注入を行い、ゲート電極
６端部から、幅ｄが０．１〜０．１５μｍ程度の低濃度
領域７を形成する。この際の注入条件は、注入エネルギ
ー：１０〜２０ＫｅＶ、注入量：１．０〜１０．０×１
０14ｃｍ-2程度が適当である。その後、図１（ｄ）に示
したように、レジストマスク５を剥離し、得られたシリ
コン基板１上全面を酸化して、膜厚１００Å程度の酸化
膜８を形成する。この酸化膜８は、次工程のイオン注入
の基板へのダメージを軽減するためのものである。
ト電極６及びレジストマスク５をマスクとして用いて、
シリコン基板１表面に対して、５０〜６０°の傾斜角度
θで、一定の方向から75Ａｓ+注入を行い、ゲート電極
６端部から、幅ｄが０．１〜０．１５μｍ程度の低濃度
領域７を形成する。この際の注入条件は、注入エネルギ
ー：１０〜２０ＫｅＶ、注入量：１．０〜１０．０×１
０14ｃｍ-2程度が適当である。その後、図１（ｄ）に示
したように、レジストマスク５を剥離し、得られたシリ
コン基板１上全面を酸化して、膜厚１００Å程度の酸化
膜８を形成する。この酸化膜８は、次工程のイオン注入
の基板へのダメージを軽減するためのものである。
【００１８】次いで、図１（ｅ）に示したように、シリ
コン基板１に対して垂直な方向から 49ＢＦ2+注入を行っ
て、高濃度のソース／ドレイン領域９を形成するととも
に、低濃度領域７をｐ型の低濃度領域９ａに変換する。
この際の注入条件は、注入エネルギー：４０ＫｅＶ、注
入量：１．０〜２．０×１０15ｃｍ-2程度が適当であ
る。続いて、図１（ｆ）に示したように、酸化膜８を除
去した後、得られたシリコン基板１上全面に層間絶縁膜
１０を形成し、表面を全面エッチバックにより平滑化す
る。その後、この層間絶縁膜１０にコンタクトホールを
形成し、コンタクトホールを含む層間絶縁膜１０上にＡ
ｌＣｕ膜を形成し、パターニングして金属配線１１を形
成する。このような方法により、ドレイン領域端にのみ
低濃度領域が配置した非対称の半導体装置を形成するこ
とができる。
コン基板１に対して垂直な方向から 49ＢＦ2+注入を行っ
て、高濃度のソース／ドレイン領域９を形成するととも
に、低濃度領域７をｐ型の低濃度領域９ａに変換する。
この際の注入条件は、注入エネルギー：４０ＫｅＶ、注
入量：１．０〜２．０×１０15ｃｍ-2程度が適当であ
る。続いて、図１（ｆ）に示したように、酸化膜８を除
去した後、得られたシリコン基板１上全面に層間絶縁膜
１０を形成し、表面を全面エッチバックにより平滑化す
る。その後、この層間絶縁膜１０にコンタクトホールを
形成し、コンタクトホールを含む層間絶縁膜１０上にＡ
ｌＣｕ膜を形成し、パターニングして金属配線１１を形
成する。このような方法により、ドレイン領域端にのみ
低濃度領域が配置した非対称の半導体装置を形成するこ
とができる。
【００１９】
【発明の効果】本発明によれば、まず、隣接するゲート
電極をマスクとして利用することにより、ドレイン端に
のみ第１導電型低濃度領域を形成し、次いで、この第１
導電型低濃度領域を第２導電型低濃度領域に変換すると
同時に、第２導電型高濃度領域であるソース／ドレイン
領域を形成するため、サイドウォールスペーサの形成を
行うことなく、ドレイン端にのみ確実にＬＤＤ領域を形
成することができる。よって、半導体装置の製造工程を
簡略化することが可能となり、ひいては製造コストの削
減を実現することができる。
電極をマスクとして利用することにより、ドレイン端に
のみ第１導電型低濃度領域を形成し、次いで、この第１
導電型低濃度領域を第２導電型低濃度領域に変換すると
同時に、第２導電型高濃度領域であるソース／ドレイン
領域を形成するため、サイドウォールスペーサの形成を
行うことなく、ドレイン端にのみ確実にＬＤＤ領域を形
成することができる。よって、半導体装置の製造工程を
簡略化することが可能となり、ひいては製造コストの削
減を実現することができる。
【００２０】しかも、従来技術でのように、ゲート電極
自体に特別な加工を行うことなく、ドレイン端にのみ確
実にＬＤＤ領域を形成することができるため、特性の安
定した信頼性の高い半導体装置を低コストで製造するこ
とができることとなる。さらに、第２導電型高濃度領域
は、垂直方向のイオン注入により形成することができる
ため、ゲート電極下への不純物の回り込みを回避するこ
とができ、さらに特性の安定した信頼性の高い半導体装
置を製造することができる。また、上記のように製造工
程の簡略化を実現しながら、短チャネル効果を抑制する
ことができるとともに、同じ不純物濃度のソース／ドレ
イン領域を形成することによりソース／ドレイン領域の
抵抗値を低く維持して高ドライブ電流を得ることがで
き、半導体装置の微細化が進んだ場合でも高速化を図る
ことが可能となる。
自体に特別な加工を行うことなく、ドレイン端にのみ確
実にＬＤＤ領域を形成することができるため、特性の安
定した信頼性の高い半導体装置を低コストで製造するこ
とができることとなる。さらに、第２導電型高濃度領域
は、垂直方向のイオン注入により形成することができる
ため、ゲート電極下への不純物の回り込みを回避するこ
とができ、さらに特性の安定した信頼性の高い半導体装
置を製造することができる。また、上記のように製造工
程の簡略化を実現しながら、短チャネル効果を抑制する
ことができるとともに、同じ不純物濃度のソース／ドレ
イン領域を形成することによりソース／ドレイン領域の
抵抗値を低く維持して高ドライブ電流を得ることがで
き、半導体装置の微細化が進んだ場合でも高速化を図る
ことが可能となる。
【図１】本発明の半導体装置の製造方法の実施例を説明
するための要部の概略断面製造工程図である。
するための要部の概略断面製造工程図である。
【図２】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。
要部の概略断面製造工程図である。
【図３】従来の別の半導体装置の製造方法を説明するた
めの要部の概略断面製造工程図である。
めの要部の概略断面製造工程図である。
【図４】従来のさらに別の半導体装置の製造方法を説明
するための要部の概略断面製造工程図である。
するための要部の概略断面製造工程図である。
１ シリコン基板（半導体基板） ２ａ、２ ゲート絶縁膜 ３ａ ポリシリコン膜 ４ａ ＷＳｉ膜 ５ レジストマスク ６ ゲート電極 ７ 低濃度領域（第１導電型低濃度領域） ８ 酸化膜（注入保護酸化膜） ９ ソース／ドレイン領域（第２導電型高濃度ソース／
ドレイン領域） ９ａ Ｐ型低濃度領域（第２導電型低濃度領域） １０ 層間絶縁膜 １１ 金属配線
ドレイン領域） ９ａ Ｐ型低濃度領域（第２導電型低濃度領域） １０ 層間絶縁膜 １１ 金属配線
Claims (3)
- 【請求項１】 （ａ）レジスト膜を用いて半導体基板上
に少なくとも１対のゲート電極を形成し、かつ該１対の
ゲート電極のうち一方のゲート電極近傍にのみ第１導電
型低濃度領域を形成できるように、他方のゲート電極を
マスクとして用いて斜めイオン注入し、その際、前記ゲ
ート電極及びレジスト膜の総膜厚ｔ、ゲート電極間距離
ｓ、前記第１導電型低濃度領域のゲート電極端からの幅
ｄ及び半導体基板表面からの傾斜角度θが、下記式 ｔａｎθ＝ｔ／（ｓ−ｄ） を満たすように設定され、 （ｂ）前記半導体基板に対して垂直な方向から第２導電
型不純物をイオン注入して、前記第１導電型低濃度領域
を第２導電型低濃度領域に変換するとともに、第２導電
型高濃度ソース／ドレイン領域を形成することからなる
ドレイン領域端にのみ第２導電型低濃度領域を有する非
対称ＬＤＤ構造の半導体装置の製造方法。 - 【請求項２】 斜めイオン注入と垂直方向からのイオン
注入との間に、さらに得られた半導体基板上全面に、酸
化処理により注入保護酸化膜を形成する請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載の方法により形成
されてなる非対称ＬＤＤ構造の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01730999A JP3394204B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法及び該方法により形成された半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01730999A JP3394204B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法及び該方法により形成された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216384A true JP2000216384A (ja) | 2000-08-04 |
| JP3394204B2 JP3394204B2 (ja) | 2003-04-07 |
Family
ID=11940422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01730999A Expired - Fee Related JP3394204B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体装置の製造方法及び該方法により形成された半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394204B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746924B1 (en) | 2003-02-27 | 2004-06-08 | International Business Machines Corporation | Method of forming asymmetric extension mosfet using a drain side spacer |
| CN1310288C (zh) * | 2002-10-08 | 2007-04-11 | 松下电器产业株式会社 | 半导体装置的制造方法 |
| CN116571850A (zh) * | 2023-05-12 | 2023-08-11 | 洛阳船舶材料研究所(中国船舶集团有限公司第七二五研究所) | 一种用于tig焊接的集成式双钨极焊炬 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104362177B (zh) * | 2014-10-10 | 2018-09-04 | 京东方科技集团股份有限公司 | 一种nmos器件及其制作方法 |
-
1999
- 1999-01-26 JP JP01730999A patent/JP3394204B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1310288C (zh) * | 2002-10-08 | 2007-04-11 | 松下电器产业株式会社 | 半导体装置的制造方法 |
| US6746924B1 (en) | 2003-02-27 | 2004-06-08 | International Business Machines Corporation | Method of forming asymmetric extension mosfet using a drain side spacer |
| CN116571850A (zh) * | 2023-05-12 | 2023-08-11 | 洛阳船舶材料研究所(中国船舶集团有限公司第七二五研究所) | 一种用于tig焊接的集成式双钨极焊炬 |
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| Publication number | Publication date |
|---|---|
| JP3394204B2 (ja) | 2003-04-07 |
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