JPH07321609A - ホールド機能付きｄ型フリップフロップ装置 - Google Patents
ホールド機能付きｄ型フリップフロップ装置Info
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- JPH07321609A JPH07321609A JP6116418A JP11641894A JPH07321609A JP H07321609 A JPH07321609 A JP H07321609A JP 6116418 A JP6116418 A JP 6116418A JP 11641894 A JP11641894 A JP 11641894A JP H07321609 A JPH07321609 A JP H07321609A
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- 230000002457 bidirectional effect Effects 0.000 claims description 26
- 230000000630 rising effect Effects 0.000 abstract description 3
- 230000009977 dual effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- NTJHUKMPVIFDNY-XFDPNJHTSA-N (6r,7r)-7-[[(2z)-2-(5-amino-1,2,4-thiadiazol-3-yl)-2-methoxyiminoacetyl]amino]-3-(imidazo[1,2-b]pyridazin-4-ium-1-ylmethyl)-8-oxo-5-thia-1-azabicyclo[4.2.0]oct-2-ene-2-carboxylic acid;chloride Chemical class [Cl-].N([C@@H]1C(N2C(=C(CN3C4=CC=CN=[N+]4C=C3)CS[C@@H]21)C(O)=O)=O)C(=O)\C(=N/OC)C1=NSC(N)=N1 NTJHUKMPVIFDNY-XFDPNJHTSA-N 0.000 description 1
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】
【目的】 クロックに対し同期式で，かつ最小限のトラ
ンジスタ追加によりホールド機能付きＤ型フリップフロ
ップを提供する。 【構成】 ホールド機能付きＤ型フリップフロップ装置
は，第１の帰還ループを有する第１のＤラッチ回路１０
と，前記第１のＤラッチ回路１０の出力を制御する第１
のスイッチ回路と，前記第１のスイッチ回路に直列接続
されるとともに，第２の帰還ループを備えた第２のＤラ
ッチ回路２０と，前記第２の帰還ループを制御する第２
のスイッチ回路とを有する。
ンジスタ追加によりホールド機能付きＤ型フリップフロ
ップを提供する。 【構成】 ホールド機能付きＤ型フリップフロップ装置
は，第１の帰還ループを有する第１のＤラッチ回路１０
と，前記第１のＤラッチ回路１０の出力を制御する第１
のスイッチ回路と，前記第１のスイッチ回路に直列接続
されるとともに，第２の帰還ループを備えた第２のＤラ
ッチ回路２０と，前記第２の帰還ループを制御する第２
のスイッチ回路とを有する。
Description
【０００１】
【産業上の利用分野】本発明は，Ｄ型フリップフロップ
装置に関し，特に出力信号をホールドすることができる
Ｄ型フリップフロップ装置に関する。
装置に関し，特に出力信号をホールドすることができる
Ｄ型フリップフロップ装置に関する。
【０００２】
【従来の技術】従来のＤ型フリップフロップ装置には，
図４及び図５に示されるものがある。図４に示されるフ
リップフロップ装置装置は，クロック制御型ホールド機
能付きフリップフロップ装置と呼ばれるもので，フリッ
プフロップ回路５６のクロック入力端子５２の入力段に
制御回路５５を挿入し，クロック入力端子５２からの入
力を静止させることによりデータをホールドさせてい
る。また，図５に示されるフリップフロップ装置は，デ
ータセレクト型と呼ばれるフリップフロップ装置で，フ
リップフロップ回路５６のデータ５１の入力段にセレク
タ回路５７を挿入し，出力データを帰還させ，Ｄ型フリ
ップフロップ回路５６の入力データとすることによりホ
ールド機能を実現している。
図４及び図５に示されるものがある。図４に示されるフ
リップフロップ装置装置は，クロック制御型ホールド機
能付きフリップフロップ装置と呼ばれるもので，フリッ
プフロップ回路５６のクロック入力端子５２の入力段に
制御回路５５を挿入し，クロック入力端子５２からの入
力を静止させることによりデータをホールドさせてい
る。また，図５に示されるフリップフロップ装置は，デ
ータセレクト型と呼ばれるフリップフロップ装置で，フ
リップフロップ回路５６のデータ５１の入力段にセレク
タ回路５７を挿入し，出力データを帰還させ，Ｄ型フリ
ップフロップ回路５６の入力データとすることによりホ
ールド機能を実現している。
【０００３】
【発明が解決しようとする課題】上記従来技術のうち，
図４に示すクロック制御型ホールド機能付きＤ型フリッ
プフロップでは，クロック５２とホールド制御信号５３
との位相によりフリップフロップがクロックに非同期式
になる可能性があった。また，図５に示すデータセレク
ト型ホールド機能付きＤ型フリップフロップでは，セレ
クタ回路５７を構成するために多くのトランジスタが必
要となり，構成面積および消費電力が増加するという問
題点があった。
図４に示すクロック制御型ホールド機能付きＤ型フリッ
プフロップでは，クロック５２とホールド制御信号５３
との位相によりフリップフロップがクロックに非同期式
になる可能性があった。また，図５に示すデータセレク
ト型ホールド機能付きＤ型フリップフロップでは，セレ
クタ回路５７を構成するために多くのトランジスタが必
要となり，構成面積および消費電力が増加するという問
題点があった。
【０００４】そこで，本発明の技術的課題は，フリップ
フロップ装置において，クロックに対し同期式で，かつ
最小限のトランジスタ追加によりホールド機能を持たせ
たホールド機能付きＤ型フリップフロップを提供するこ
とにある。
フロップ装置において，クロックに対し同期式で，かつ
最小限のトランジスタ追加によりホールド機能を持たせ
たホールド機能付きＤ型フリップフロップを提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のホールド機能付
きＤ型フリップフロップ装置は，第１の帰還ループを有
する第１のＤラッチ回路と，前記第１のＤラッチ回路の
出力を制御する第１のスイッチ回路と，前記第１のスイ
ッチ回路に直列接続されるとともに第２の帰還ループを
備えた第２のＤラッチ回路と，前記第２の帰還ループを
制御する第２のスイッチ回路とを有することを特徴とし
ている。
きＤ型フリップフロップ装置は，第１の帰還ループを有
する第１のＤラッチ回路と，前記第１のＤラッチ回路の
出力を制御する第１のスイッチ回路と，前記第１のスイ
ッチ回路に直列接続されるとともに第２の帰還ループを
備えた第２のＤラッチ回路と，前記第２の帰還ループを
制御する第２のスイッチ回路とを有することを特徴とし
ている。
【０００６】また，本発明のホールド機能付きＤ型フリ
ップフロップ装置は，前記第１のＤラッチ回路はクロッ
ク信号によってオンする第１の双方向パスゲートと前記
第１の双方向パスゲートの出力のレベルを反転した信号
を出力する第１のインバータとを備えるとともに，前記
第１の帰還ループは前記第１のインバータの出力のレベ
ルを反転した信号を出力する第２のインバータを備え，
前記第２のＤラッチ回路は前記クロック信号によってオ
ンする第３の双方向パスゲートと前記第３の双方向パス
ゲート出力を反転して出力する第３のインバータとを備
えるとともに，前記第２の帰還ループは前記第３のイン
バータの出力信号のレベルを反転した信号を出力する第
４のインバータを備えていることを特徴としている。
ップフロップ装置は，前記第１のＤラッチ回路はクロッ
ク信号によってオンする第１の双方向パスゲートと前記
第１の双方向パスゲートの出力のレベルを反転した信号
を出力する第１のインバータとを備えるとともに，前記
第１の帰還ループは前記第１のインバータの出力のレベ
ルを反転した信号を出力する第２のインバータを備え，
前記第２のＤラッチ回路は前記クロック信号によってオ
ンする第３の双方向パスゲートと前記第３の双方向パス
ゲート出力を反転して出力する第３のインバータとを備
えるとともに，前記第２の帰還ループは前記第３のイン
バータの出力信号のレベルを反転した信号を出力する第
４のインバータを備えていることを特徴としている。
【０００７】ここで，本発明のホールド機能付きＤ型フ
リップフロップ装置においては，前記第１の帰還ループ
は更に前記第２のインバータに直列接続され前記クロッ
クのレベルを反転した信号によってオンする第１の双方
向パスゲートを備え，前記第２の帰還ループは更に前記
第４インバータの出力端に接続され前記クロック信号に
よってオンする第４の双方向パスゲートを備え，前記第
１のスイッチ回路は前記第２のインバータと前記第３の
双方向パスゲートとの間に介在し前記ホールド信号によ
りオンする第５の双方向パスゲートを備え，前記第２の
スイッチ回路は前記第４の双方向パスゲートに並列に挿
入され前記ホールド信号のレベルを反転した信号によっ
てオンする第６の双方向パスゲートを備えていることが
好ましい。
リップフロップ装置においては，前記第１の帰還ループ
は更に前記第２のインバータに直列接続され前記クロッ
クのレベルを反転した信号によってオンする第１の双方
向パスゲートを備え，前記第２の帰還ループは更に前記
第４インバータの出力端に接続され前記クロック信号に
よってオンする第４の双方向パスゲートを備え，前記第
１のスイッチ回路は前記第２のインバータと前記第３の
双方向パスゲートとの間に介在し前記ホールド信号によ
りオンする第５の双方向パスゲートを備え，前記第２の
スイッチ回路は前記第４の双方向パスゲートに並列に挿
入され前記ホールド信号のレベルを反転した信号によっ
てオンする第６の双方向パスゲートを備えていることが
好ましい。
【０００８】一方，本発明のホールド機能付きＤ型フリ
ップフロップ装置においては，前記第１インバータ及び
前記第１のスイッチ回路はホールド信号によってオンす
るクロックドインバータを備え，前記第１の帰還ループ
は，クロック反転信号によりオンするクロックドインバ
ータを備え，前記第４のインバータと前記第４の双方向
パスゲートと前記第２のスイッチ回路とは前記クロック
信号と前記ホールド信号のレベルを反転した信号とによ
りオンする一つのクロックドインバータにより構成され
ていることが好ましい。
ップフロップ装置においては，前記第１インバータ及び
前記第１のスイッチ回路はホールド信号によってオンす
るクロックドインバータを備え，前記第１の帰還ループ
は，クロック反転信号によりオンするクロックドインバ
ータを備え，前記第４のインバータと前記第４の双方向
パスゲートと前記第２のスイッチ回路とは前記クロック
信号と前記ホールド信号のレベルを反転した信号とによ
りオンする一つのクロックドインバータにより構成され
ていることが好ましい。
【０００９】
【作用】本発明においては，Ｄ型フリップフロップの第
１のＤラッチ回路と第２のＤラッチ回路の接続を強制的
に切断状態にし，第２のＤラッチ回路でホールド状態を
形成することによりホールド機能を実現できる。
１のＤラッチ回路と第２のＤラッチ回路の接続を強制的
に切断状態にし，第２のＤラッチ回路でホールド状態を
形成することによりホールド機能を実現できる。
【００１０】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第１の実施例に係るＤ型フ
リップフロップ装置（以下，Ｄ−ＦＦと呼ぶ）を示す図
である。図１において，データ入力端子１は，第１のＤ
ラッチ回路であるマスタ側Ｄラッチ回路（以下，第１の
Ｄラッチ回路と呼ぶ）１０のデータ入力に接続されてい
る。
リップフロップ装置（以下，Ｄ−ＦＦと呼ぶ）を示す図
である。図１において，データ入力端子１は，第１のＤ
ラッチ回路であるマスタ側Ｄラッチ回路（以下，第１の
Ｄラッチ回路と呼ぶ）１０のデータ入力に接続されてい
る。
【００１２】第１のＤラッチ回路１０は，データ入力端
子１に接続された第１の双方向パスゲート（以下，ＰＧ
という）１１と，これに接続された第１のマスタインバ
ータ１３と，第１のマスタインバータ１３に並列に挿入
された第１の帰還ループをなす第２のＰＧ１２及び第２
のマスタインバータ１４とを備えている。
子１に接続された第１の双方向パスゲート（以下，ＰＧ
という）１１と，これに接続された第１のマスタインバ
ータ１３と，第１のマスタインバータ１３に並列に挿入
された第１の帰還ループをなす第２のＰＧ１２及び第２
のマスタインバータ１４とを備えている。
【００１３】スレーブ側Ｄラッチ回路（以下，第２のラ
ッチ回路と呼ぶ）は，第３のＰＧ２３と第１のスレーブ
インバータ２２とを備えている。また，第２のスレーブ
インバータ２５と第４のＰＧ２４は直列に接続され，こ
の直列回路の両端は，第１のスレーブインバータ２２の
出力端と第３のＰＧ２３の他端に，それぞれ接続されて
第２の帰還ループを構成している。この第２のＤラッチ
回路２０の出力は，データ出力端子４に接続されてい
る。
ッチ回路と呼ぶ）は，第３のＰＧ２３と第１のスレーブ
インバータ２２とを備えている。また，第２のスレーブ
インバータ２５と第４のＰＧ２４は直列に接続され，こ
の直列回路の両端は，第１のスレーブインバータ２２の
出力端と第３のＰＧ２３の他端に，それぞれ接続されて
第２の帰還ループを構成している。この第２のＤラッチ
回路２０の出力は，データ出力端子４に接続されてい
る。
【００１４】第１のＤラッチ回路１０と第２のＤラッチ
回路２０とは，第１のスイッチ回路である第５のＰＧ５
を介して接続されている。
回路２０とは，第１のスイッチ回路である第５のＰＧ５
を介して接続されている。
【００１５】データ入力側に接続され，出力データのホ
ールド機能を制御する第６のＰＧ６は，第２のＤラッチ
回路２０の内部にある第４のＰＧ２４と並列となるよう
に，第２のスレーブインバータ２５の出力側と第３のＰ
Ｇ２３の出力側に接続されている。
ールド機能を制御する第６のＰＧ６は，第２のＤラッチ
回路２０の内部にある第４のＰＧ２４と並列となるよう
に，第２のスレーブインバータ２５の出力側と第３のＰ
Ｇ２３の出力側に接続されている。
【００１６】また，クロック入力端子２は，第１のクロ
ックインバータ７及び第２のクロックインバータ８に接
続され，これら第１及び第２のクロックインバータ７及
び８は，クロック信号（Ｃ信号）のレベルを反転したク
ロック信号（〜Ｃ信号）及びこれのレベルを反転したク
ロック信号（Ｃ信号）をそれぞれ出力する。
ックインバータ７及び第２のクロックインバータ８に接
続され，これら第１及び第２のクロックインバータ７及
び８は，クロック信号（Ｃ信号）のレベルを反転したク
ロック信号（〜Ｃ信号）及びこれのレベルを反転したク
ロック信号（Ｃ信号）をそれぞれ出力する。
【００１７】更に，ホールド制御端子３は，第１のホー
ルド制御インバータ１５及び第２のホールド制御インバ
ータ１６に接続され，これら第１及び第２のホールド制
御インバータ１５及び１６は，ホールド制御信号（信号
Ｈ）またはこれのレベルを反転したホールド制御否定信
号（〜Ｈ信号）をそれぞれ出力する。
ルド制御インバータ１５及び第２のホールド制御インバ
ータ１６に接続され，これら第１及び第２のホールド制
御インバータ１５及び１６は，ホールド制御信号（信号
Ｈ）またはこれのレベルを反転したホールド制御否定信
号（〜Ｈ信号）をそれぞれ出力する。
【００１８】第１のＤラッチ回路１０は，クロック入力
端子２に“ロウ”レベルが入力されると，第１のＰＧ１
１は導通状態，第２のＰＧ１２は非導通状態になり，デ
ータ入力端子１のデータが内部に取り込まれる。一方，
クロック入力端子２に“ハイ”レベルが入力されると，
第１のＰＧ１１は非導通状態になり，第２のＰＧ１２は
導通状態になり，帰還回路を形成しデータを保持する。
端子２に“ロウ”レベルが入力されると，第１のＰＧ１
１は導通状態，第２のＰＧ１２は非導通状態になり，デ
ータ入力端子１のデータが内部に取り込まれる。一方，
クロック入力端子２に“ハイ”レベルが入力されると，
第１のＰＧ１１は非導通状態になり，第２のＰＧ１２は
導通状態になり，帰還回路を形成しデータを保持する。
【００１９】第２のＤラッチ回路２０においては，クロ
ック入力端子２に“ハイ”レベルの信号が入力される
と，第３のＰＧ２３は導通状態になり，第４のＰＧ２４
は非導通状態になり，前段の第５のＰＧ５の出力データ
を内部に取り込み，クロック入力端子２に“ロウ”レベ
ルの信号が入力されると，第３のＰＧ２３は非導通状態
になり，第４のＰＧ２４は導通状態になり，帰還回路を
形成しデータを保持する。
ック入力端子２に“ハイ”レベルの信号が入力される
と，第３のＰＧ２３は導通状態になり，第４のＰＧ２４
は非導通状態になり，前段の第５のＰＧ５の出力データ
を内部に取り込み，クロック入力端子２に“ロウ”レベ
ルの信号が入力されると，第３のＰＧ２３は非導通状態
になり，第４のＰＧ２４は導通状態になり，帰還回路を
形成しデータを保持する。
【００２０】第１のスイッチ回路である第５のＰＧ５
は，ホールド制御端子３に“ロウ”レベルの信号が入力
されると導通状態となり，第１のＤラッチ回路１０のデ
ータを第２のＤラッチ回路２０に出力し，ホールド制御
端子３に“ハイ”レベルの信号が入力されると非導通状
態となり，第１のＤラッチ回路１０と第２のＤラッチ回
路２０とを切断状態にする。
は，ホールド制御端子３に“ロウ”レベルの信号が入力
されると導通状態となり，第１のＤラッチ回路１０のデ
ータを第２のＤラッチ回路２０に出力し，ホールド制御
端子３に“ハイ”レベルの信号が入力されると非導通状
態となり，第１のＤラッチ回路１０と第２のＤラッチ回
路２０とを切断状態にする。
【００２１】第２のスイッチ回路である第６のＰＧ６
は，ホールド制御端子３に“ハイ”レベルの信号が入力
されると導通状態となり，第１のスレーブインバータ２
２の出力データを第２のスレーブインバータ２５に入力
し，第２のＤラッチ回路２０を強制的にホールド状態に
し，ホールド制御端子３に“ロウ”レベルの信号が入力
されると非導通状態になり，第２のＤラッチ回路２０
は，第４のＰＧ２４によりホールド制御される。
は，ホールド制御端子３に“ハイ”レベルの信号が入力
されると導通状態となり，第１のスレーブインバータ２
２の出力データを第２のスレーブインバータ２５に入力
し，第２のＤラッチ回路２０を強制的にホールド状態に
し，ホールド制御端子３に“ロウ”レベルの信号が入力
されると非導通状態になり，第２のＤラッチ回路２０
は，第４のＰＧ２４によりホールド制御される。
【００２２】以上，第５のＰＧ５により第１のＤラッチ
回路１０と第２のＤラッチ回路２０を切断し，第６のＰ
Ｇ６により第２のＤラッチ回路２０を強制的にホールド
状態にすることにより，本発明の実施例のホールド機能
付きＤ−ＦＦ装置を実現している。
回路１０と第２のＤラッチ回路２０を切断し，第６のＰ
Ｇ６により第２のＤラッチ回路２０を強制的にホールド
状態にすることにより，本発明の実施例のホールド機能
付きＤ−ＦＦ装置を実現している。
【００２３】次に，このように構成された本実施例の回
路動作について，図２に示したタイミングチャートを参
照して説明する。
路動作について，図２に示したタイミングチャートを参
照して説明する。
【００２４】図２（ハ）に示すように，ホールド制御端
子３に信号Ｈとして“ロウ”レベルの信号が入力される
と，図２（イ）に示すようにデータ入力端子１より入力
される信号Ｄは，図２（ロ）に示すように，クロック入
力端子２より入力されるクロック信号Ｃの“ロウ”レベ
ルの信号によって第１のＤラッチ回路１０に取り込ま
れ，クロック信号Ｃの立上がりによって，第２のＤラッ
チ回路２０に転送されるとともに，図２（ヘ）に示すよ
うに，出力信号Ｑとしてデータ出力端子４に出力する。
すなわち，一般的なクロック立ち上がり同期のＤ−ＦＦ
装置を構成する。また，図２（ニ）に示すように，信号
Ｍは，マスタＤラッチ出力信号で第１のマスタインバー
タ１３の出力，及び図２（ホ）に示すように，信号Ｓ
は，スレーブＤラッチ入力信号Ｓで，第５のＰＧ５の出
力を示している。
子３に信号Ｈとして“ロウ”レベルの信号が入力される
と，図２（イ）に示すようにデータ入力端子１より入力
される信号Ｄは，図２（ロ）に示すように，クロック入
力端子２より入力されるクロック信号Ｃの“ロウ”レベ
ルの信号によって第１のＤラッチ回路１０に取り込ま
れ，クロック信号Ｃの立上がりによって，第２のＤラッ
チ回路２０に転送されるとともに，図２（ヘ）に示すよ
うに，出力信号Ｑとしてデータ出力端子４に出力する。
すなわち，一般的なクロック立ち上がり同期のＤ−ＦＦ
装置を構成する。また，図２（ニ）に示すように，信号
Ｍは，マスタＤラッチ出力信号で第１のマスタインバー
タ１３の出力，及び図２（ホ）に示すように，信号Ｓ
は，スレーブＤラッチ入力信号Ｓで，第５のＰＧ５の出
力を示している。
【００２５】ホールド制御端子３に図２（ハ）に示すよ
うな信号Ｈとして“ハイ”レベルの信号が入力される
と，クロック入力端子２より入力されるクロック信号Ｃ
の値に関係なく第６のＰＧ６が導通状態になるため，第
２のＤラッチ回路２０は内部で帰還ループが形成されホ
ールド状態となる。また，第５のＰＧ５は非導通状態と
なるため，第１のＤラッチ回路１０と第２のＤラッチ回
路２０は，図２（ニ），及び（ホ）に示すように切断さ
れ，第２のＤラッチ回路２０のデータは，第１のＤラッ
チ回路１０からは，破壊されない。
うな信号Ｈとして“ハイ”レベルの信号が入力される
と，クロック入力端子２より入力されるクロック信号Ｃ
の値に関係なく第６のＰＧ６が導通状態になるため，第
２のＤラッチ回路２０は内部で帰還ループが形成されホ
ールド状態となる。また，第５のＰＧ５は非導通状態と
なるため，第１のＤラッチ回路１０と第２のＤラッチ回
路２０は，図２（ニ），及び（ホ）に示すように切断さ
れ，第２のＤラッチ回路２０のデータは，第１のＤラッ
チ回路１０からは，破壊されない。
【００２６】また，図２（ヘ）に示す出力信号Ｑは，図
２（ハ）に示す信号Ｈが“ロウ”レベルに解除された
後，図２（ロ）に示すクロック信号Ｃが立ち上がり，第
２のＤラッチ回路２０のデータが書き換わるまでホール
ドし，クロック信号Ｃの立ち上がりに同期して書き換わ
る。
２（ハ）に示す信号Ｈが“ロウ”レベルに解除された
後，図２（ロ）に示すクロック信号Ｃが立ち上がり，第
２のＤラッチ回路２０のデータが書き換わるまでホール
ドし，クロック信号Ｃの立ち上がりに同期して書き換わ
る。
【００２７】図３（ａ）は本発明の第２実施例に係るＤ
−ＦＦ装置を示す図であり，クロックドインバータ（以
下，ＣＩＮＶと呼ぶ）を用いて構成している。図３
（ａ）に示すように，第１のＣＩＮＶ１７によりＤラッ
チ回路１０とＤラッチ回路２０とを切断し，２並列クロ
ックインバータである第３のＣＩＮＶ２６によりＤラッ
チ回路２０内を強制的にホールド状態にすることによ
り，第２実施例に関わるホールド機能付きＤ−ＦＦ装置
を実現している。
−ＦＦ装置を示す図であり，クロックドインバータ（以
下，ＣＩＮＶと呼ぶ）を用いて構成している。図３
（ａ）に示すように，第１のＣＩＮＶ１７によりＤラッ
チ回路１０とＤラッチ回路２０とを切断し，２並列クロ
ックインバータである第３のＣＩＮＶ２６によりＤラッ
チ回路２０内を強制的にホールド状態にすることによ
り，第２実施例に関わるホールド機能付きＤ−ＦＦ装置
を実現している。
【００２８】図３（ｂ）は図３（ａ）の第１及び第２の
ＣＩＮＶ１７，１８の構成を示す図であり，図３（ｂ）
の上図で示される第１及び第２のＣＩＮＶ１７，１８
は，下図のようなトランジスタ回路により構成されてい
る。また，図３（ｃ）はＣＩＮＶ２６の構成を示す図で
あり，図３（ｂ）の上図で示される第３のＣＩＮＶ２６
は，図３の下図のトランジスタ回路によって構成されて
いる。
ＣＩＮＶ１７，１８の構成を示す図であり，図３（ｂ）
の上図で示される第１及び第２のＣＩＮＶ１７，１８
は，下図のようなトランジスタ回路により構成されてい
る。また，図３（ｃ）はＣＩＮＶ２６の構成を示す図で
あり，図３（ｂ）の上図で示される第３のＣＩＮＶ２６
は，図３の下図のトランジスタ回路によって構成されて
いる。
【００２９】第２実施例に係るＤ−ＦＦ装置の動作は，
実質的に第１実施例と同じである。
実質的に第１実施例と同じである。
【００３０】即ち，ＤＦＦのマスタ側順方向インバータ
をクロックドインバータ（第１のＣＩＮＶ１７）とし，
スレーブ側帰還インバータを２並列クロックインバータ
（第３のＣＩＮＶ２６）としている。この第１のＣＩＮ
Ｖ１７はホールド制御信号によりホールド時にＯＦＦ
（ハイインピーダンス）状態となり，第３のＣＩＮＶ２
６は，ホールド時に強制的にインバータと同等の回路と
なる。以上のことにより，ホールド時は，スレーブ側で
ループ回路を形成して，データの保持を行い，マスタ側
をハイインピーダンス状態に固定し，クロック変化によ
る外部からのデータ破壊を防ぎ，ゴールド機能を実現し
ている。
をクロックドインバータ（第１のＣＩＮＶ１７）とし，
スレーブ側帰還インバータを２並列クロックインバータ
（第３のＣＩＮＶ２６）としている。この第１のＣＩＮ
Ｖ１７はホールド制御信号によりホールド時にＯＦＦ
（ハイインピーダンス）状態となり，第３のＣＩＮＶ２
６は，ホールド時に強制的にインバータと同等の回路と
なる。以上のことにより，ホールド時は，スレーブ側で
ループ回路を形成して，データの保持を行い，マスタ側
をハイインピーダンス状態に固定し，クロック変化によ
る外部からのデータ破壊を防ぎ，ゴールド機能を実現し
ている。
【００３１】
【発明の効果】以上説明したように，本発明ではＤ型フ
リップフロップ装置においてクロックに対し同期式のホ
ールド機能には，１４〜１６個のトランジスタを要して
いたものをわずか８個のトランジスタで実現できるの
で，レイアウト面積の縮小，消費電力の低減に効果があ
るＤ型フリップフロップ装置を提供することができる。
リップフロップ装置においてクロックに対し同期式のホ
ールド機能には，１４〜１６個のトランジスタを要して
いたものをわずか８個のトランジスタで実現できるの
で，レイアウト面積の縮小，消費電力の低減に効果があ
るＤ型フリップフロップ装置を提供することができる。
【図１】本発明の第１実施例に係るホールド機能付きＤ
型フリップフロップ装置の回路構成図である。
型フリップフロップ装置の回路構成図である。
【図２】図１に示す回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第１実施例に係るホールド機能付きＤ
型フリップフロップ装置の回路構成図である。
型フリップフロップ装置の回路構成図である。
【図４】従来のホールド機能付きＤ型フリップフロップ
装置の一例を示す回路構成図である。
装置の一例を示す回路構成図である。
【図５】従来のホールド機能付きＤ型フリップフロップ
装置の他の一例を示す回路構成図である。
装置の他の一例を示す回路構成図である。
１ データ入力端子 ２ クロック入力端子 ３ ホールド制御端子 ４ データ出力端子 ５ 第５の双方向パスゲート（ＰＧ） ６ 第６の双方向パスゲート（ＰＧ） ７ 第１のクロックインバータ ８ 第２のクロックインバータ １０ 第１のＤラッチ回路 １１ 第１の双方向パスゲート（ＰＧ） １２ 第２の双方向パスゲート（ＰＧ） １３ 第１のマスタインバータ １４ 第２のマスタインバータ １５ 第１のホールド制御インバータ １６ 第２のホールド制御インバータ １７ 第１のクロックドインバータ回路（ＣＩＮＶ） １８ 第２のクロックドインバータ回路（ＣＩＮＶ） ２０ 第２のＤラッチ回路 ２２ 第１のスレーブインバータ ２３ 第３の双方向パスゲート（ＰＧ） ２４ 第４の双方向パスゲート（ＰＧ） ２５ 第２のスレーブインバータ ２６ 第３のクロックドインバータ（ＣＩＮＶ） Ｄ 入力データ信号 Ｃ クロック信号 Ｈ ホールド制御信号 Ｍ マスタＤラッチ出力信号 Ｓ スレーブＤラッチ入力信号 Ｑ 出力データ信号
Claims (4)
- 【請求項１】 第１の帰還ループを有する第１のＤラッ
チ回路と，前記第１のＤラッチ回路の出力を制御する第
１のスイッチ回路と，前記第１のスイッチ回路に直列接
続されるとともに第２の帰還ループを備えた第２のＤラ
ッチ回路と，前記第２の帰還ループを制御する第２のス
イッチ回路とを有することを特徴とするホールド機能付
きＤ型フリップフロップ装置。 - 【請求項２】 請求項１記載のホールド機能付きＤ型フ
リップフロップ装置において，前記第１のＤラッチ回路
はクロック信号によってオンする第１の双方向パスゲー
トと前記第１の双方向パスゲートの出力のレベルを反転
した信号を出力する第１のインバータとを備えるととも
に，前記第１の帰還ループは前記第１のインバータの出
力のレベルを反転した信号を出力する第２のインバータ
を備え，前記第２のＤラッチ回路は前記クロック信号に
よってオンする第３の双方向パスゲートと前記第３の双
方向パスゲート出力を反転して出力する第３のインバー
タとを備えるとともに，前記第２の帰還ループは前記第
３のインバータの出力信号のレベルを反転した信号を出
力する第４のインバータを備えていることを特徴とする
ホールド機能付きＤ型フリップフロップ装置。 - 【請求項３】 請求項２記載のホールド機能付きＤ型フ
リップフロップ装置において，前記第１の帰還ループは
更に前記第２のインバータに直列接続され前記クロック
のレベルを反転した信号によってオンする第１の双方向
パスゲートを備え，前記第２の帰還ループは更に前記第
４インバータの出力端に接続され前記クロック信号によ
ってオンする第４の双方向パスゲートを備え，前記第１
のスイッチ回路は前記第２のインバータと前記第３の双
方向パスゲートとの間に介在し前記ホールド信号により
オンする第５の双方向パスゲートを備え，前記第２のス
イッチ回路は前記第４の双方向パスゲートに並列に挿入
され前記ホールド信号のレベルを反転した信号によって
オンする第６の双方向パスゲートを備えていることを特
徴とするホールド機能付きＤ型フリップフロップ装置。 - 【請求項４】 請求項２記載のホールド機能付きＤ型フ
リップフロップ装置において，前記第１インバータ及び
前記第１のスイッチ回路はホールド信号によってオンす
るクロックドインバータを備え，前記第１の帰還ループ
は，クロック反転信号によりオンするクロックドインバ
ータを備え，前記第４のインバータと前記第４の双方向
パスゲートと前記第２のスイッチ回路とは前記クロック
信号と前記ホールド信号のレベルを反転した信号とによ
りオンする一つのクロックドインバータにより構成され
ていることを特徴とするホールド機能付きＤ型フリップ
フロップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116418A JPH07321609A (ja) | 1994-05-30 | 1994-05-30 | ホールド機能付きｄ型フリップフロップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116418A JPH07321609A (ja) | 1994-05-30 | 1994-05-30 | ホールド機能付きｄ型フリップフロップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321609A true JPH07321609A (ja) | 1995-12-08 |
Family
ID=14686595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116418A Withdrawn JPH07321609A (ja) | 1994-05-30 | 1994-05-30 | ホールド機能付きｄ型フリップフロップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333663B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 저전력 및 안정화된 플립플롭 |
| KR100401492B1 (ko) * | 2000-12-19 | 2003-10-11 | 주식회사 하이닉스반도체 | 래치 회로 및 이를 이용한 플립플롭 회로 |
| JP2006121197A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | レジスタ回路、レジスタ回路を含む同期式集積回路 |
-
1994
- 1994-05-30 JP JP6116418A patent/JPH07321609A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333663B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 저전력 및 안정화된 플립플롭 |
| KR100401492B1 (ko) * | 2000-12-19 | 2003-10-11 | 주식회사 하이닉스반도체 | 래치 회로 및 이를 이용한 플립플롭 회로 |
| JP2006121197A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | レジスタ回路、レジスタ回路を含む同期式集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |