JPH04369920A - 入力選択機能付きラッチ回路 - Google Patents
入力選択機能付きラッチ回路Info
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- JPH04369920A JPH04369920A JP3147457A JP14745791A JPH04369920A JP H04369920 A JPH04369920 A JP H04369920A JP 3147457 A JP3147457 A JP 3147457A JP 14745791 A JP14745791 A JP 14745791A JP H04369920 A JPH04369920 A JP H04369920A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、複数の入力信号のうち
のいずれかを選択的にラッチするための入力選択機能付
きラッチ回路に関するものである。
のいずれかを選択的にラッチするための入力選択機能付
きラッチ回路に関するものである。
【０００２】
【従来の技術】図３は従来の入力選択機能付きラッチ回
路の例を示す回路図であり、図４は該回路のタイミング
図である。
路の例を示す回路図であり、図４は該回路のタイミング
図である。
【０００３】本ラッチ回路は、ＭＯＳ型トランジスタで
構成され、図３に示すように大きく分けて入力信号選択
回路部２１とラッチ回路部２２との２つの部分からなる
。
構成され、図３に示すように大きく分けて入力信号選択
回路部２１とラッチ回路部２２との２つの部分からなる
。
【０００４】入力信号選択回路部２１は、２つの入力選
択用トランスファーゲート１５，１６により構成されて
おり、第１の入力選択用トランスファーゲート１５には
第１の入力信号２３が、第２の入力選択用トランスファ
ーゲート１６には第２の入力信号２４が各々与えられる
。これらの入力選択用トランスファーゲート１５，１６
は、互いに反転信号の関係にある２つの入力選択信号２
５，２６により各々導通状態又は非導通状態が選択され
る。ただし、第１の入力選択用トランスファーゲート１
５が導通するときは第２の入力選択用トランスファーゲ
ート１６が非導通になり、逆に第２の入力選択用トラン
スファーゲート１６が導通するときは第１の入力選択用
トランスファーゲート１５が非導通になるように、各ト
ランスファーゲート１５，１６に入力選択信号２５，２
６が相補形式で与えられる。これら２つの入力選択用ト
ランスファーゲート１５，１６の出力側は共通になって
おり、その出力がラッチ入力信号２７としてラッチ回路
部２２に与えられる。
択用トランスファーゲート１５，１６により構成されて
おり、第１の入力選択用トランスファーゲート１５には
第１の入力信号２３が、第２の入力選択用トランスファ
ーゲート１６には第２の入力信号２４が各々与えられる
。これらの入力選択用トランスファーゲート１５，１６
は、互いに反転信号の関係にある２つの入力選択信号２
５，２６により各々導通状態又は非導通状態が選択され
る。ただし、第１の入力選択用トランスファーゲート１
５が導通するときは第２の入力選択用トランスファーゲ
ート１６が非導通になり、逆に第２の入力選択用トラン
スファーゲート１６が導通するときは第１の入力選択用
トランスファーゲート１５が非導通になるように、各ト
ランスファーゲート１５，１６に入力選択信号２５，２
６が相補形式で与えられる。これら２つの入力選択用ト
ランスファーゲート１５，１６の出力側は共通になって
おり、その出力がラッチ入力信号２７としてラッチ回路
部２２に与えられる。
【０００５】ラッチ回路部２２は、入力用トランスファ
ーゲート１７、帰還用トランスファーゲート１８及び２
つのインバータ１９，２０により構成されている。前記
ラッチ入力信号２７が入力用トランスファーゲート１７
の入力として、該入力用トランスファーゲート１７の出
力が１段目のインバータ１９の入力として、該１段目の
インバータ１９の出力が２段目のインバータ２０の入力
として各々与えられている。さらに、２段目のインバー
タ２０の出力が帰還用トランスファーゲート１８を介し
て１段目のインバータ１９の入力側に帰還されており、
該２段目のインバータ２０の出力が本ラッチ回路の出力
信号３０となっている。入力用及び帰還用の２つのトラ
ンスファーゲート１７，１８は、互いに反転信号の関係
にある２つのラッチクロック信号２８，２９により各々
導通状態又は非導通状態が選択される。ただし、入力用
トランスファーゲート１７が導通するときは帰還用トラ
ンスファーゲート１８が非導通になり、逆に帰還用トラ
ンスファーゲート１８が導通するときは入力用トランス
ファーゲート１７が非導通になるように、各トランスフ
ァーゲート１７，１８にラッチクロック信号２８，２９
が相補形式で与えられる。
ーゲート１７、帰還用トランスファーゲート１８及び２
つのインバータ１９，２０により構成されている。前記
ラッチ入力信号２７が入力用トランスファーゲート１７
の入力として、該入力用トランスファーゲート１７の出
力が１段目のインバータ１９の入力として、該１段目の
インバータ１９の出力が２段目のインバータ２０の入力
として各々与えられている。さらに、２段目のインバー
タ２０の出力が帰還用トランスファーゲート１８を介し
て１段目のインバータ１９の入力側に帰還されており、
該２段目のインバータ２０の出力が本ラッチ回路の出力
信号３０となっている。入力用及び帰還用の２つのトラ
ンスファーゲート１７，１８は、互いに反転信号の関係
にある２つのラッチクロック信号２８，２９により各々
導通状態又は非導通状態が選択される。ただし、入力用
トランスファーゲート１７が導通するときは帰還用トラ
ンスファーゲート１８が非導通になり、逆に帰還用トラ
ンスファーゲート１８が導通するときは入力用トランス
ファーゲート１７が非導通になるように、各トランスフ
ァーゲート１７，１８にラッチクロック信号２８，２９
が相補形式で与えられる。
【０００６】次に、以上に説明した従来の入力選択機能
付きラッチ回路の動作を説明する。まず、入力信号選択
回路部２１において第１の入力選択用トランスファーゲ
ート１５が導通するように一方の入力選択信号２５を“
Ｈ”（他方の入力選択信号２６は“Ｌ”）にすると、第
２の入力選択用トランスファーゲート１６は非導通にな
るので、ラッチ回路部２２に対するラッチ入力信号２７
として第１の入力信号２３が選択される（図４中の符号
Ａ参照）。この時点ではラッチ回路部２２において一方
のラッチクロック信号２８が“Ｌ”（他方のラッチクロ
ック信号２９は“Ｈ”）であって、入力用トランスファ
ーゲート１７が導通状態、帰還用トランスファーゲート
１８が非導通状態になっており、出力信号３０としてラ
ッチ入力信号２７すなわち第１の入力信号２３がそのま
ま出力される。次に、一方のラッチクロック信号２８が
立ち上がって“Ｈ”（他方のラッチクロック信号２９は
立ち下がって“Ｌ”）になると、入力用トランスファー
ゲート１７が導通状態から非導通状態へ、帰還用トラン
スファーゲート１８が非導通状態から導通状態へ各々転
じるので、１段目のインバータ１９へのラッチ入力信号
２７の入力が遮断されると同時に１段目及び２段目のイ
ンバータ１９，２０並びに帰還用トランスファーゲート
１８からなるループ回路が形成される。この結果、一方
のラッチクロック信号２８の立ち上がり（他方のラッチ
クロック信号２９の立ち下がり）時のラッチ入力信号２
７すなわち第１の入力信号２３がラッチされ、該ラッチ
の結果が出力信号３０として２段目のインバータ２０か
ら出力されるのである。既にこの時点では第１の入力信
号２３の論理レベルが変化しても、もちろん第２の入力
信号２４の論理レベルが変化しても、一方のラッチクロ
ック信号２８が“Ｌ”（他方のラッチクロック信号２９
は“Ｈ”）に戻らないかぎり、図４に示すように出力信
号３０は一定の論理レベルを保持する。
付きラッチ回路の動作を説明する。まず、入力信号選択
回路部２１において第１の入力選択用トランスファーゲ
ート１５が導通するように一方の入力選択信号２５を“
Ｈ”（他方の入力選択信号２６は“Ｌ”）にすると、第
２の入力選択用トランスファーゲート１６は非導通にな
るので、ラッチ回路部２２に対するラッチ入力信号２７
として第１の入力信号２３が選択される（図４中の符号
Ａ参照）。この時点ではラッチ回路部２２において一方
のラッチクロック信号２８が“Ｌ”（他方のラッチクロ
ック信号２９は“Ｈ”）であって、入力用トランスファ
ーゲート１７が導通状態、帰還用トランスファーゲート
１８が非導通状態になっており、出力信号３０としてラ
ッチ入力信号２７すなわち第１の入力信号２３がそのま
ま出力される。次に、一方のラッチクロック信号２８が
立ち上がって“Ｈ”（他方のラッチクロック信号２９は
立ち下がって“Ｌ”）になると、入力用トランスファー
ゲート１７が導通状態から非導通状態へ、帰還用トラン
スファーゲート１８が非導通状態から導通状態へ各々転
じるので、１段目のインバータ１９へのラッチ入力信号
２７の入力が遮断されると同時に１段目及び２段目のイ
ンバータ１９，２０並びに帰還用トランスファーゲート
１８からなるループ回路が形成される。この結果、一方
のラッチクロック信号２８の立ち上がり（他方のラッチ
クロック信号２９の立ち下がり）時のラッチ入力信号２
７すなわち第１の入力信号２３がラッチされ、該ラッチ
の結果が出力信号３０として２段目のインバータ２０か
ら出力されるのである。既にこの時点では第１の入力信
号２３の論理レベルが変化しても、もちろん第２の入力
信号２４の論理レベルが変化しても、一方のラッチクロ
ック信号２８が“Ｌ”（他方のラッチクロック信号２９
は“Ｈ”）に戻らないかぎり、図４に示すように出力信
号３０は一定の論理レベルを保持する。
【０００７】逆に、入力信号選択回路部２１において第
１の入力選択用トランスファーゲート１５が非導通にな
るように一方の入力選択信号２５を“Ｌ”（他方の入力
選択信号２６は“Ｈ”）にすると、第２の入力選択用ト
ランスファーゲート１６が導通するので、ラッチ入力信
号２７として第２の入力信号２４が選択される（図４中
の符号Ｂ参照）。このようにして第２の入力信号２４が
選択されると、一方のラッチクロック信号２８が立ち上
がって“Ｈ”（他方のラッチクロック信号２９は立ち下
がって“Ｌ”）になった時に、今度は第２の入力信号２
４がラッチされるのである。
１の入力選択用トランスファーゲート１５が非導通にな
るように一方の入力選択信号２５を“Ｌ”（他方の入力
選択信号２６は“Ｈ”）にすると、第２の入力選択用ト
ランスファーゲート１６が導通するので、ラッチ入力信
号２７として第２の入力信号２４が選択される（図４中
の符号Ｂ参照）。このようにして第２の入力信号２４が
選択されると、一方のラッチクロック信号２８が立ち上
がって“Ｈ”（他方のラッチクロック信号２９は立ち下
がって“Ｌ”）になった時に、今度は第２の入力信号２
４がラッチされるのである。
【０００８】以上のとおり、上記従来の入力選択機能付
きラッチ回路は４つのトランスファーゲート１５，１６
，１７，１８と２つのインバータ１９，２０とを備え、
該ラッチ回路によれば、第１の入力信号２３と第２の入
力信号２４とのうち、入力選択信号２５，２６により選
択されたいずれか一方の入力信号２３，２４がラッチ回
路部２２でラッチされるのである。
きラッチ回路は４つのトランスファーゲート１５，１６
，１７，１８と２つのインバータ１９，２０とを備え、
該ラッチ回路によれば、第１の入力信号２３と第２の入
力信号２４とのうち、入力選択信号２５，２６により選
択されたいずれか一方の入力信号２３，２４がラッチ回
路部２２でラッチされるのである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の入力選択機能付きラッチ回路では、選択されるべき
２つの入力信号２３，２４がラッチのための１段目のイ
ンバータ１９に到達するまでに各々２段のトランスファ
ーゲート１５，１７；１６，１７を通過する構成であっ
たために、この間で信号の遅延が大きくなる問題があっ
た。
来の入力選択機能付きラッチ回路では、選択されるべき
２つの入力信号２３，２４がラッチのための１段目のイ
ンバータ１９に到達するまでに各々２段のトランスファ
ーゲート１５，１７；１６，１７を通過する構成であっ
たために、この間で信号の遅延が大きくなる問題があっ
た。
【００１０】本発明の目的は、トランスファーゲートの
数を低減することによって信号遅延量を抑制すると同時
に回路構成の簡素化を図ることにある。
数を低減することによって信号遅延量を抑制すると同時
に回路構成の簡素化を図ることにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
、前記従来の構成におけるラッチ回路部２２の入力用ト
ランスファーゲート１７の機能を入力信号選択回路部２
１の２つの入力選択用トランスファーゲート１５，１６
にもたせることによって従来の入力用トランスファーゲ
ート１７の配設を省略した構成を、本発明では採用した
。
、前記従来の構成におけるラッチ回路部２２の入力用ト
ランスファーゲート１７の機能を入力信号選択回路部２
１の２つの入力選択用トランスファーゲート１５，１６
にもたせることによって従来の入力用トランスファーゲ
ート１７の配設を省略した構成を、本発明では採用した
。
【００１２】具体的には、本発明は、次のような３つの
トランスファーゲートと２つのインバータとを備えた構
成を採用したものである。すなわち、第１のトランスフ
ァーゲートは、第１の入力信号を通過させるように導通
制御がなされるものである。第２のトランスファーゲー
トは、第２の入力信号を通過させるように、かつ第１の
トランスファーゲートとの間で導通期間が重ならないよ
うに導通制御がなされるものである。第１のインバータ
は、第１のトランスファーゲートが導通したときに該第
１のトランスファーゲートを通して第１の入力信号が、
第２のトランスファーゲートが導通したときに該第２の
トランスファーゲートを通して第２の入力信号が各々入
力として選択的に与えられるものである。第２のインバ
ータは、第１のインバータの出力が入力として与えられ
るものである。最後に、第３のトランスファーゲートは
、第２のインバータの出力を第１のインバータの入力側
に帰還するように第２のインバータの出力側と第１のイ
ンバータの入力側との間に介在し、第１のトランスファ
ーゲートが導通した場合は該第１のトランスファーゲー
トが導通状態から非導通状態へ転じると同時に非導通状
態から導通状態へ転じ、第２のトランスファーゲートが
導通した場合は該第２のトランスファーゲートが導通状
態から非導通状態へ転じると同時に非導通状態から導通
状態へ転じるように導通制御がなされるものである。
トランスファーゲートと２つのインバータとを備えた構
成を採用したものである。すなわち、第１のトランスフ
ァーゲートは、第１の入力信号を通過させるように導通
制御がなされるものである。第２のトランスファーゲー
トは、第２の入力信号を通過させるように、かつ第１の
トランスファーゲートとの間で導通期間が重ならないよ
うに導通制御がなされるものである。第１のインバータ
は、第１のトランスファーゲートが導通したときに該第
１のトランスファーゲートを通して第１の入力信号が、
第２のトランスファーゲートが導通したときに該第２の
トランスファーゲートを通して第２の入力信号が各々入
力として選択的に与えられるものである。第２のインバ
ータは、第１のインバータの出力が入力として与えられ
るものである。最後に、第３のトランスファーゲートは
、第２のインバータの出力を第１のインバータの入力側
に帰還するように第２のインバータの出力側と第１のイ
ンバータの入力側との間に介在し、第１のトランスファ
ーゲートが導通した場合は該第１のトランスファーゲー
トが導通状態から非導通状態へ転じると同時に非導通状
態から導通状態へ転じ、第２のトランスファーゲートが
導通した場合は該第２のトランスファーゲートが導通状
態から非導通状態へ転じると同時に非導通状態から導通
状態へ転じるように導通制御がなされるものである。
【００１３】
【作用】上記本発明によれば、第１のトランスファーゲ
ートが導通したときは第１の入力信号が選択されて該選
択された第１の入力信号が第１のインバータに入力とし
て与えられ、第２のトランスファーゲートが導通したと
きは第２の入力信号が選択されて該選択された第２の入
力信号が第１のインバータに入力として与えられる。こ
のようにして第１の入力信号又は第２の入力信号を選択
した後、導通していた第１又は第２のトランスファーゲ
ートを非導通状態へ転じさせると同時に第３のトランス
ファーゲートを非導通状態から導通状態へ転じさせる。 このとき、第１及び第２のインバータ並びに第３のトラ
ンスファーゲートからなるループ回路が形成され、前記
選択されていた第１又は第２の入力信号がラッチされ、
該ラッチの結果が出力信号として第２のインバータから
出力されるのである。既にこの時点では第１及び第２の
トランスファーゲートがいずれも非導通状態であるので
、第１及び第２の入力信号のいずれの論理レベルが変化
しても第３のトランスファーゲートが非導通状態に戻ら
ないかぎり、第２のインバータは一定の論理レベルの出
力を保持する。
ートが導通したときは第１の入力信号が選択されて該選
択された第１の入力信号が第１のインバータに入力とし
て与えられ、第２のトランスファーゲートが導通したと
きは第２の入力信号が選択されて該選択された第２の入
力信号が第１のインバータに入力として与えられる。こ
のようにして第１の入力信号又は第２の入力信号を選択
した後、導通していた第１又は第２のトランスファーゲ
ートを非導通状態へ転じさせると同時に第３のトランス
ファーゲートを非導通状態から導通状態へ転じさせる。 このとき、第１及び第２のインバータ並びに第３のトラ
ンスファーゲートからなるループ回路が形成され、前記
選択されていた第１又は第２の入力信号がラッチされ、
該ラッチの結果が出力信号として第２のインバータから
出力されるのである。既にこの時点では第１及び第２の
トランスファーゲートがいずれも非導通状態であるので
、第１及び第２の入力信号のいずれの論理レベルが変化
しても第３のトランスファーゲートが非導通状態に戻ら
ないかぎり、第２のインバータは一定の論理レベルの出
力を保持する。
【００１４】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の入力選択機能付きラッチ回路の実施例を示
す回路図であり、図２は該回路のタイミング図である。
１は本発明の入力選択機能付きラッチ回路の実施例を示
す回路図であり、図２は該回路のタイミング図である。
【００１５】図１に示すように、本ラッチ回路は３つの
トランスファーゲート１，２，３と２つのインバータ４
，５とにより構成されており、２つの入力信号６，７の
うちのいずれか一方を選択的にラッチして該ラッチの結
果を出力信号８として出力するものである。第１の入力
信号６は第１のトランスファーゲート１に、第２の入力
信号７は第２のトランスファーゲート２に各々与えられ
ている。第１のトランスファーゲート１は互いに反転信
号の関係にある２つの第１の入力選択信号９，１０によ
り導通状態又は非導通状態が選択され、第２のトランス
ファーゲート２は同様に互いに反転信号の関係にある２
つの第２の入力選択信号１１，１２により導通状態又は
非導通状態が選択される。ただし、第１の入力選択信号
９，１０及び第２の入力選択信号１１，１２は、第１の
トランスファーゲート１と第２のトランスファーゲート
２との導通期間が重ならないように各々第１、第２のト
ランスファーゲート１，２に対して与えられる。これら
２つのトランスファーゲート１，２の出力側は共通にな
っており、その出力が第１のインバータ４に入力として
与えられる。該第１のインバータ４の出力が第２のイン
バータ５の入力として与えられ、該第２のインバータ５
の出力が第３のトランスファーゲート３を介して前記第
１のインバータ４の入力側に帰還されており、第２のイ
ンバータ５の出力が本ラッチ回路の出力信号８となって
いる。第３のトランスファーゲート３は、互いに反転信
号の関係にある２つのラッチクロック信号１３，１４に
より導通状態又は非導通状態が選択される。
トランスファーゲート１，２，３と２つのインバータ４
，５とにより構成されており、２つの入力信号６，７の
うちのいずれか一方を選択的にラッチして該ラッチの結
果を出力信号８として出力するものである。第１の入力
信号６は第１のトランスファーゲート１に、第２の入力
信号７は第２のトランスファーゲート２に各々与えられ
ている。第１のトランスファーゲート１は互いに反転信
号の関係にある２つの第１の入力選択信号９，１０によ
り導通状態又は非導通状態が選択され、第２のトランス
ファーゲート２は同様に互いに反転信号の関係にある２
つの第２の入力選択信号１１，１２により導通状態又は
非導通状態が選択される。ただし、第１の入力選択信号
９，１０及び第２の入力選択信号１１，１２は、第１の
トランスファーゲート１と第２のトランスファーゲート
２との導通期間が重ならないように各々第１、第２のト
ランスファーゲート１，２に対して与えられる。これら
２つのトランスファーゲート１，２の出力側は共通にな
っており、その出力が第１のインバータ４に入力として
与えられる。該第１のインバータ４の出力が第２のイン
バータ５の入力として与えられ、該第２のインバータ５
の出力が第３のトランスファーゲート３を介して前記第
１のインバータ４の入力側に帰還されており、第２のイ
ンバータ５の出力が本ラッチ回路の出力信号８となって
いる。第３のトランスファーゲート３は、互いに反転信
号の関係にある２つのラッチクロック信号１３，１４に
より導通状態又は非導通状態が選択される。
【００１６】次に、以上に説明した本発明の入力選択機
能付きラッチ回路の実施例の動作を説明する。まず、第
１及び第２のトランスファーゲート１，２のうち第１の
トランスファーゲート１のみが導通するように一方の第
１の入力選択信号９を“Ｈ”にし、かつ一方の第２の入
力選択信号１１を“Ｌ”（他方の第１の入力選択信号１
０は“Ｌ”、かつ他方の第２の入力選択信号１２は“Ｈ
”）にすると、第１のインバータ４への入力信号として
第１の入力信号６が選択される（図２中の符号Ａ参照）
。この時点では一方のラッチクロック信号１３が“Ｌ”
（他方のラッチクロック信号１４は“Ｈ”）であって第
３のトランスファーゲート３が非導通状態になっており
、出力信号８として第１の入力信号６が第１及び第２の
インバータ４，５を介してそのまま出力される。 次に、第２の入力選択信号１１，１２はそのままで一方
の第１の入力選択信号９が立ち下がって“Ｌ”（他方の
第１の入力選択信号１０は立ち上がって“Ｈ”）になる
と同時に、一方のラッチクロック信号１３が立ち上がっ
て“Ｈ”（他方のラッチクロック信号１４は立ち下がっ
て“Ｌ”）になると、第１のトランスファーゲート１が
導通状態から第２のトランスファーゲートと同じ非導通
状態へ、第３のトランスファーゲート３が非導通状態か
ら導通状態へ各々転じる。したがって、それまで選択さ
れていた第１の入力信号６の第１のインバータ４への入
力が遮断されると同時に、第１及び第２のインバータ４
，５並びに第３のトランスファーゲート３からなるルー
プ回路が形成される。この結果、一方のラッチクロック
信号１３の立ち上がり（他方のラッチクロック信号１４
の立ち下がり）時の第１の入力信号６がラッチされ、該
ラッチの結果が出力信号８として第２のインバータ５か
ら出力されるのである。既にこの時点では第１及び第２
のトランスファーゲート１，２がいずれも非導通状態で
あるので、第１及び第２の入力信号６，７のいずれの論
理レベルが変化しても、一方のラッチクロック信号１３
が“Ｌ”（他方のラッチクロック信号１４は“Ｈ”）に
戻らないかぎり、図２に示すように出力信号８は一定の
論理レベルを保持する。
能付きラッチ回路の実施例の動作を説明する。まず、第
１及び第２のトランスファーゲート１，２のうち第１の
トランスファーゲート１のみが導通するように一方の第
１の入力選択信号９を“Ｈ”にし、かつ一方の第２の入
力選択信号１１を“Ｌ”（他方の第１の入力選択信号１
０は“Ｌ”、かつ他方の第２の入力選択信号１２は“Ｈ
”）にすると、第１のインバータ４への入力信号として
第１の入力信号６が選択される（図２中の符号Ａ参照）
。この時点では一方のラッチクロック信号１３が“Ｌ”
（他方のラッチクロック信号１４は“Ｈ”）であって第
３のトランスファーゲート３が非導通状態になっており
、出力信号８として第１の入力信号６が第１及び第２の
インバータ４，５を介してそのまま出力される。 次に、第２の入力選択信号１１，１２はそのままで一方
の第１の入力選択信号９が立ち下がって“Ｌ”（他方の
第１の入力選択信号１０は立ち上がって“Ｈ”）になる
と同時に、一方のラッチクロック信号１３が立ち上がっ
て“Ｈ”（他方のラッチクロック信号１４は立ち下がっ
て“Ｌ”）になると、第１のトランスファーゲート１が
導通状態から第２のトランスファーゲートと同じ非導通
状態へ、第３のトランスファーゲート３が非導通状態か
ら導通状態へ各々転じる。したがって、それまで選択さ
れていた第１の入力信号６の第１のインバータ４への入
力が遮断されると同時に、第１及び第２のインバータ４
，５並びに第３のトランスファーゲート３からなるルー
プ回路が形成される。この結果、一方のラッチクロック
信号１３の立ち上がり（他方のラッチクロック信号１４
の立ち下がり）時の第１の入力信号６がラッチされ、該
ラッチの結果が出力信号８として第２のインバータ５か
ら出力されるのである。既にこの時点では第１及び第２
のトランスファーゲート１，２がいずれも非導通状態で
あるので、第１及び第２の入力信号６，７のいずれの論
理レベルが変化しても、一方のラッチクロック信号１３
が“Ｌ”（他方のラッチクロック信号１４は“Ｈ”）に
戻らないかぎり、図２に示すように出力信号８は一定の
論理レベルを保持する。
【００１７】逆に、第１及び第２のトランスファーゲー
ト１，２のうち第２のトランスファーゲート２のみが導
通するように一方の第１の入力選択信号９を“Ｌ”にし
、かつ一方の第２の入力選択信号１１を“Ｈ”（他方の
第１の入力選択信号１０は“Ｈ”、かつ他方の第２の入
力選択信号１２は“Ｌ”）にすると、第１のインバータ
４への入力信号として第２の入力信号７が選択される（
図２中の符号Ｂ参照）。このようにして第２の入力信号
７が選択されると、第１の入力選択信号９，１０はその
ままで一方の第２の入力選択信号１１が立ち下がって“
Ｌ”（他方の第２の入力選択信号１２は立ち上がって“
Ｈ”）になると同時に、一方のラッチクロック信号１３
が立ち上がって“Ｈ”（他方のラッチクロック信号１４
は立ち下がって“Ｌ”）になった時に、今度は第２の入
力信号７がラッチされる。
ト１，２のうち第２のトランスファーゲート２のみが導
通するように一方の第１の入力選択信号９を“Ｌ”にし
、かつ一方の第２の入力選択信号１１を“Ｈ”（他方の
第１の入力選択信号１０は“Ｈ”、かつ他方の第２の入
力選択信号１２は“Ｌ”）にすると、第１のインバータ
４への入力信号として第２の入力信号７が選択される（
図２中の符号Ｂ参照）。このようにして第２の入力信号
７が選択されると、第１の入力選択信号９，１０はその
ままで一方の第２の入力選択信号１１が立ち下がって“
Ｌ”（他方の第２の入力選択信号１２は立ち上がって“
Ｈ”）になると同時に、一方のラッチクロック信号１３
が立ち上がって“Ｈ”（他方のラッチクロック信号１４
は立ち下がって“Ｌ”）になった時に、今度は第２の入
力信号７がラッチされる。
【００１８】以上のとおり、本実施例のラッチ回路は従
来に比べて構成トランスファーゲートが１つ少ないにも
かかわらず、第１の入力信号６と第２の入力信号７との
うち、第１及び第２の入力選択信号９，１０；１１，１
２により選択されたいずれか一方の入力信号６，７がラ
ッチされる入力選択機能を有するのである。
来に比べて構成トランスファーゲートが１つ少ないにも
かかわらず、第１の入力信号６と第２の入力信号７との
うち、第１及び第２の入力選択信号９，１０；１１，１
２により選択されたいずれか一方の入力信号６，７がラ
ッチされる入力選択機能を有するのである。
【００１９】
【発明の効果】以上説明してきたとおり本発明によれば
、従来のラッチ回路部の入力用トランスファーゲートの
機能を２つの入力選択用トランスファーゲート（第１及
び第２のトランスファーゲート）にもたせることによっ
て従来のラッチ回路部の入力用トランスファーゲートの
配設を省略した構成を採用したので、選択されるべき入
力信号がラッチのための１段目のインバータに到達する
までに通るトランスファーゲートが従来に比べて１段低
減され、この間での信号遅延量が小さくなる。
、従来のラッチ回路部の入力用トランスファーゲートの
機能を２つの入力選択用トランスファーゲート（第１及
び第２のトランスファーゲート）にもたせることによっ
て従来のラッチ回路部の入力用トランスファーゲートの
配設を省略した構成を採用したので、選択されるべき入
力信号がラッチのための１段目のインバータに到達する
までに通るトランスファーゲートが従来に比べて１段低
減され、この間での信号遅延量が小さくなる。
【００２０】また、本発明によれば構成トランスファー
ゲートを１つ低減することができ、入力選択機能付きラ
ッチ回路の構成が簡素化される。つまり、ラッチ回路部
に入力選択機能を付加したことによる構成素子数の増加
を最小におさえることができるのである。
ゲートを１つ低減することができ、入力選択機能付きラ
ッチ回路の構成が簡素化される。つまり、ラッチ回路部
に入力選択機能を付加したことによる構成素子数の増加
を最小におさえることができるのである。
【図１】 本発明の入力選択機能付きラッチ回路の実
施例の回路図である。
施例の回路図である。
【図２】 図１の入力選択機能付きラッチ回路のタイ
ミング図である。
ミング図である。
【図３】 従来の入力選択機能付きラッチ回路の例を
示す回路図である。
示す回路図である。
【図４】 図３の入力選択機能付きラッチ回路のタイ
ミング図である。
ミング図である。
１…第１のトランスファーゲート
２…第２のトランスファーゲート
３…第３のトランスファーゲート
４…第１のインバータ
５…第２のインバータ
６…第１の入力信号
７…第２の入力信号
８…出力信号
９，１０…第１の入力選択信号
１１，１２…第２の入力選択信号
１３，１４…ラッチクロック信号
Claims (1)
- 【請求項１】 第１の入力信号を通過させるように導
通制御がなされる第１のトランスファーゲートと、第２
の入力信号を通過させるように、かつ前記第１のトラン
スファーゲートとの間で導通期間が重ならないように導
通制御がなされる第２のトランスファーゲートと、前記
第１のトランスファーゲートが導通したときに該第１の
トランスファーゲートを通して前記第１の入力信号が、
前記第２のトランスファーゲートが導通したときに該第
２のトランスファーゲートを通して前記第２の入力信号
が各々入力として選択的に与えられる第１のインバータ
と、該第１のインバータの出力が入力として与えられる
第２のインバータと、該第２のインバータの出力側と前
記第１のインバータの入力側との間に介在し、前記第１
のトランスファーゲートが導通した場合は該第１のトラ
ンスファーゲートが導通状態から非導通状態へ転じると
同時に非導通状態から導通状態へ転じ、前記第２のトラ
ンスファーゲートが導通した場合は該第２のトランスフ
ァーゲートが導通状態から非導通状態へ転じると同時に
非導通状態から導通状態へ転じるように導通制御がなさ
れる第３のトランスファーゲートとを備えたことを特徴
とする入力選択機能付きラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147457A JPH04369920A (ja) | 1991-06-19 | 1991-06-19 | 入力選択機能付きラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147457A JPH04369920A (ja) | 1991-06-19 | 1991-06-19 | 入力選択機能付きラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369920A true JPH04369920A (ja) | 1992-12-22 |
Family
ID=15430799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147457A Withdrawn JPH04369920A (ja) | 1991-06-19 | 1991-06-19 | 入力選択機能付きラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369920A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
| CN114567301A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的混合相位d触发器 |
| CN114567299A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的反相锁存器 |
| CN114567300A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的d触发器 |
| CN114567295A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的混合相位锁存器 |
-
1991
- 1991-06-19 JP JP3147457A patent/JPH04369920A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
| JP5575871B2 (ja) * | 2010-02-23 | 2014-08-20 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
| US8971478B2 (en) | 2010-02-23 | 2015-03-03 | Sharp Kabushiki Kaisha | Shift register, signal line drive circuit, liquid crystal display device |
| CN114567301A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的混合相位d触发器 |
| CN114567299A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的反相锁存器 |
| CN114567300A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的d触发器 |
| CN114567295A (zh) * | 2022-04-28 | 2022-05-31 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的混合相位锁存器 |
| CN114567295B (zh) * | 2022-04-28 | 2023-01-24 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的混合相位锁存器 |
| WO2023207587A1 (zh) * | 2022-04-28 | 2023-11-02 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的d触发器 |
| TWI855632B (zh) * | 2022-04-28 | 2024-09-11 | 大陸商深圳比特微電子科技有限公司 | 具有多路選擇器功能的ｄ觸發器、運算電路及處理器 |
| US12368434B2 (en) | 2022-04-28 | 2025-07-22 | Shenzhen Microbt Electronics Technology Co., Ltd. | D flip-flop having multiplexer function |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |