JPH07321631A - 入力バッファ回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 無駄な消費電力を使用しない入力バッファ及
び半導体集積回路を得る。 【構成】 前段インバータ１にいて、ＰＭＯＳトランジ
スタＱ１のソースと電源ＶDDとの間の第１の電流経路に
電流遮断回路３が介挿され、ＮＭＯＳトランジスタＱ２
のソースと接地レベルとの間の第２の電流経路に電流遮
断回路４が介挿され、前段インバータ１，後段インバー
タ２間の信号線Ｌ１に定電圧発生回路５が接続される。
電流遮断回路３及び４は入力バッファ制御信号ＳＣの
“Ｈ”／“Ｌ”に基づき第１及び第２の電流経路の導通
／遮断動作を行い、定電圧発生回路５は入力バッファ制
御信号ＳＣの“Ｈ”／“Ｌ”に基づき定電圧の信号線Ｌ
１の付与／無付与動作を行う。 【効果】 電流経路の遮断、定電圧の付与を行うことに
より、第１及び第２の電源間の貫通電流を流さなくして
低消費電力化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路（以
下ＬＳＩと称す）に内蔵する相補型ＭＯＳ（以下ＣＭＯ
Ｓと称す）型の入力バッファ回路に関するものである。

【０００２】

【従来の技術】図８は、従来の入力バッファ回路を内蔵
したＬＳＩの構成を示す説明図である。図８には２つの
ＬＳＩ（ＬＳＩ５１、ＬＳＩ６１）が開示されており、
ＬＳＩ５１は信号入力端子Ｐ１１及びチップセレクト信
号入力端子Ｐ１２を含む少なくとも２つの外部端子を有
しており、信号入力端子Ｐ１１を介して入力信号ＩＮを
取り込み、チップセレクト信号入力端子Ｐ１２を介して
チップセレクト信号ＣＳ１を取り込んでいる。一方、Ｌ
ＳＩ６１も、信号入力端子Ｐ２１及びチップセレクト信
号入力端子Ｐ２２を含む少なくとも２つの外部端子を有
しており、信号入力端子Ｐ２１を介して入力信号ＩＮを
取り込み、チップセレクト信号入力端子Ｐ２２を介して
チップセレクト信号ＣＳ２を取り込んでいる。

【０００３】ＬＳＩ５１は内部に入力バッファ５２、内
部回路５３及び内部回路５４を備えており、入力バッフ
ァ５２の入力部が信号入力端子Ｐ１１に接続され、その
出力が内部回路５３に与えられる。また、内部回路５４
は内部回路５３に接続されるとともに、チップセレクト
信号入力端子Ｐ１２に接続され、チップセレクト信号Ｃ
Ｓ１に基づき活性／非活性が制御される。

【０００４】一方、ＬＳＩ６１は内部に入力バッファ６
２、内部回路６３及び内部回路６４を備えており、入力
バッファ６２の入力部が信号入力端子Ｐ２１に接続さ
れ、その出力が内部回路６３に与えられる。また、内部
回路６４は内部回路６３に接続されるとともに、チップ
セレクト信号入力端子Ｐ２２に接続され、チップセレク
ト信号ＣＳ２に基づき活性／非活性が制御される。

【０００５】図９は入力バッファ５２（６２）の内部構
成を示す回路図である。同図に示すように、入力バッフ
ァ５２は前段インバータ１及び後段インバータ２を直列
に接続することにより構成される。

【０００６】前段インバータ１はＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２からなるＣＭＯＳ構
造を呈しており、ＰＭＯＳトランジスタＱ１のソースが
電源ＶDDに接続され、ＮＭＯＳトランジスタＱ２のソー
スが接地レベルに接続され、ＰＭＯＳトランジスタＱ１
及びＮＭＯＳトランジスタＱ２のゲートが共通にノード
Ｎ１に接続され、このノードＮ１が前段インバータ１の
入力部となり信号入力端子Ｐ１１に接続される。また、
ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトラン
ジスタＱ２のドレインとが共通にノードＮ２に接続さ
れ、このノードＮ２が前段インバータ１の出力部とな
り、後段インバータ２の入力部に接続される。このよう
な構成の前段インバータ１は信号入力端子Ｐ１１より得
られる入力信号ＩＮを論理的に反転して内部信号Ｓ１を
後段インバータ２に出力する。

【０００７】後段インバータ２の内部構成は図示してい
ないが前段インバータ１の内部構成と同様であり、内部
信号Ｓ１を論理的に反転して出力信号Ｓ２を出力する。

【０００８】図１０は図９で示した入力バッファの動作
を示すタイミング図である。同図に示すように、入力信
号ＩＮが“Ｈ”と“Ｌ”とを繰り返す場合、内部信号Ｓ
１は入力信号ＩＮを論理的に反転した信号となり、出力
信号Ｓ２は内部信号Ｓ１を論理的に反転した信号とな
る。その結果、入力信号ＩＮの“Ｈ”／“Ｌ”変化時点
において、前段インバータ１を介して電源ＶDDから接地
レベルに貫通電流ＶＩ（図９参照）が流れる。

【０００９】

【発明が解決しようとする課題】以下、図８で示したＬ
ＳＩ５１及びＬＳＩ６１からなるシステムにおける問題
点について述べる。ここで、チップセレクト信号ＣＳ１
がアサートされ、チップセレクト信号ＣＳ２がネゲート
されている場合、つまり、チップセレクト信号ＣＳ１に
よって内部回路５４が活性状態となり、チップセレクト
信号ＣＳ２によって内部回路６４が非活性状態となるこ
とにより、ＬＳＩ５１が動作中でＬＳＩ６１が非動作中
である状態を考える。

【００１０】動作中であるＬＳＩ５１では、入力バッフ
ァ５２、内部回路５３及び内部回路５４内で構成される
トランジスタのうち、入力信号ＩＮに基づき動作するす
べてのトランジスタにおいて、図１０に示すように、入
力信号ＩＮの“Ｈ”／“Ｌ”変化時点において重畳され
た貫通電流ＶＩを消費する。

【００１１】一方、非動作中にあるＬＳＩ６１において
も、チップセレクト信号ＣＳ２により非活性状態となっ
た内部回路６４以外の入力バッファ６２及び内部回路６
３はチップセレクト信号ＣＳ２の制御外であるため、入
力バッファ６２及び内部回路６３内で構成されるトラン
ジスタは動作し、図１０に示すように、入力信号ＩＮの
“Ｈ”／“Ｌ”変化時点において重畳された貫通電流Ｖ
Ｉを消費する。

【００１２】このように、従来の入力バッファを内蔵し
たＬＳＩを使用したシステムでは、非動作状態にあるＬ
ＳＩにいても、入力信号に基づきオン、オフするトラン
ジスタを含むため、無駄な電力が消費されてしまうとい
う問題点があった。

【００１３】この発明は上記問題点を解決するためにな
されたもので、無駄な消費電力を使用しない入力バッフ
ァ及び半導体集積回路を得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明にかかる請求項
１記載の入力バッファ回路は、入力信号を入力部に受け
る第１のインバータと、入力部が信号線を介して前記第
１のインバータの出力部に接続される第２のインバータ
とを備え、前記第２のインバータの出力が出力信号とな
る回路であり、前記第１のインバータは、一方電極が第
１の電流経路を介して第１の電源に接続される第１の導
電型の第１のトランジスタと、一方電極が第２の電流経
路を介して第２の電源に接続され、他方電極が前記第１
のトランジスタの他方電極に接続され、制御電極が前記
第１のトランジスタの制御電極に接続される第２の導電
型の第２のトランジスタとを備え、前記第１及び第２の
トランジスタの制御電極が前記入力部となり、前記第１
及び第２のトランジスタの他方電極が前記出力部とな
り、前記入力バッファ回路は、前記第１の電流経路及び
前記第２の電流経路のうち、少なくとも１つの電流経路
に介挿され、入力バッファ制御信号を受け該入力バッフ
ァ制御信号に基づき、介挿された電流経路を導通状態／
遮断状態にする導通動作／遮断動作を行う少なくとも１
つの電流遮断手段と、前記信号線に接続され、前記入力
バッファ制御信号を受け、該入力バッファ制御信号に基
づき、前記第１及び第２の電源のうち一方の電源の電圧
である定電圧を前記信号線に付与する付与動作あるいは
付与しない無付与動作を行う定電圧付与手段とをさらに
備え、前記入力バッファ制御信号は第１の状態あるいは
第２の状態を呈し、前記入力バッファ制御信号が前記第
１の状態の場合、前記少なくとも１つの電流遮断手段は
前記導通動作を実行し、前記定電圧付与手段は前記無付
与動作を実行し、前記入力バッファ制御信号が前記第２
の状態の場合、前記少なくとも１つの電流遮断手段は前
記遮断動作を実行し、前記定電圧付与手段は前記付与動
作を実行するように構成されている。

【００１５】また、請求項２記載の入力バッファ回路の
ように、前記少なくも１つの電流遮断手段は、１つの電
流遮断手段からなり、前記定電圧付与手段は、前記１つ
の電流遮断手段が前記第１の電流経路に介挿される場合
は前記第２の電源の電圧を前記定電圧として付与し、前
記１つの電流遮断手段が前記第２の電流経路に介挿され
る場合は前記第１の電源の電圧を前記定電圧として付与
する構成にしてもよい。

【００１６】この発明にかかる請求項３記載の半導体集
積回路は、外部入力信号を受ける信号入力端子と、外部
制御信号を受ける制御信号入力端子と、前記信号入力端
子に入力部が接続される請求項１記載の入力バッファ回
路とを備え、前記入力バッファ回路の前記少なくとも１
つの電流遮断手段及び前記定電付与手段は前記制御信号
入力端子に接続され、前記外部制御信号を前記入力バッ
ファ制御信号として取り込み、前記入力バッファ回路の
前記出力信号を受け、該出力信号に基づき動作する内部
回路をさらに備えて構成される。

【００１７】

【作用】この発明における請求項１記載の入力バッファ
回路は、第１の電流経路及び第２の電流経路のうち、少
なくとも１つの電流経路に介挿され、入力バッファ制御
信号を受け該入力バッファ制御信号に基づき、介挿され
た電流経路を導通状態／遮断状態にする導通動作／遮断
動作を行う少なくとも１つの電流遮断手段と、信号線に
接続され、入力バッファ制御信号を受け、該入力バッフ
ァ制御信号に基づき、第１及び第２の電源のうち一方の
電源の電圧である定電圧を信号線に付与する付与動作あ
るいは付与しない無付与動作を行う定電圧付与手段とを
さらに備え、入力バッファ制御信号は第１の状態あるい
は第２の状態を呈し、入力バッファ制御信号が第１の状
態の場合、少なくとも１つの電流遮断手段は導通動作を
実行し、定電圧付与手段は無付与動作を実行し、入力バ
ッファ制御信号が第２の状態の場合、少なくとも１つの
電流遮断手段は遮断動作を実行し、定電圧付与手段は付
与動作を実行する。

【００１８】したがって、入力バッファ回路を動作させ
る必要のあるときに入力バッファ制御信号を第１の状態
にすることにより、第１及び第２のインバータの直列接
続による通常の入力バッファ動作を行わせることがで
き、入力バッファ回路を動作させる必要のないときに入
力バッファ制御信号を第２の状態にすることにより、第
１及び第２のインバータ間の信号線及び出力信号の電圧
を固定して、第１の電源と第２電源との間に貫通電流が
流れないようにすることができる。

【００１９】また、請求項２記載の入力バッファ回路は
１つの電流遮断手段からなり、定電圧付与手段から付与
される定電圧は、１つの電流遮断手段が第１の電流経路
に介挿される場合は第２の電源の電圧であり、１つの電
流遮断手段が第２の電流経路に介挿される場合は第１の
電源の電圧である。

【００２０】したがって、入力バッファ回路を動作させ
る必要のないとき入力バッファ制御信号を第２の状態に
した場合、第１及び第２の電流経路のうち、上記１つの
電流遮断手段が介挿されない電流経路である常時導通電
流経路に接続される電源の電圧に定電圧が必ず一致する
ため、上記常時導通電流経路を介して第１の電源〜第２
の電源間に貫通電流が流れることはない。

【００２１】この発明にかかる請求項３記載の半導体集
積回路は、請求項１記載の入力バッファ回路を有し、上
記入力バッファ回路の少なくとも１つの電流遮断手段及
び定電付与手段は制御信号入力端子に接続され、外部制
御信号を入力バッファ制御信号として取り込んでいる。

【００２２】したがって、半導体集積回路を動作させる
必要のあるときに外部制御信号を第１の状態にすること
により、上記入力バッファ回路に通常のバッファ動作を
行わせることができ、半導体集積回路を動作させる必要
のないときに外部制御信号を第２の状態にすることによ
り、上記入力バッファ回路の出力信号の電圧を固定し
て、第１の電源と第２電源との間に貫通電流が流れない
ようにすることができる。

【００２３】

【実施例】

＜＜第１の実施例＞＞図１はこの発明の第１の実施例で
ある入力バッファ回路の構成を示す説明図である。同図
に示すように、入力バッファ回路は前段インバータ１及
び後段インバータ２を直列に接続することにより構成さ
れる。

【００２４】前段インバータ１はＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２からなるＣＭＯＳ構
造を呈しており、ＰＭＯＳトランジスタＱ１のソースと
電源ＶDDとの間の第１の電流経路に電流遮断回路３が介
挿され、ＮＭＯＳトランジスタＱ２のソースと接地レベ
ルとの間の第２の電流経路に電流遮断回路４が介挿さ
れ、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジス
タＱ２のゲートが共通にノードＮ１に接続され、このノ
ードＮ１が前段インバータ１の入力部となり信号入力端
子Ｐ１に接続される。また、ＰＭＯＳトランジスタＱ１
のドレインとＮＭＯＳトランジスタＱ２のドレインとが
共通にノードＮ２に接続され、このノードＮ２が前段イ
ンバータ１の出力部となり、後段インバータ２の入力部
に接続される。このような構成の前段インバータ１は信
号入力端子Ｐ１より得られる入力信号ＩＮを論理的に反
転して内部信号Ｓ１を後段インバータ２に出力する。

【００２５】後段インバータ２の内部構成は図示してい
ないが前段インバータ１の内部構成と同様であり、内部
信号Ｓ１を論理的に反転して出力信号Ｓ２を出力端子Ｐ
３に出力する。また、前段インバータ１，後段インバー
タ２間の信号線Ｌ１に定電圧発生回路５が接続される。

【００２６】また、制御信号入力端子Ｐ２を介して入力
バッファ制御信号ＳＣが、電流遮断回路３、電流遮断回
路４及び定電圧発生回路５に印加される。

【００２７】電流遮断回路３は入力バッファ制御信号Ｓ
Ｃの“Ｈ”／“Ｌ”に基づき電源ＶDD，ＰＭＯＳトラン
ジスタＱ１のソース間の第１の電流経路を導通状態／遮
断状態にする導通動作／遮断動作を行い、電流遮断回路
４は電流遮断回路３同様に入力バッファ制御信号ＳＣの
“Ｈ”／“Ｌ”に基づき接地レベル，ＮＭＯＳトランジ
スタＱ２のソース間の第２の電流経路を導通状態／遮断
状態にする導通動作／遮断動作を行う。

【００２８】定電圧発生回路５は入力バッファ制御信号
ＳＣに基づき、入力バッファ制御信号ＳＣが電流遮断回
路３及び４による電流経路の導通を指示する“Ｈ”のと
き信号線Ｌ１から電気的にフローティング状態となり、
定電圧を付与せず、入力バッファ制御信号ＳＣが電流遮
断回路３及び４による電流経路の遮断を指示する“Ｌ”
のとき“Ｈ”レベル（電源ＶDDレベル）の定電圧を信号
線Ｌ１に付与する付与動作を実行する。

【００２９】図２は第１の実施例の入力バッファ回路の
動作を示すタイミング図である。入力バッファ制御信号
ＳＣが“Ｈ”となる電流経路導通期間Ｔ１において、電
流遮断回路３及び４はそれぞれ第１及び第２の電流経路
を導通状態にし、定電圧発生回路５は信号線Ｌ１から電
気的にフローティング状態となり定電圧を付与しないた
め、図２に示すように、入力信号ＩＮが“Ｈ”と“Ｌ”
とを繰り返す場合、内部信号Ｓ１は入力信号ＩＮを論理
的に反転した信号となり、出力信号Ｓ２は内部信号Ｓ１
を論理的に反転した信号となる。その結果、入力信号Ｉ
Ｎの“Ｈ”／“Ｌ”変化時点において、前段インバータ
１を介して電源ＶDDから接地レベルに貫通電流ＶＩ（図
１参照）が流れる。

【００３０】一方、入力バッファ制御信号ＳＣが“Ｌ”
となる電流経路遮断期間Ｔ２において、電流遮断回路３
及び４はそれぞれ第１及び第２の電流経路を遮断状態に
し、定電圧発生回路５は信号線Ｌ１に“Ｈ”レベルの定
電圧を付与するため、図２に示すように、入力信号ＩＮ
が“Ｈ”と“Ｌ”とを繰り返しても、定電圧発生回路５
により内部信号Ｓ１は“Ｈ”に固定され、出力信号Ｓ２
は“Ｌ”に固定される。その結果、電流経路遮断期間Ｔ
２においては全く貫通電流ＶＩが流れなくなる。ただ
し、入力バッファ制御信号ＳＣの“Ｈ”／“Ｌ”変化時
点において、定電圧発生回路５から前段インバータ１の
ＮＭＯＳトランジスタＱ２及び電流遮断回路４を介して
微小な貫通電流は流れる。

【００３１】＜具体的回路構成＞図３は図１で示した第
１の実施例の入力バッファ回路を具体的に示した回路図
である。同図に示すように、電流遮断回路３はＰＭＯＳ
トランジスタ３ａ及びインバータ３ｂから構成される。
ＰＭＯＳトランジスタ３ａは電源ＶDDと前段インバータ
１のＰＭＯＳトランジスタＱ１のソースとの間の第１の
電流経路に介挿され、ゲートにインバータ３ｂの出力が
印加される。このインバータ３ｂはその入力に入力バッ
ファ制御信号ＳＣを受ける。

【００３２】電流遮断回路４はＮＭＯＳトランジスタ４
ａから構成され、ＮＭＯＳトランジスタ４ａは前段イン
バータ１のＮＭＯＳトランジスタＱ２のソースと接地レ
ベルとの間の第２の電流経路に介挿され、ゲートに入力
バッファ制御信号ＳＣを受ける。

【００３３】また、定電圧発生回路５はソースが電源Ｖ
DDに接続されたＰＭＯＳトランジスタ５ａから構成さ
れ、ＰＭＯＳトランジスタ５ａのドレインは信号線Ｌ１
に接続され、ゲートに入力バッファ制御信号ＳＣを受け
る。なお、他の構成は図１で示した構成と同様であるた
め説明は省略する。

【００３４】以下、図３で示した入力バッファ回路の動
作を図２を参照して説明する。入力バッファ制御信号Ｓ
Ｃが“Ｈ”となる電流経路導通期間Ｔ１において、ＰＭ
ＯＳトランジスタ３ａ及びＮＭＯＳトランジスタ４ａが
共にオンし、ＰＭＯＳトランジスタ５ａはオフし、電源
ＶDDは信号線Ｌ１から電気的にフローティング状態とな
り定電圧を付与しないため、図２に示すように、入力信
号ＩＮが“Ｈ”と“Ｌ”とを繰り返す場合、内部信号Ｓ
１は入力信号ＩＮを論理的に反転した信号となり、出力
信号Ｓ２は内部信号Ｓ１を論理的に反転した信号とな
る。その結果、入力信号ＩＮの“Ｈ”／“Ｌ”変化時点
において、前段インバータ１を介して電源ＶDDから接地
レベルに貫通電流ＶＩ（図３参照）が流れる。

【００３５】一方、入力バッファ制御信号ＳＣが“Ｌ”
となる電流経路遮断期間Ｔ２において、ＰＭＯＳトラン
ジスタ３ａ及びＮＭＯＳトランジスタ４ａは共にオフ
し、ＰＭＯＳトランジスタ５ａがオンして電源ＶDDが信
号線Ｌ１に付与されるため、図２に示すように、入力信
号ＩＮが“Ｈ”と“Ｌ”とを繰り返しても、前段インバ
ータ１の出力部であるノードＮ２が電気的にフローティ
ング状態となり、電源ＶDDが信号線Ｌ１に印加されるこ
とにより内部信号Ｓ１は“Ｈ”に固定され、出力信号Ｓ
２は“Ｌ”に固定される。その結果、電流経路遮断期間
Ｔ２においては全く貫通電流ＶＩが流れなくなる。ただ
し、入力バッファ制御信号ＳＣの“Ｈ”／“Ｌ”変化時
点において、ＰＭＯＳトランジスタ５ａ、前段インバー
タ１のＮＭＯＳトランジスタＱ２及びＮＭＯＳトランジ
スタ４ａを介して微小な貫通電流が流れる。

【００３６】このように、第１の実施例の入力バッファ
回路は、外部の制御信号に基づきその出力の電圧レベル
を固定させることにより、必要に応じて貫通電流の発生
を最小限に抑えることができる。その結果、無駄な消費
電力を使用しない入力バッファ回路を得ることができ
る。

【００３７】＜ＬＳＩへの適用＞図４は、第１の実施例
の入力バッファ回路を内蔵したＬＳＩを示す説明図であ
る。図４には２つのＬＳＩ（ＬＳＩ５１′、ＬＳＩ６
１′）が開示されており、ＬＳＩ５１′は信号入力端子
Ｐ１１及びチップセレクト信号入力端子Ｐ１２を含む少
なくとも２つの外部端子を有しており、信号入力端子Ｐ
１１を介して入力信号ＩＮを取り込み、チップセレクト
信号入力端子Ｐ１２を介してチップセレクト信号ＣＳ１
を取り込んでいる。

【００３８】一方、ＬＳＩ６１′は、信号入力端子Ｐ２
１及びチップセレクト信号入力端子Ｐ２２を含む少なく
とも２つの外部端子を有しており、信号入力端子Ｐ２１
を介して入力信号ＩＮを取り込み、チップセレクト信号
入力端子Ｐ２２を介してチップセレクト信号ＣＳ２を取
り込んでいる。

【００３９】ＬＳＩ５１′は内部に第１の実施例の入力
バッファ回路５０、内部回路５３及び内部回路５４を備
えており、入力バッファ回路５０の信号入力端子Ｐ１が
信号入力端子Ｐ１１に接続され、入力バッファ回路５０
の制御信号入力端子Ｐ２がチップセレクト信号入力端子
Ｐ１２に接続される。そして、入力バッファ回路５０の
出力が内部回路５３に与えられる。また、内部回路５４
は内部回路５３に接続されるとともに、チップセレクト
信号入力端子Ｐ１２に接続され、チップセレクト信号Ｃ
Ｓ１の“Ｈ”／“Ｌ”に基づき活性／非活性が制御され
る。

【００４０】一方、ＬＳＩ６１′は内部に第１の実施例
の入力バッファ回路６０、内部回路６３及び内部回路６
４を備えており、入力バッファ回路６０の信号入力端子
Ｐ１が信号入力端子Ｐ２１に接続され、入力バッファ回
路６０の制御信号入力端子Ｐ２がチップセレクト信号入
力端子Ｐ２２に接続される。そして、入力バッファ回路
６０の出力が内部回路６３に与えられる。また、内部回
路６４は内部回路６３に接続されるとともに、チップセ
レクト信号入力端子Ｐ２２に接続され、チップセレクト
信号ＣＳ２の“Ｈ”／“Ｌ”に基づき活性／非活性が制
御される。

【００４１】このような構成のＬＳＩシステムにおい
て、チップセレクト信号ＣＳ１がアサートされ、チップ
セレクト信号ＣＳ２がネゲートされている場合、つま
り、“Ｈ”のチップセレクト信号ＣＳ１によって内部回
路５４が活性状態となり、“Ｌ”のチップセレクト信号
ＣＳ２によって内部回路５４が非活性状態となることに
より、ＬＳＩ５１′が動作中でＬＳＩ６１′が非動作中
である状態を考える。

【００４２】動作中であるＬＳＩ５１′では、入力バッ
ファ回路５０、内部回路５３及び内部回路５４内で構成
されるトランジスタのうち、入力信号ＩＮに基づき動作
するすべてのトランジスタにおいて、図２に示すよう
に、入力信号ＩＮの“Ｈ”／“Ｌ”変化時点において重
畳された貫通電流ＶＩを消費する。

【００４３】一方、非動作中にあるＬＳＩ６１′におい
ては、チップセレクト信号ＣＳ２により非活性状態とな
った内部回路６４および入力バッファ回路６０では貫通
電流ＶＩは消費されない。

【００４４】一方、内部回路６３はチップセレクト信号
ＣＳ２の制御外となる。しかしながら、“Ｌ”のチップ
セレクト信号ＣＳ２により、入力バッファ回路６０の出
力は“Ｈ”に固定されるため、内部回路６３内で構成さ
れるトランジスタにも貫通電流ＶＩは流れない。

【００４５】このように、このように第１の実施例の入
力バッファ回路を内蔵したＬＳＩを使用したシステムで
は、チップセレクト信号に基づき、非動作状態にあるＬ
ＳＩにいては、無駄な電力が全く消費されないように制
御することができる。

【００４６】＜＜第２の実施例＞＞図５はこの発明の第
２の実施例である入力バッファ回路の構成を示す回路図
である。同図に示すように、入力バッファ回路は前段イ
ンバータ１はＰＭＯＳトランジスタＱ１及びＮＭＯＳト
ランジスタＱ２からなるＣＭＯＳ構造を呈しており、Ｐ
ＭＯＳトランジスタＱ１のソースが電源ＶDDに直接接続
され、ＮＭＯＳトランジスタＱ２のソースと接地レベル
間の第２の電流経路に電流遮断回路４であるＮＭＯＳト
ランジスタ４ｃが介挿される。ＰＭＯＳトランジスタＱ
１及びＮＭＯＳトランジスタＱ２のゲートが共通にノー
ドＮ１に接続され、このノードＮ１が前段インバータ１
の入力部となり信号入力端子Ｐ１に接続される。また、
ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトラン
ジスタＱ２のドレインが共通にノードＮ２に接続され、
このノードＮ２が前段インバータ１の出力部となり、後
段インバータ２の入力部に接続される。

【００４７】そして、前段インバータ１，後段インバー
タ２間の信号線Ｌ１は定電圧発生回路５であるＰＭＯＳ
トランジスタ５ｃを介して電源ＶDDに接続される。

【００４８】また、制御信号入力端子Ｐ２を介して入力
バッファ制御信号ＳＣが、ＮＭＯＳトランジスタ４ｃ及
びＰＭＯＳトランジスタ５ｃのゲートに印加される。な
お、後段インバータ２等、他の構成は図３で示した第１
の実施例と同様である。

【００４９】上記構成の第２の実施例の入力バッファ回
路は、図３で示した第１の実施例の入力バッファ回路と
比較した場合、電流遮断回路３が省略されている点が異
なる。

【００５０】以下、第２の実施例の入力バッファ回路の
動作を図２を参照して説明する。入力バッファ制御信号
ＳＣが“Ｈ”となる電流経路導通期間Ｔ１において、Ｎ
ＭＯＳトランジスタ４ｃがオンし、ＰＭＯＳトランジス
タ５ｃはオフし、電源ＶDDは信号線Ｌ１から電気的にフ
ローティング状態となり定電圧は付与されないため、図
２に示すように、入力信号ＩＮが“Ｈ”と“Ｌ”を繰り
返す場合、内部信号Ｓ１は入力信号ＩＮを論理的に反転
した信号となり、出力信号Ｓ２は内部信号Ｓ１を論理的
に反転した信号となる。その結果、入力信号ＩＮの
“Ｈ”／“Ｌ”変化時点において、前段インバータ１を
介して電源ＶDDから接地レベルに貫通電流ＶＩ（図５参
照）が流れる。

【００５１】一方、入力バッファ制御信号ＳＣが“Ｌ”
となる電流経路遮断期間Ｔ２において、ＮＭＯＳトラン
ジスタ４ｃがオフし、ＰＭＯＳトランジスタ５ｃがオン
して“Ｈ”の定電圧が信号線Ｌ１に付与されるため、図
２に示すように、入力信号ＩＮが“Ｈ”と“Ｌ”とを繰
り返すと、前段インバータ１の出力部であるノードＮ２
はフローティング状態と“Ｈ”レベル状態とを繰り返
し、電源ＶDDが信号線Ｌ１に常時付与されることによ
り、内部信号Ｓ１は“Ｈ”に固定され、出力信号Ｓ２は
“Ｌ”に固定される。

【００５２】この際、電流遮断回路が介挿されない第１
の電流経路に接続される電源ＶDDの電圧（“Ｈ”レベ
ル）に定電圧の“Ｈ”レベルが一致するため、常時導通
状態の第１の電流経路を介して電源ＶDD〜接地レベル間
に貫通電流が流れることはない。

【００５３】その結果、電流経路遮断期間Ｔ２において
は全く貫通電流ＶＩが流れなくなる。ただし、入力バッ
ファ制御信号ＳＣの“Ｈ”／“Ｌ”変化時点において、
ＰＭＯＳトランジスタ５ｃ、前段インバータ１のＮＭＯ
ＳトランジスタＱ２及びＮＭＯＳトランジスタ４ｃを介
して微小な貫通電流が流れる。

【００５４】このように、第２の実施例の入力バッファ
回路は、外部の制御信号に基づきその出力の電圧レベル
を固定させることにより、必要に応じて貫通電流の発生
を最小限に抑えることができる。その結果、無駄な消費
電力を使用しない入力バッファ回路を得ることができ
る。

【００５５】また、第２の実施例の入力バッファ回路
は、第１の実施例の入力バッファ回路と比較した場合、
電流遮断回路３に相当する手段を省略できる分、回路構
成を簡単にできるという利点を有する。

【００５６】＜ＬＳＩへの適用＞第２の実施例の入力バ
ッファ回路も第１の実施例同様に図４の入力バッファ回
路５０及び６０としてＬＳＩ５１′及び６１′内に装備
可能なことは勿論である。

【００５７】この場合、第１の実施例同様、第２の実施
例の入力バッファ回路を内蔵したＬＳＩを使用したシス
テムでは、非動作状態にあるＬＳＩについては、チップ
セレクト信号に基づき無駄な電力が全く消費されないよ
うに制御することができる。

【００５８】＜＜第３の実施例＞＞図６はこの発明の第
３の実施例である入力バッファ回路の構成を示す回路図
である。同図に示すように、入力バッファ回路は第１及
び第２の実施例同様、ＣＭＯＳ構造の前段インバータ１
及び後段インバータ２を直列に接続することにより構成
される。

【００５９】前段インバータ１において、ＰＭＯＳトラ
ンジスタＱ１のソースと電源ＶDDとの間の第１の電流経
路に電流遮断回路３のＰＭＯＳトランジスタ３ｄが介挿
され、ＮＭＯＳトランジスタＱ２のソースが接地レベル
に直接接続される。電流遮断回路３において、ＰＭＯＳ
トランジスタ３ｄのゲートにインバータ３ｅの出力が接
続され、インバータ３ｅの入力部に制御信号入力端子Ｐ
２を介して入力バッファ制御信号ＳＣが印加される。

【００６０】そして、前段インバータ１，後段インバー
タ２間の信号線Ｌ１は定電圧発生回路５のＮＭＯＳトラ
ンジスタ５ｄを介して接地される。定電圧発生回路５に
おいて、ＮＭＯＳトランジスタ５ｄのゲートにインバー
タ５ｅの出力部が接続され、インバータ５ｅの入力部に
入力バッファ制御信号ＳＣが印加される。なお、他の構
成は第１の実施例と同様であるため説明を省略する。

【００６１】上記構成の第３の実施例の入力バッファ回
路は、図３で示した第１の実施例の入力バッファ回路と
比較した場合、電流遮断回路４が省略され、定電圧発生
回路５の定電圧が電源ＶDDかれ接地レベルに変更された
点が異なる。

【００６２】図７は第３の実施例の入力バッファ回路の
動作を示すタイミング図である。以下、第３の実施例の
入力バッファ回路の動作を図７を参照して説明する。入
力バッファ制御信号ＳＣが“Ｈ”となる電流経路導通期
間Ｔ１において、ＰＭＯＳトランジスタ３ｄがオンし、
ＮＭＯＳトランジスタ５ｄがオフし、接地レベルは信号
線Ｌ１から電気的にフローティング状態になり付与され
ないため、図７に示すように、入力信号ＩＮが“Ｈ”と
“Ｌ”を繰り返す場合、内部信号Ｓ１は入力信号ＩＮを
論理的に反転した信号となり、出力信号Ｓ２は内部信号
Ｓ１を論理的に反転した信号となる。その結果、入力信
号ＩＮの“Ｈ”／“Ｌ”変化時点において、前段インバ
ータ１を介して電源ＶDDから接地レベルに貫通電流ＶＩ
（図６参照）が流れる。

【００６３】一方、入力バッファ制御信号ＳＣが“Ｌ”
となる電流経路遮断期間Ｔ２において、ＰＭＯＳトラン
ジスタ３ｄがオフし、ＮＭＯＳトランジスタ５ｄがオン
し、“Ｌ”レベル（接地レベル）が信号線Ｌ１に付与さ
れるため、図７に示すように、入力信号ＩＮが“Ｈ”と
“Ｌ”とを繰り返すと、前段インバータ１の出力部であ
るノードＮ２は“Ｌ”レベル状態とフローティング状態
とを繰り返し、“Ｌ”レベルが信号線Ｌ１に常時付与さ
れることにより、内部信号Ｓ１が“Ｌ”に固定され、出
力信号Ｓ２は“Ｈ”に固定される。

【００６４】この際、電流遮断回路が介挿されない第２
の電流経路に接続される接地レベル（“Ｌ”レベル）に
定電圧の“Ｌ”レベルが一致するため、常時導通状態の
第２の電流経路を介して電源ＶDD〜接地レベル間に貫通
電流が流れることはない。

【００６５】その結果、電流経路遮断期間Ｔ２において
は全く貫通電流ＶＩが流れなくなる。ただし、入力バッ
ファ制御信号ＳＣの“Ｈ”／“Ｌ”変化時点において、
ＰＭＯＳトランジスタ３ｄ、前段インバータ１のＰＭＯ
ＳトランジスタＱ１及びＮＭＯＳトランジスタ５ｄを介
して微小な貫通電流が流れる。

【００６６】このように、第３の実施例の入力バッファ
回路は、外部の制御信号に基づきその出力の電圧レベル
を固定させることにより、必要に応じて貫通電流の発生
を最小限に抑えることができる。その結果、無駄な消費
電力を使用しない入力バッファ回路を得ることができ
る。

【００６７】また、第３の実施例の入力バッファ回路
は、第１の実施例の入力バッファ回路と比較した場合、
電流遮断回路４に相当する手段を省略できる分、回路構
成を簡単にできるという利点を有する。

【００６８】＜ＬＳＩへの適用＞第３の実施例の入力バ
ッファ回路も第１の実施例同様に図４の入力バッファ回
路５０及び６０としてＬＳＩ５１′及び６１′内に装備
可能なことは勿論である。

【００６９】この場合、第１の実施例同様、第３の実施
例の入力バッファ回路を内蔵したＬＳＩを使用したシス
テムでは、非動作状態にあるＬＳＩについては、チップ
セレクト信号に基づき無駄な電力が全く消費されないよ
うに制御することができる。

【００７０】＜＜その他＞＞なお、第１の実施例の定電
圧発生回路５を、第３の実施例の定電圧発生回路５のよ
うに“Ｌ”レベル（接地レベル）の定電圧を付与するよ
うに構成してもよいのは勿論である。

【００７１】また、第２の実施例の定電圧発生回路５
を、第３の実施例の定電圧発生回路５のように“Ｌ”レ
ベルの定電圧を付与するように構成することも考えられ
るが、この構成の場合、入力バッファ制御信号ＳＣを
“Ｌ”して電流遮断回路４を遮断状態にしても、前段イ
ンバータ１のＰＭＯＳトランジスタＱ１及び“Ｌ”レベ
ルの定電圧を付与する構成の定電圧発生回路を介して、
電源ＶDD〜接地レベル間に貫通電流が流れるため、好ま
しくない。

【００７２】また、第３の実施例の定電圧発生回路５
を、第２の実施例の定電圧発生回路５のように“Ｈ”レ
ベル（電源ＶDDレベル）の定電圧を付与するように構成
することも考えられるが、この構成の場合、入力バッフ
ァ制御信号ＳＣを“Ｌ”して電流遮断回路３を遮断状態
にしても、“Ｈ”レベルの定電圧を付与する構成の定電
圧発生回路及び前段インバータ１のＮＭＯＳトランジス
タＱ２を介して、電源ＶDD〜接地レベル間に貫通電流が
流れるため、好ましくない。

【００７３】

【発明の効果】以上説明したように、この発明における
請求項１記載の入力バッファ回路は、第１の電流経路及
び第２の電流経路のうち、少なくとも１つの電流経路に
介挿され、入力バッファ制御信号を受け該入力バッファ
制御信号に基づき、介挿された電流経路を導通状態／遮
断状態にする導通動作／遮断動作を行う少なくとも１つ
の電流遮断手段と、信号線に接続され、入力バッファ制
御信号を受け、該入力バッファ制御信号に基づき、第１
及び第２の電源のうち一方の電源の電圧である定電圧を
信号線に付与する付与動作あるいは付与しない無付与動
作を行う定電圧付与手段とをさらに備え、入力バッファ
制御信号は第１の状態あるいは第２の状態を呈し、入力
バッファ制御信号が第１の状態の場合、少なくとも１つ
の電流遮断手段は導通動作を実行し、定電圧付与手段は
無付与動作を実行し、入力バッファ制御信号が第２の状
態の場合、少なくとも１つの電流遮断手段は遮断動作を
実行し、定電圧付与手段は付与動作を実行する。

【００７４】したがって、入力バッファ回路を動作させ
る必要のあるときに入力バッファ制御信号を第１の状態
にすることにより、第１及び第２のインバータの直列接
続による通常の入力バッファ動作を行わせることがで
き、入力バッファ回路を動作させる必要のないときに入
力バッファ制御信号を第２の状態にすることにより、第
１及び第２のインバータ間の信号線及び出力信号の電圧
を固定して、第１の電源と第２電源との間に貫通電流が
流れないようにすることができる。

【００７５】その結果、入力バッファ制御信号を用い
て、必要に応じて貫通電流の発生を最小限に抑えること
ができるため、無駄な消費電力を使用しない入力バッフ
ァ回路を得ることができる。

【００７６】また、請求項２記載の入力バッファ回路は
１つの電流遮断手段からなり、定電圧付与手段から付与
される定電圧は、１つの電流遮断手段が第１の電流経路
に介挿される場合は第２の電源の電圧であり、１つの電
流遮断手段が第２の電流経路に介挿される場合は第１の
電源の電圧である。

【００７７】したがって、入力バッファ回路を動作させ
る必要のないとき入力バッファ制御信号を第２の状態に
した場合、第１及び第２の電流経路のうち、上記１つの
電流遮断手段が介挿されない電流経路である常時導通電
流経路に接続される電源の電圧に定電圧が必ず一致する
ため、上記常時導通電流経路を介して第１の電源〜第２
の電源間に貫通電流が流れることはない。

【００７８】その結果、請求項１記載の入力バッファ回
路同様、無駄な消費電力を使用しない効果を有するとと
もに、さらに、電流遮断手段を必要最小限の１個で構成
することができる分、回路構成を簡単にできるという効
果を奏する。

【００７９】この発明にかかる請求項３記載の半導体集
積回路は、請求項１記載の入力バッファ回路を有し、上
記入力バッファ回路の少なくとも１つの電流遮断手段及
び定電付与手段は制御信号入力端子に接続され、外部制
御信号を入力バッファ制御信号として取り込んでいる。

【００８０】したがって、半導体集積回路を動作させる
必要のあるときに外部制御信号を第１の状態にすること
により、上記入力バッファ回路に通常のバッファ動作を
行わせることができ、半導体集積回路を動作させる必要
のないときに外部制御信号を第２の状態にすることによ
り、上記入力バッファ回路の出力信号の電圧を固定し
て、第１の電源と第２電源との間に貫通電流が流れない
ようにすることができる。

【００８１】その結果、入力バッファ制御信号として外
部制御信号を用いることにより、必要に応じて貫通電流
の発生を最小限に抑えることができるため、無駄な消費
電力を使用しない半導体集積回路を得ることができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例の入力バッファ回路
の構成を示す説明図である。

【図２】 第１及び第２の実施例の動作を示すタイミン
グ図である。

【図３】 第１の実施例の入力バッファ回路の構成を示
す回路図である。

【図４】 第１の実施例の入力バッファ回路を用いたＬ
ＳＩを示した説明図である。

【図５】 この発明の第２の実施例である入力バッファ
回路の構成を示す回路図である。

【図６】 この発明の第３の実施例である入力バッファ
回路の構成を示す回路図である。

【図７】 第３の実施例の動作を示すタイミング図であ
る。

【図８】 従来の入力バッファ回路を内蔵したＬＳＩを
用いた説明図である。

【図９】 従来の入力バッファ回路の構成を示す回路図
である。

【図１０】 従来の入力バッファ回路の動作を示すタイ
ミング図である。

【符号の説明】

１ 前段インバータ、２ 後段インバータ、３ 電流遮
断回路、４ 電流遮断回路、５ 定電圧発生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号を入力部に受ける第１のインバ
   ータと、入力部が信号線を介して前記第１のインバータ
   の出力部に接続される第２のインバータとを備え、前記
   第２のインバータの出力が出力信号となる入力バッファ
   回路であって、 前記第１のインバータは、 一方電極が第１の電流経路を介して第１の電源に接続さ
   れる第１の導電型の第１のトランジスタと、 一方電極が第２の電流経路を介して第２の電源に接続さ
   れ、他方電極が前記第１のトランジスタの他方電極に接
   続され、制御電極が前記第１のトランジスタの制御電極
   に接続される第２の導電型の第２のトランジスタとを備
   え、前記第１及び第２のトランジスタの制御電極が前記
   入力部となり、前記第１及び第２のトランジスタの他方
   電極が前記出力部となり、 前記入力バッファ回路は、 前記第１の電流経路及び前記第２の電流経路のうち、少
   なくとも１つの電流経路に介挿され、入力バッファ制御
   信号を受け該入力バッファ制御信号に基づき、介挿され
   た電流経路を導通状態／遮断状態にする導通動作／遮断
   動作を行う少なくとも１つの電流遮断手段と、 前記信号線に接続され、前記入力バッファ制御信号を受
   け、該入力バッファ制御信号に基づき、前記第１及び第
   ２の電源のうち一方の電源の電圧である定電圧を前記信
   号線に付与する付与動作あるいは付与しない無付与動作
   を行う定電圧付与手段とをさらに備え、 前記入力バッファ制御信号は第１の状態あるいは第２の
   状態を呈し、前記入力バッファ制御信号が前記第１の状
   態の場合、前記少なくとも１つの電流遮断手段は前記導
   通動作を実行し、前記定電圧付与手段は前記無付与動作
   を実行し、前記入力バッファ制御信号が前記第２の状態
   の場合、前記少なくとも１つの電流遮断手段は前記遮断
   動作を実行し、前記定電圧付与手段は前記付与動作を実
   行することを特徴とする入力バッファ回路。
2. 【請求項２】 前記少なくも１つの電流遮断手段は、１
   つの電流遮断手段からなり、 前記定電圧付与手段は、前記１つの電流遮断手段が前記
   第１の電流経路に介挿される場合は前記第２の電源の電
   圧を前記定電圧として付与し、前記１つの電流遮断手段
   が前記第２の電流経路に介挿される場合は前記第１の電
   源の電圧を前記定電圧として付与する請求項１記載の入
   力バッファ回路。
3. 【請求項３】 外部入力信号を受ける信号入力端子と、 外部制御信号を受ける制御信号入力端子と、 前記信号入力端子に入力部が接続される請求項１記載の
   入力バッファ回路とを備え、前記入力バッファ回路の前
   記少なくとも１つの電流遮断手段及び前記定電圧付与手
   段は前記制御信号入力端子に接続され、前記外部制御信
   号を前記入力バッファ制御信号として取り込み、 前記入力バッファ回路の前記出力信号を受け、該出力信
   号に基づき動作する内部回路をさらに備える半導体集積
   回路。