JPH09172365A - トライステート回路 - Google Patents
トライステート回路Info
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- JPH09172365A JPH09172365A JP8292319A JP29231996A JPH09172365A JP H09172365 A JPH09172365 A JP H09172365A JP 8292319 A JP8292319 A JP 8292319A JP 29231996 A JP29231996 A JP 29231996A JP H09172365 A JPH09172365 A JP H09172365A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】
【課題】 プルダウン又はプルアップにより出力端のフ
ローティングを防止するトライステート回路の不要電流
消費を抑制して低電力化を図る。 【解決手段】 プルダウン手段として出力端ＩＮＡに設
けたＮＭＯＳトランジスタＰＭＮはＸＯＲゲートの出力
で制御される。入力信号Ａ，Ｂが異なる論理ならトラン
ジスタＰＭＮがオンして出力端ＩＮＡのフローティング
が防止される。入力信号Ａ，Ｂが同じ論理であれば出力
端ＩＮＡは論理“Ｈ”になるが、このときＸＯＲゲート
から論理“Ｌ”が出力されてトランジスタＰＭＮがオフ
になるので出力端ＩＮＡと接地電圧Ｖssとの間に電流路
が形成されることはない。或いは、出力端ＩＮＡにＰＭ
ＯＳトランジスタのプルアップ手段を設け、入力信号
Ａ，Ｂを演算するＸＮＯＲゲートの出力で制御するよう
にしてもよい。
ローティングを防止するトライステート回路の不要電流
消費を抑制して低電力化を図る。 【解決手段】 プルダウン手段として出力端ＩＮＡに設
けたＮＭＯＳトランジスタＰＭＮはＸＯＲゲートの出力
で制御される。入力信号Ａ，Ｂが異なる論理ならトラン
ジスタＰＭＮがオンして出力端ＩＮＡのフローティング
が防止される。入力信号Ａ，Ｂが同じ論理であれば出力
端ＩＮＡは論理“Ｈ”になるが、このときＸＯＲゲート
から論理“Ｌ”が出力されてトランジスタＰＭＮがオフ
になるので出力端ＩＮＡと接地電圧Ｖssとの間に電流路
が形成されることはない。或いは、出力端ＩＮＡにＰＭ
ＯＳトランジスタのプルアップ手段を設け、入力信号
Ａ，Ｂを演算するＸＮＯＲゲートの出力で制御するよう
にしてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
バッファ等に使用されるトライステート回路に関する。
バッファ等に使用されるトライステート回路に関する。
【０００２】
【従来の技術】一般にＣＭＯＳ回路は、ダイナミック動
作するときにタイミング差(timing mismatch) 及び遅延
(delay) によりハイインピーダンス状態を有する。この
ハイインピーダンス状態は、製品の動作を不安定にし誤
動作を誘発することがある。
作するときにタイミング差(timing mismatch) 及び遅延
(delay) によりハイインピーダンス状態を有する。この
ハイインピーダンス状態は、製品の動作を不安定にし誤
動作を誘発することがある。
【０００３】図１は、一般的なトライステート回路(tri
-state circuit) の構成を示す。このトライステート回
路は、２つの入力信号Ａ，Ｂが同じ論理の場合にこれに
従う論理“０”又は“１”の信号を出力する。即ち、入
力信号Ａ，Ｂ＝０であれば、インバータＩＧ１，ＩＧ２
を通じて論理“１”に反転して印加される結果、ＰＭＯ
ＳトランジスタＭＰ１，ＭＰ２がオフになる一方、ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従っ
て、トライステート回路の出力信号Ｙは論理“０”でつ
まり出力端ＩＮＡは論理“Ｌ（ロウ）”になる。また、
入力信号Ａ，Ｂ＝１であれば、出力信号Ｙは論理“１”
でつまり出力端ＩＮＡは論理“Ｈ（ハイ）”になる。
-state circuit) の構成を示す。このトライステート回
路は、２つの入力信号Ａ，Ｂが同じ論理の場合にこれに
従う論理“０”又は“１”の信号を出力する。即ち、入
力信号Ａ，Ｂ＝０であれば、インバータＩＧ１，ＩＧ２
を通じて論理“１”に反転して印加される結果、ＰＭＯ
ＳトランジスタＭＰ１，ＭＰ２がオフになる一方、ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従っ
て、トライステート回路の出力信号Ｙは論理“０”でつ
まり出力端ＩＮＡは論理“Ｌ（ロウ）”になる。また、
入力信号Ａ，Ｂ＝１であれば、出力信号Ｙは論理“１”
でつまり出力端ＩＮＡは論理“Ｈ（ハイ）”になる。
【０００４】このトライステート回路で入力信号Ａ，Ｂ
が異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝
０）は、出力信号Ｙが論理“１”、“０”とは異なるも
う一つの第３の状態になり、出力端ＩＮＡはフローティ
ング状態になる。即ち、入力信号Ａ＝０及び入力信号Ｂ
＝１であれば、インバータＩＧ１，ＩＧ２による反転で
それぞれ論理“１”及び論理“０”で印加される結果、
ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタ
ＭＮ１がオンになる一方、ＰＭＯＳトランジスタＭＰ２
及びＮＭＯＳトランジスタＭＮ２がオフになる。従っ
て、出力信号Ｙは第３の状態“Ｚ”で出力端ＩＮＡはフ
ローティング状態となる。また、入力信号Ａ＝１及び入
力信号Ｂ＝０の場合も同様に出力信号Ｙは第３の状態
“Ｚ”で出力端ＩＮＡはフローティング状態になる。
が異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝
０）は、出力信号Ｙが論理“１”、“０”とは異なるも
う一つの第３の状態になり、出力端ＩＮＡはフローティ
ング状態になる。即ち、入力信号Ａ＝０及び入力信号Ｂ
＝１であれば、インバータＩＧ１，ＩＧ２による反転で
それぞれ論理“１”及び論理“０”で印加される結果、
ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタ
ＭＮ１がオンになる一方、ＰＭＯＳトランジスタＭＰ２
及びＮＭＯＳトランジスタＭＮ２がオフになる。従っ
て、出力信号Ｙは第３の状態“Ｚ”で出力端ＩＮＡはフ
ローティング状態となる。また、入力信号Ａ＝１及び入
力信号Ｂ＝０の場合も同様に出力信号Ｙは第３の状態
“Ｚ”で出力端ＩＮＡはフローティング状態になる。
【０００５】図１に示す構成のトライステート回路の論
理状態をまとめると、下記表１のようになる。
理状態をまとめると、下記表１のようになる。
【表１】
【０００６】このように図１のトライステート回路にお
いて２つの入力信号Ａ，Ｂが異なる論理の場合に出力端
ＩＮＡはフローティング状態になるが、このときに負荷
キャパシタＣL の値が後続のファン−アウト(fan-out)
を十分に駆動できるものでないと誤動作を生じ得る。そ
こで、これを防止するために図２に示すようなプルアッ
プ抵抗又はプルダウン抵抗を追加し、一時的なフローテ
ィングノードの発生を防止する回路がある。
いて２つの入力信号Ａ，Ｂが異なる論理の場合に出力端
ＩＮＡはフローティング状態になるが、このときに負荷
キャパシタＣL の値が後続のファン−アウト(fan-out)
を十分に駆動できるものでないと誤動作を生じ得る。そ
こで、これを防止するために図２に示すようなプルアッ
プ抵抗又はプルダウン抵抗を追加し、一時的なフローテ
ィングノードの発生を防止する回路がある。
【０００７】この図２のトライステート回路でも、図１
同様に２つの入力信号Ａ，Ｂが異なる論理の場合（Ａ＝
０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）に、出力信号Ｙは第３の
状態になる。しかしながらこのときに、出力端ＩＮＡと
電源電圧Ｖccとの間に設けられたプルアップ抵抗ＰＲに
より、出力端ＩＮＡは電源電圧Ｖccレベルの論理“Ｈ”
とされフローティングが防止される。
同様に２つの入力信号Ａ，Ｂが異なる論理の場合（Ａ＝
０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）に、出力信号Ｙは第３の
状態になる。しかしながらこのときに、出力端ＩＮＡと
電源電圧Ｖccとの間に設けられたプルアップ抵抗ＰＲに
より、出力端ＩＮＡは電源電圧Ｖccレベルの論理“Ｈ”
とされフローティングが防止される。
【０００８】
【発明が解決しようとする課題】図２のようなトライス
テート回路では、２つの入力信号Ａ，Ｂが論理“０”の
場合にインバータＩＧ１，ＩＧ２の反転で論理“１”と
して印加されるので、ＰＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２がオフになり、ＮＭＯＳトランジスタＭＮ１，ＭＮ
２がオンになる。これにより出力信号Ｙは論理“０”と
なるが、このとき同時に、プルアップ抵抗ＰＲからＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２を通じる電流路(curre
nt path)が形成され、電源電圧Ｖccから接地電圧Ｖssへ
流れる不要な消費電流ｉ ｐａｔｈが発生する。図２で
はプルアップ方式のフローティング防止構成を示してい
るが、プルダウン方式のフローティング防止構成でも同
様の不要電流が発生することになる。即ち、プルアップ
方式のトライステート回路では、出力信号Ｙが論理
“０”のときに不要な電流路が形成され、プルダウン方
式のトライステート回路では、出力信号Ｙが論理“１”
のときに不要な電流路が形成される。プルアップ方式の
場合の論理状態と電流路形成の有無を下記表２に、プル
ダウン方式の場合の論理状態と電流路形成の有無を下記
表３に、それぞれまとめて示す。
テート回路では、２つの入力信号Ａ，Ｂが論理“０”の
場合にインバータＩＧ１，ＩＧ２の反転で論理“１”と
して印加されるので、ＰＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２がオフになり、ＮＭＯＳトランジスタＭＮ１，ＭＮ
２がオンになる。これにより出力信号Ｙは論理“０”と
なるが、このとき同時に、プルアップ抵抗ＰＲからＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２を通じる電流路(curre
nt path)が形成され、電源電圧Ｖccから接地電圧Ｖssへ
流れる不要な消費電流ｉ ｐａｔｈが発生する。図２で
はプルアップ方式のフローティング防止構成を示してい
るが、プルダウン方式のフローティング防止構成でも同
様の不要電流が発生することになる。即ち、プルアップ
方式のトライステート回路では、出力信号Ｙが論理
“０”のときに不要な電流路が形成され、プルダウン方
式のトライステート回路では、出力信号Ｙが論理“１”
のときに不要な電流路が形成される。プルアップ方式の
場合の論理状態と電流路形成の有無を下記表２に、プル
ダウン方式の場合の論理状態と電流路形成の有無を下記
表３に、それぞれまとめて示す。
【表２】
【表３】
【０００９】このように、トライステート回路でフロー
ティング防止のためにプルアップ又はプルダウン方式を
使用する場合には、不要な電流が消費されて消費電力が
増加してしまうという解決課題がある。そこで本発明の
目的は、第３のハイインピーダンス状態での出力端のフ
ローティングを防止可能で且つ消費電流を抑制したトラ
イステート回路を提供することにある。
ティング防止のためにプルアップ又はプルダウン方式を
使用する場合には、不要な電流が消費されて消費電力が
増加してしまうという解決課題がある。そこで本発明の
目的は、第３のハイインピーダンス状態での出力端のフ
ローティングを防止可能で且つ消費電流を抑制したトラ
イステート回路を提供することにある。
【００１０】
【課題を解決するための手段】この目的のために本発明
では、少なくと２つの入力信号に基づき動作するトライ
ステート回路において、第３の状態のときに出力端を論
理ロウにするプルダウン手段を設けると共に、入力信号
を排他的論理和（ＸＯＲ）又は排他的否定和（ＸＮＯ
Ｒ）してそのプルダウン手段をオンオフ制御することを
特徴とする。この場合、入力信号を排他的論理和する場
合にはプルダウン手段をＮＭＯＳトランジスタとするこ
とができ、入力信号を排他的否定和する場合にはプルダ
ウン手段をＰＭＯＳトランジスタとすることができる。
では、少なくと２つの入力信号に基づき動作するトライ
ステート回路において、第３の状態のときに出力端を論
理ロウにするプルダウン手段を設けると共に、入力信号
を排他的論理和（ＸＯＲ）又は排他的否定和（ＸＮＯ
Ｒ）してそのプルダウン手段をオンオフ制御することを
特徴とする。この場合、入力信号を排他的論理和する場
合にはプルダウン手段をＮＭＯＳトランジスタとするこ
とができ、入力信号を排他的否定和する場合にはプルダ
ウン手段をＰＭＯＳトランジスタとすることができる。
【００１１】また本発明によれば、少なくと２つの入力
信号に基づき動作するトライステート回路において、第
３の状態のときに出力端を論理ハイにするプルアップ手
段を設けると共に、入力信号を排他的論理和又は排他的
否定和してそのプルアップ手段をオンオフ制御すること
を特徴とする。この場合、入力信号を排他的論理和する
場合にはプルアップ手段をＮＭＯＳトランジスタとする
ことができ、入力信号を排他的否定和する場合にはプル
アップ手段をＰＭＯＳトランジスタとすることができ
る。
信号に基づき動作するトライステート回路において、第
３の状態のときに出力端を論理ハイにするプルアップ手
段を設けると共に、入力信号を排他的論理和又は排他的
否定和してそのプルアップ手段をオンオフ制御すること
を特徴とする。この場合、入力信号を排他的論理和する
場合にはプルアップ手段をＮＭＯＳトランジスタとする
ことができ、入力信号を排他的否定和する場合にはプル
アップ手段をＰＭＯＳトランジスタとすることができ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、共通部分には同
じ符号を付してある。
付図面を参照して詳細に説明する。尚、共通部分には同
じ符号を付してある。
【００１３】図３に、プルダウン方式でフローティング
を防止するトライステート回路の構成を示している。
を防止するトライステート回路の構成を示している。
【００１４】入力信号Ａ，Ｂは、それぞれインバータＩ
Ｇ１，ＩＧ２で反転されて入力ノードＮ１，Ｎ２へ印加
される。本例の場合、入力信号Ｂが制御信号として使用
されるので、トライステート回路は、入力信号Ａに基づ
き動作するバッファ手段としてインバータを構成するＰ
ＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭ
Ｎ１と、入力信号Ｂに基づき動作する制御手段のＰＭＯ
ＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２
と、を備えている。即ち、バッファ手段をなす直列接続
のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジス
タＭＮ１は、両者の接続部分が出力端ＩＮＡへ接続さ
れ、各ゲートが入力ノードＮ１へ接続される。また、制
御手段のＰＭＯＳトランジスタＭＰ１は電源電圧Ｖccと
バッファ手段のＰＭＯＳトランジスタＭＰ２のソース端
子との間に設けられると共に制御手段のＮＭＯＳトラン
ジスタＭＮ２はバッファ手段のＮＭＯＳトランジスタＭ
Ｎ１のソース端子と接地電圧Ｖssとの間に設けられ、そ
して、その各ゲートは入力ノードＮ２へ接続されてい
る。
Ｇ１，ＩＧ２で反転されて入力ノードＮ１，Ｎ２へ印加
される。本例の場合、入力信号Ｂが制御信号として使用
されるので、トライステート回路は、入力信号Ａに基づ
き動作するバッファ手段としてインバータを構成するＰ
ＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭ
Ｎ１と、入力信号Ｂに基づき動作する制御手段のＰＭＯ
ＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２
と、を備えている。即ち、バッファ手段をなす直列接続
のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジス
タＭＮ１は、両者の接続部分が出力端ＩＮＡへ接続さ
れ、各ゲートが入力ノードＮ１へ接続される。また、制
御手段のＰＭＯＳトランジスタＭＰ１は電源電圧Ｖccと
バッファ手段のＰＭＯＳトランジスタＭＰ２のソース端
子との間に設けられると共に制御手段のＮＭＯＳトラン
ジスタＭＮ２はバッファ手段のＮＭＯＳトランジスタＭ
Ｎ１のソース端子と接地電圧Ｖssとの間に設けられ、そ
して、その各ゲートは入力ノードＮ２へ接続されてい
る。
【００１５】プルダウン手段のＮＭＯＳトランジスタＰ
ＭＮは、出力端ＩＮＡと接地電圧Ｖssとの間に設けられ
ており、ゲート端子がＸＯＲゲートの出力で制御され
る。このＸＯＲゲートは、入力ノードＮ１，Ｎ２に印加
される入力信号、即ちこの例ではインバータＩＧ１，Ｉ
Ｇ２で反転した入力信号バーＡ，バーＢを排他的論理和
演算してプルダウントランジスタＰＭＮをオンオフ制御
する。
ＭＮは、出力端ＩＮＡと接地電圧Ｖssとの間に設けられ
ており、ゲート端子がＸＯＲゲートの出力で制御され
る。このＸＯＲゲートは、入力ノードＮ１，Ｎ２に印加
される入力信号、即ちこの例ではインバータＩＧ１，Ｉ
Ｇ２で反転した入力信号バーＡ，バーＢを排他的論理和
演算してプルダウントランジスタＰＭＮをオンオフ制御
する。
【００１６】この図３のトライステート回路は、２つの
入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，
Ａ＝１＆Ｂ＝０）にプルダウントランジスタＰＭＮがオ
ンすることで、出力端ＩＮＡのフローティングが防止さ
れる。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれ
ば、インバータＩＧ１，ＩＧ２により反転した入力ノー
ドＮ１，Ｎ２の論理“１”及び論理“０”に従って、Ｐ
ＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭ
Ｎ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及
びＮＭＯＳトランジスタＭＮ２はオフになる。これによ
りトライステート回路の出力信号Ｙが第３の状態“Ｚ”
となるが、このとき、入力ノードＮ１，Ｎ２の異なる論
理を演算するＸＯＲゲートから論理“Ｈ”が出力される
のでプルダウントランジスタＰＭＮがオンになり、従っ
て出力端ＩＮＡが接地電圧Ｖssの論理“Ｌ”へプルダウ
ンされ、フローティングが防止される。また、入力信号
Ａ＝１及び入力信号Ｂ＝０の場合も同様で、ＸＯＲゲー
トの出力に従うプルダウントランジスタＰＭＮのオンに
より、出力端ＩＮＡのフローティングが防止される。
入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，
Ａ＝１＆Ｂ＝０）にプルダウントランジスタＰＭＮがオ
ンすることで、出力端ＩＮＡのフローティングが防止さ
れる。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれ
ば、インバータＩＧ１，ＩＧ２により反転した入力ノー
ドＮ１，Ｎ２の論理“１”及び論理“０”に従って、Ｐ
ＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭ
Ｎ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及
びＮＭＯＳトランジスタＭＮ２はオフになる。これによ
りトライステート回路の出力信号Ｙが第３の状態“Ｚ”
となるが、このとき、入力ノードＮ１，Ｎ２の異なる論
理を演算するＸＯＲゲートから論理“Ｈ”が出力される
のでプルダウントランジスタＰＭＮがオンになり、従っ
て出力端ＩＮＡが接地電圧Ｖssの論理“Ｌ”へプルダウ
ンされ、フローティングが防止される。また、入力信号
Ａ＝１及び入力信号Ｂ＝０の場合も同様で、ＸＯＲゲー
トの出力に従うプルダウントランジスタＰＭＮのオンに
より、出力端ＩＮＡのフローティングが防止される。
【００１７】一方、２つの入力信号Ａ，Ｂが同じ論理
“１”であれば、インバータＩＧ１，ＩＧ２による反転
で入力ノードＮ１，Ｎ２に論理“０”が印加され、これ
により、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオン、
ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオフになる。従
って、出力信号Ｙの論理“１”出力で出力端ＩＮＡは論
理“Ｈ”になる。このとき、入力ノードＮ１，Ｎ２の同
じ論理を演算するＸＯＲゲートから論理“Ｌ”が出力さ
れ、これに従ってプルダウントランジスタＰＭＮがオフ
になるので、出力端ＩＮＡと接地電圧Ｖssとの接続は遮
断され、従来のように電流路が形成されることはない。
“１”であれば、インバータＩＧ１，ＩＧ２による反転
で入力ノードＮ１，Ｎ２に論理“０”が印加され、これ
により、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオン、
ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオフになる。従
って、出力信号Ｙの論理“１”出力で出力端ＩＮＡは論
理“Ｈ”になる。このとき、入力ノードＮ１，Ｎ２の同
じ論理を演算するＸＯＲゲートから論理“Ｌ”が出力さ
れ、これに従ってプルダウントランジスタＰＭＮがオフ
になるので、出力端ＩＮＡと接地電圧Ｖssとの接続は遮
断され、従来のように電流路が形成されることはない。
【００１８】このような図３のトライステート回路の論
理状態と電流路形成の有無について下記表４にまとめて
示す。
理状態と電流路形成の有無について下記表４にまとめて
示す。
【表４】
【００１９】図４には、プルアップ方式でフローティン
グを防止するトライステート回路の構成を示している。
グを防止するトライステート回路の構成を示している。
【００２０】入力信号Ａ，Ｂは、それぞれインバータＩ
Ｇ１，ＩＧ２で反転され入力ノードＮ１，Ｎ２へ印加さ
れる。そしてトライステート回路は、バッファ手段のＰ
ＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭ
Ｎ１と、制御手段のＰＭＯＳトランジスタＭＰ１及びＮ
ＭＯＳトランジスタＭＮ２と、を備えている。直列接続
されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトラン
ジスタＭＮ１は、その接続部分で出力端ＩＮＡに接続さ
れ、ノードＮ１へゲート端子が接続される。ＰＭＯＳト
ランジスタＭＰ１は電源電圧ＶccとＰＭＯＳトランジス
タＭＰ２との間に設けられ、また、ＮＭＯＳトランジス
タＭＮ２はＮＭＯＳトランジスタＭＮ１と接地電圧Ｖss
との間に設けられる。これらＰＭＯＳトランジスタＭＰ
１及びＮＭＯＳトランジスタＭＮ２のゲート端子は入力
ノードＮ２へ接続されている。
Ｇ１，ＩＧ２で反転され入力ノードＮ１，Ｎ２へ印加さ
れる。そしてトライステート回路は、バッファ手段のＰ
ＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭ
Ｎ１と、制御手段のＰＭＯＳトランジスタＭＰ１及びＮ
ＭＯＳトランジスタＭＮ２と、を備えている。直列接続
されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトラン
ジスタＭＮ１は、その接続部分で出力端ＩＮＡに接続さ
れ、ノードＮ１へゲート端子が接続される。ＰＭＯＳト
ランジスタＭＰ１は電源電圧ＶccとＰＭＯＳトランジス
タＭＰ２との間に設けられ、また、ＮＭＯＳトランジス
タＭＮ２はＮＭＯＳトランジスタＭＮ１と接地電圧Ｖss
との間に設けられる。これらＰＭＯＳトランジスタＭＰ
１及びＮＭＯＳトランジスタＭＮ２のゲート端子は入力
ノードＮ２へ接続されている。
【００２１】プルアップ手段のＰＭＯＳトランジスタＰ
ＭＰは、電源電圧Ｖccと出力端ＩＮＡとの間に設けられ
ており、ゲート端子がＸＮＯＲゲートの出力で制御され
る。このＸＮＯＲゲートは、入力ノードＮ１，Ｎ２に印
加される入力信号、即ちこの例ではインバータＩＧ１，
ＩＧ２で反転した入力信号バーＡ，バーＢを排他的否定
和演算してプルアップトランジスタＰＭＰをオンオフ制
御する。
ＭＰは、電源電圧Ｖccと出力端ＩＮＡとの間に設けられ
ており、ゲート端子がＸＮＯＲゲートの出力で制御され
る。このＸＮＯＲゲートは、入力ノードＮ１，Ｎ２に印
加される入力信号、即ちこの例ではインバータＩＧ１，
ＩＧ２で反転した入力信号バーＡ，バーＢを排他的否定
和演算してプルアップトランジスタＰＭＰをオンオフ制
御する。
【００２２】この図４のトライステート回路は、２つの
入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，
Ａ＝１＆Ｂ＝０）にプルアップトランジスタＰＭＰがオ
ンすることで、出力端ＩＮＡのフローティングが防止さ
れる。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれ
ば、インバータＩＧ１，ＩＧ２により反転した入力ノー
ドＮ１，Ｎ２の論理“１”及び論理“０”に従って、Ｐ
ＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭ
Ｎ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及
びＮＭＯＳトランジスタＭＮ２はオフになる。これによ
り出力信号Ｙが第３の状態“Ｚ”となるが、このとき入
力ノードＮ１，Ｎ２の異なる論理を演算するＸＮＯＲゲ
ートから論理“Ｌ”が出力されるのでプルアップトラン
ジスタＰＭＰがオンになり、従って出力端ＩＮＡが電源
電圧Ｖccの論理“Ｈ”へプルアップされ、フローティン
グが防止される。また、入力信号Ａ＝１及び入力信号Ｂ
＝０の場合も同様で、ＸＮＯＲゲートの出力に従うプル
ダウントランジスタＰＭＰのオンにより、出力端ＩＮＡ
のフローティングが防止される。
入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，
Ａ＝１＆Ｂ＝０）にプルアップトランジスタＰＭＰがオ
ンすることで、出力端ＩＮＡのフローティングが防止さ
れる。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれ
ば、インバータＩＧ１，ＩＧ２により反転した入力ノー
ドＮ１，Ｎ２の論理“１”及び論理“０”に従って、Ｐ
ＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭ
Ｎ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及
びＮＭＯＳトランジスタＭＮ２はオフになる。これによ
り出力信号Ｙが第３の状態“Ｚ”となるが、このとき入
力ノードＮ１，Ｎ２の異なる論理を演算するＸＮＯＲゲ
ートから論理“Ｌ”が出力されるのでプルアップトラン
ジスタＰＭＰがオンになり、従って出力端ＩＮＡが電源
電圧Ｖccの論理“Ｈ”へプルアップされ、フローティン
グが防止される。また、入力信号Ａ＝１及び入力信号Ｂ
＝０の場合も同様で、ＸＮＯＲゲートの出力に従うプル
ダウントランジスタＰＭＰのオンにより、出力端ＩＮＡ
のフローティングが防止される。
【００２３】一方、２つの入力信号Ａ，Ｂが同じ論理
“０”であれば、インバータＩＧ１，ＩＧ２による反転
で入力ノードＮ１，Ｎ２に論理“１”が印加され、これ
によりＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフ、Ｎ
ＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従っ
て、出力信号Ｙの論理“０”出力で出力端ＩＮＡは論理
“Ｌ”になる。このとき、入力ノードＮ１，Ｎ２の同じ
論理を演算するＸＮＯＲゲートから論理“Ｈ”が出力さ
れ、これに従ってプルアップトランジスタＰＭＰがオフ
になるので、電源電圧Ｖccと出力端ＩＮＡとの接続は遮
断され、従来のように電流路が形成されることはない。
“０”であれば、インバータＩＧ１，ＩＧ２による反転
で入力ノードＮ１，Ｎ２に論理“１”が印加され、これ
によりＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフ、Ｎ
ＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従っ
て、出力信号Ｙの論理“０”出力で出力端ＩＮＡは論理
“Ｌ”になる。このとき、入力ノードＮ１，Ｎ２の同じ
論理を演算するＸＮＯＲゲートから論理“Ｈ”が出力さ
れ、これに従ってプルアップトランジスタＰＭＰがオフ
になるので、電源電圧Ｖccと出力端ＩＮＡとの接続は遮
断され、従来のように電流路が形成されることはない。
【００２４】このような図４のトライステート回路の論
理状態と電流路形成の有無について下記表５にまとめて
示す。
理状態と電流路形成の有無について下記表５にまとめて
示す。
【表５】
【００２５】以上のように、ＸＯＲゲート又はＸＮＯＲ
ゲートとプルダウントランジスタＰＭＮ又はプルアップ
トランジスタＰＭＰとを組合せて使用することにより、
出力端ＩＮＡのフローティングを防止し且つ不要な電流
路の形成を防止することが可能となり、消費電力を抑制
することができる。これは、入力信号が２以上あっても
同様の構成にて可能である。
ゲートとプルダウントランジスタＰＭＮ又はプルアップ
トランジスタＰＭＰとを組合せて使用することにより、
出力端ＩＮＡのフローティングを防止し且つ不要な電流
路の形成を防止することが可能となり、消費電力を抑制
することができる。これは、入力信号が２以上あっても
同様の構成にて可能である。
【００２６】
【発明の効果】本発明によれば、入力信号の排他的論理
和又は排他的否定和によりオンオフするプルダウン手段
又はプルアップ手段を出力端に設けたことにより、第３
の状態における出力端のフローティング状態を防止する
と共に動作時の不要電流の発生を抑止することが可能に
なるので、回路動作を安定化させ且つ消費電力を抑制す
ることができる。従って特に、半導体装置の動作安定及
び低電力化に大きく貢献する。
和又は排他的否定和によりオンオフするプルダウン手段
又はプルアップ手段を出力端に設けたことにより、第３
の状態における出力端のフローティング状態を防止する
と共に動作時の不要電流の発生を抑止することが可能に
なるので、回路動作を安定化させ且つ消費電力を抑制す
ることができる。従って特に、半導体装置の動作安定及
び低電力化に大きく貢献する。
【図１】従来のトライステート回路の一例を示す回路
図。
図。
【図２】従来のトライステート回路の他の例を示す回路
図。
図。
【図３】本発明によるトライステート回路の一実施形態
を示す回路図。
を示す回路図。
【図４】本発明によるトライステート回路の他の実施形
態を示す回路図。
態を示す回路図。
ＰＭＮ プルダウン手段（ＮＭＯＳＦＥＴ） ＰＭＰ プルアップ手段（ＰＭＯＳＦＥＴ）
Claims (6)
- 【請求項１】 少なくと２つの入力信号に基づき動作す
るトライステート回路において、第３の状態のときに出
力端を論理ロウにするプルダウン手段を設けると共に、
入力信号を排他的論理和又は排他的否定和してそのプル
ダウン手段をオンオフ制御するようにしたことを特徴と
するトライステート回路。 - 【請求項２】 プルダウン手段をＮＭＯＳトランジスタ
とし、入力信号を排他的論理和して制御する請求項１記
載のトライステート回路。 - 【請求項３】 プルダウン手段をＰＭＯＳトランジスタ
とし、入力信号を排他的否定和して制御する請求項１記
載のトライステート回路。 - 【請求項４】 少なくと２つの入力信号に基づき動作す
るトライステート回路において、第３の状態のときに出
力端を論理ハイにするプルアップ手段を設けると共に、
入力信号を排他的論理和又は排他的否定和してそのプル
アップ手段をオンオフ制御するようにしたことを特徴と
するトライステート回路。 - 【請求項５】 プルアップ手段をＮＭＯＳトランジスタ
とし、入力信号を排他的論理和して制御する請求項４記
載のトライステート回路。 - 【請求項６】 プルアップ手段をＰＭＯＳトランジスタ
とし、入力信号を排他的否定和して制御する請求項４記
載のトライステート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P39608 | 1995-11-03 | ||
| KR1019950039608A KR100255962B1 (ko) | 1995-11-03 | 1995-11-03 | 3-상태회로의 출력 안정화회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172365A true JPH09172365A (ja) | 1997-06-30 |
| JP3644468B2 JP3644468B2 (ja) | 2005-04-27 |
Family
ID=19432898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29231996A Expired - Lifetime JP3644468B2 (ja) | 1995-11-03 | 1996-11-05 | トライステート回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5767696A (ja) |
| EP (1) | EP0772301A3 (ja) |
| JP (1) | JP3644468B2 (ja) |
| KR (1) | KR100255962B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044770A (ja) * | 2009-08-19 | 2011-03-03 | Fuji Electric Systems Co Ltd | レベルシフト回路 |
| JP2011139423A (ja) * | 2009-12-04 | 2011-07-14 | Fuji Electric Co Ltd | レベルシフト回路 |
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| US7075976B1 (en) * | 2001-03-19 | 2006-07-11 | Cisco Technology, Inc. | Tri-state transmitter |
| US20030218478A1 (en) * | 2002-05-24 | 2003-11-27 | Sani Mehdi Hamidi | Regulation of crowbar current in circuits employing footswitches/headswitches |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| JPS6041325A (ja) * | 1983-08-16 | 1985-03-05 | Nec Corp | 半導体集積回路 |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
| JPS60103826A (ja) * | 1983-11-11 | 1985-06-08 | Nec Corp | 論理回路 |
| JPS6149233A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 高速デジタル加減算回路 |
| US4685079A (en) * | 1984-12-14 | 1987-08-04 | Rca Corporation | Ripple-borrow binary subtraction circuit |
| US4749886A (en) * | 1986-10-09 | 1988-06-07 | Intersil, Inc. | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
| US4928023A (en) * | 1987-08-27 | 1990-05-22 | Texas Instruments Incorporated | Improved output buffer having reduced noise characteristics |
| JPH0316427A (ja) * | 1989-06-14 | 1991-01-24 | Seiko Epson Corp | 入出力兼用装置 |
| US4968903A (en) * | 1989-08-03 | 1990-11-06 | Motorola Inc. | Combinational static CMOS logic circuit |
| JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
| JPH06120804A (ja) * | 1992-10-06 | 1994-04-28 | Hitachi Ltd | トライステート形出力回路 |
| US5334888A (en) * | 1993-04-19 | 1994-08-02 | Intel Corporation | Fast exclusive-or and exclusive-nor gates |
| DE4342639C1 (de) * | 1993-12-14 | 1995-04-27 | Siemens Ag | Volladdierstufe und Verwendung |
| US5568062A (en) * | 1995-07-14 | 1996-10-22 | Kaplinsky; Cecil H. | Low noise tri-state output buffer |
-
1995
- 1995-11-03 KR KR1019950039608A patent/KR100255962B1/ko not_active Expired - Lifetime
-
1996
- 1996-10-28 EP EP96117258A patent/EP0772301A3/en not_active Ceased
- 1996-11-01 US US08/742,721 patent/US5767696A/en not_active Expired - Lifetime
- 1996-11-05 JP JP29231996A patent/JP3644468B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044770A (ja) * | 2009-08-19 | 2011-03-03 | Fuji Electric Systems Co Ltd | レベルシフト回路 |
| JP2011139423A (ja) * | 2009-12-04 | 2011-07-14 | Fuji Electric Co Ltd | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0772301A3 (en) | 1998-04-01 |
| EP0772301A2 (en) | 1997-05-07 |
| KR970031312A (ko) | 1997-06-26 |
| KR100255962B1 (ko) | 2000-05-01 |
| JP3644468B2 (ja) | 2005-04-27 |
| US5767696A (en) | 1998-06-16 |
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