JPH0936722A - 論理ゲートのアレイをソフト駆動するための方法及び装置、及びスイッチングの歪みの抑制方法 - Google Patents

論理ゲートのアレイをソフト駆動するための方法及び装置、及びスイッチングの歪みの抑制方法

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JPH0936722A
JPH0936722A JP8205254A JP20525496A JPH0936722A JP H0936722 A JPH0936722 A JP H0936722A JP 8205254 A JP8205254 A JP 8205254A JP 20525496 A JP20525496 A JP 20525496A JP H0936722 A JPH0936722 A JP H0936722A
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inverter
node
signal
switch
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Andrea Mario Onetti
アンドレア・マリオ・オネッティ
Sylvia Procurato
シルビィア・プロクラト
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】 【目的】 既知の手法と比較して、素子数を大きく減少
でき、トランジションを受ける論理ゲートの「ソフト−
スイッチング」を行う手法を提供することが、本発明の
目的である。 【構成】 ある論理状態から他の論理状態へのトランジ
ションを受ける論理ゲートをゆっくりしたスイッチング
手法で駆動する回路であり、スイッチング前の論理状態
を記憶するラッチ、論理シグナルにより駆動される少な
くとも１個のインバーター、トランジションの方向に応
じて負の又は正のシグナルランプの発生器に結合する手
段、及び前記ラッチに記憶された論理シグナル及びその
反転によりコントロールされるパスゲートを含んで成る
回路。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、より
詳細には論理ゲートアレイの駆動回路及び回路のスイッ
チングの歪みの抑制方法に関する。
【０００２】
【従来の技術】ある経路例えばパスゲートアレイの複数
のシグナルライン上の論理ゲートアレイを使用するデジ
タルシステムでは、相互に独占的な手法で倍増されるシ
グナルラインの場合がしばしば見られる。図１は、各々
が逆フェーズで駆動される１対の相補ＮＭＯＳ及びＰＭ
ＯＳトランジスターにより構成されるパスゲートにより
実現され、ｍビットデジタルコマンドをデコードする回
路の出力により駆動されるｎ個のスイッチのアレイを表
示する典型的な例を示している。全ての他のパスゲート
をＯＦＦ状態に維持したまま、論理高シグナルをＮＭＯ
Ｓトランジスターのゲートに、又論理低シグナルをＰＭ
ＯＳトランジスターに印加することにより単一パスゲー
トを最終的にターンオンする。異なったｍビットのデジ
タルコマンドコードを得た結果として、デコーダーのス
イッチングが起こった後、それまで閉じていたパスゲー
トが他のｎ−１パスゲートの異なったパスゲートが閉じ
ることと同時に開く。
【０００３】当業者には明らかなように、このタイプの
デジタル回路の多くの用途及び応用がある。例えば異な
ったシグナル源の中からスイッチングするためにオーデ
ィオプロセッサーの分野では、選択された入力を使用可
能にし他の全てを使用不能にするためにマルチプレクサ
ーを使用できる。オーディオの応用分野でも、ｎモジュ
ール電圧デバイダーつまりマルチ−タップ−ポテンシオ
メーターへのある抵抗比を選択する複数のｎスイッチの
あるスイッチを閉じることによりあるアナログシグナル
パスを選択するデジタル的にコントロールされる減衰器
の場合が典型である。新しいデジタルコードにより指令
される連続的なスイッチングはそれまで閉じていたスイ
ッチを開き、電圧デバイダーの異なった抵抗比を従って
新しい減衰値を選択する異なったスイッチを閉じる。こ
の場合でも他の全てのｎ−２のスイッチは閉じたまま
で、減衰コマンドの変化により影響されない。
【０００４】図３に示した従来技術の図によると、各選
択可能なスイッチは、シグナルパスの第１のシグナル入
力ノードの下流の第２の回路ノード例えば出力バッファ
又はカップリングバッファへ電圧デバイダーのあるタッ
プを接続できる。特定のタップの選択は、図１の回路を
使用する選択されたスイッチを特定する一連の「ゼロ」
と１個の「１」を構成する「ワード」の形態のソフトウ
ェアコマンドを通して行なわれる。異なった減衰値を選
択すると、コンフィギュレーションの変化を受けるスイ
ッチは交互に独占的な手法でスイッチする。従ってシグ
ナルは突然に高い又は低い減衰を受ける。オーディオシ
ステムの場合のように振幅変化が比較的大きいと、この
突然の変化は鋭いノイズ（クリック）によりそれ自身現
れる。シグナルがそのピークの振幅にあるときにそれが
起きると、この「スイッチングの歪み」は更に顕著にな
る。図４及び５は、それぞれ従来技術の回路で与えられ
る減衰の増加及び減少の１ＫＨｚのスイッチングトラン
ジェントを示す。
【０００５】図３の回路ダイアグラムを参照しかつシス
テムが図６に例示した機能的スキームに従ってシグナル
パスを沿った閉じたＳ2 スイッチを有する条件（Ａ）に
あると仮定すると、このような条件（Ａ）での減衰は次
の式で一般に与えられる。 Ａ＝（Ｒ2 ＋Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3
＋・・＋Ｒn ） スイッチのデジタルコントロールを通してＳ3 スイッチ
が「選択され」ものである異なった条件（Ｂ）でシステ
ムが指令される場合は、減衰は、 Ｂ＝（Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋・・
＋Ｒn ）となる。図６に示すとおり、条件（Ｂ）から条
件（Ａ）からスイッチすると類似の振幅ジャンプが生ず
ることは明らかである。
【０００６】多くの場合特にデジタル的にコントロール
される減衰器のコンフィギュレーションが比較的多くの
ステップを通して、例えば６から10ｄＢを通して修正さ
れる場合は、スイッチングの瞬間に生ずる動的な歪みは
不快な聞き取れる効果を生じさせることがある。他方、
よりゆっくりした減衰の修正は、各スイッチが要求され
る（指令される）減衰レベルに徐々に達するために十分
に小さい減衰変化を生じさせるような、一連の減衰増加
及び減少スイッチングの実行を指令することにより行な
われる。このシステムは、シグナルプロセシングシステ
ムの複数の機能用の調節コマンドを実行するマイクルプ
ロセッサーの利用の他の要件としばしば両立しない無視
できないソフトウェアの複雑性を含む。オーディオの用
途では、これらに限定されるものではないが、スイッチ
の迅速なスイッチングの後に起こる「ＤＣステップ」に
伴う問題点が既述したクリック状のノイズのようなオー
ディオシステムのベースバンドで聞き取れる乱れを生じ
させることがある。
【０００７】この問題点は、遅い駆動、つまり１つの他
の論理状態へのスイッチングを受けるパスゲートの「ソ
フト−スイッチング」を実行することにより最小にでき
る。数ミリ秒のオーダーの寿命を有する意図的に生成し
た正又は負の電圧ランプでそれぞれのノードを駆動する
ことにより得られるソフト−スイッチングは、実際にＤ
Ｃステップを円滑にすることができ、これにより乱れの
スペクトルを使用バンドの外側に、例えばオーディオバ
ンドの外側にシフトさせる。アレイを構成する複数の中
から２個のみの論理ゲート又はスイッチ又はパスゲート
のみがスイッチングにより直接影響されるという事実か
ら、全ｎ個のシグナルパスの中のそれぞれのパスを区別
することが必要になる。例えばそれぞれのスイッチを開
いた状態に維持することにより、全ての他のパスが変更
しないまま残らなければならない。
【０００８】このようなソフト−スイッチング操作を実
現するための論理回路は、ゆの実現のために必要な素子
の数に関してむしろ複雑かつ高価である。図２は、図３
を使用して、しかしある論理ゲート又はスイッチ又はパ
スゲート（図示略）のソフト−スイッチングを生じさせ
るために選択できる要求される正の及び負のランプのコ
ントロールされた発生器を使用してできる図１に概略的
に示した上述の解決法を実行する従来技術の回路を示
す。第１に、それぞれのパスゲートにより単独に特定で
きるｎ個のシグナルパスの中から指令されたトランジシ
ョンにより影響される２個のパスを特定することが必要
である。この目的のために、ラッチ回路を使用して、続
いて各出力シグナルパス又はデコーダーのライン上の独
占ＯＲタイプ（ＸＯＲ）の論理ゲートを使用して一般に
実現できるデコーダーにカスケード結合された付加的な
トランジション検出回路を使用することが必要である。
この回路の機能は次の通りである。
【０００９】(a) トランジションによる影響を受けない
ｎ個のシグナルラインの任意の１本のラインについて、
それぞれのＸＯＲの出力が、デコーダーのそれぞれの出
力へパスゲートのコントロールゲートと直列のＴ１スイ
ッチを閉じる。 (b) トランジションによる影響を受ける任意の１本のラ
インについて、それぞれのＸＯＲの出力が、専用のコン
トロールされたランプ発生器により発生する襲いランプ
シグナルが生成するノードへ、パスゲートのコントロー
ルゲートと直列のＴ１スイッチをスイッチする。駆動さ
れるべきゲートのタイプに依存して（例えばＮＭＯＳト
ランジスターコントロールゲート又はＰＭＯＳトランジ
スターのコントロールゲート）及びデコーダーのそれぞ
れの出力のトランジションのタイプに依存して（例えば
パスゲートの開閉）、正又は負の電圧ランプが第２のス
イッチＴ２の使用により選択される。デコーダーとカス
ケード接続されたｎビットのラッチブロックは、スイッ
チングランプの全寿命のための偶然の（新しい）スイッ
チングの前に予め存在する値を記憶し、それぞれのデコ
ーダーの出力のスイッチＴ１を閉じることにより最終的
に更新される。
【００１０】この解決法によると、前述し応用の例示で
参照した通り、スイッチングにより影響されるパスゲー
トをスローダウンした手法で駆動するために必要なｎビ
ットラッチ回路とｎ個の出力のデコーダー間にカスケー
ド接続で介在させなければならない回路ブロックが次の
式で計算される多数の素子を必要とする。 n latch ＋ n(n xor + n switch + n inverter ）= 30
*n+4 ここでn はデコーダー出力の数 n xor はXOR=4 の素子数 n latch はｎビットラッチ＝ｎ＊８＋４の素子数 n switchはスイッチＴ１ｐ、Ｔ２ｐ、Ｔ１ｎ、Ｔ２ｎ＝
１６の素子数 n inverterはインバーター＝２の素子数
【００１０】
【発明の構成】ソフト−スイッチングを実行する既知の
手法と比較して、必要とする多数の素子数を大きく減少
させることのできる、トランジションを受ける論理ゲー
トのアレイの選択された論理ゲートの「ソフト−スイッ
チング」を行う手法を見出し、これを提供することが本
発明の目的である。従来技術の困難性に鑑み、本発明
は、極度に単純な手法でソフトウェアの複雑化を要求し
ないがむしろ実質的にハードウェアを通して前記歪みを
抑制できるデジタル的にコントロールされた減衰器のコ
ンフィギュレーションの変化に起因する動的な歪みを効
果的に抑制するためのシステムを提供する。
【００１１】基本的に本発明のデバイスはある論理状態
から他の論理状態へのトランジションを受ける論理ゲー
トをソフト−スイッチングするためのものである。ソフ
ト−スイッチングは、ある論理状態から他の論理状態へ
のトランジションをゆっくりとした手法で論理ゲートを
駆動することにより得られる。ソフト−スイッチング
は、それぞれがそれぞれのシグナルラインを有しある論
理状態から他の論理状態へのトランジションにより同時
には影響されない複数の同一の論理ゲートの中から選択
できる。そのデバイスは、各シグナルラインに予め存在
する論理状態を記憶するためのラッチ、及び各シグナル
ラインにつきその寿命が予め設定されたそれぞれ正及び
負のランプの好適にコントロールされた発生器を含む。
少なくとも１個のインバーターがそれぞれの論理ゲート
を駆動するためのそれぞれのラインに存在するシグナル
により駆動される。駆動インバーターは、それぞれの共
通サプライポテンシャルノード及び該それぞれの共通サ
プライポテンシャルに向けて前記正及び負の電圧ランプ
が生成するノード間のパスゲートによりスイッチされる
少なくとも１個の好ましくはその両者の電流ターミナル
を有している。インバーターのそれぞれの電流ターミナ
ルの各スイッチングパスゲートはコンフィギュレーショ
ンの介在する変化の前に存在するそれぞれのシグナルラ
インの論理シグナルにより及びその逆により駆動され
る。
【００１２】本発明の他の目的は、指令された減衰の増
減の及び減衰の新しい要求レベルを選択する選択スイッ
チの下流のシグナルパス、換言すると減衰を修正するた
めにソフトウェアを通して選択されるスイッチの迅速な
閉止を生じさせる抵抗性電圧デバイダーの特定のタップ
を選択する１対のスイッチを逆位相で最終的に駆動する
状況、及び予め設定されたスイッチ駆動ランプに従って
選択されないスイッチのスローダウンした開放を識別す
ることを含む。減衰の修正のコマンドにより選択されな
いスイッチの開フェーズの間に、タップの指令された変
化に関する抵抗性電圧デバイダーの部分あるいは区画
は、その値が、選択されないスイッチの開放を駆動する
電圧ランプに従って、減衰の変化の速度を著しく減少さ
せるために十分であるシャント抵抗と並列に接続されて
いることが明らかになる。この全ての結果は、極端に単
純な手法でハードウェアを通して得られるデジタルコマ
ンドにより選択される新しい値に向けて減衰を徐々に減
少又は増加させることである。
【００１３】本発明の減衰ネットワークは、減衰の増加
又は減少のコマンドを識別できる回路により逆位相で駆
動される１対のスイッチの使用を含む。該１対のスイッ
チは、減衰ネットワークの下流のシグナルパスのノード
に共通結合した電流ターミナルを有し、他方スイッチ対
の他の電流ターミナルは、減衰器の電圧デバイダーのタ
ップの交互の独占的な選択用のスイッチにそれぞれが接
続された複数のタップを有する第２の抵抗性電圧デバイ
ダーの一端及び他端に接続されている。特定の応用で２
個のスイッチングフロントの一方のみ例えばパスゲート
の開閉のいずれかのみのスローダウンが必要とされてい
る場合、パスゲートを形成するＮＭＯＳ及びＰＭＯＳト
ランジスターの対応する駆動インバーターは、一方又は
他方の共通ポテンシャルノードへの又はランプ発生器出
力へのパスゲートによりスイッチされる１個のみの電流
ターミナルを有する。逆に開閉の両プロセスでスローダ
ウンが必要な場合は、パスゲートのＮＭＯＳ及びＰＭＯ
Ｓデバイスの各駆動インバーターは、それぞれの共通ポ
テンシャルノードへ又はランプ発生器出力へパスゲート
によりスイッチされるそれらの電流ターミナルの両方を
有する。
【００１４】本発明の種々の態様及び対応する利点は幾
つかの代替実施例の添付図面を参照しながら行う引き続
く説明を通して更に明らかになるであろう。図１は、既
述の通り、従来技術に従ってあるシグナルパスのパスゲ
ートアレイの機能的なスキームを示す。図２は、既述の
通り、図１のアレイのパスゲートのソフト−スイッチン
グを実行するための既知の配置を示すものである。図３
は、従来技術に従ってデジタル的にコントロールされた
減衰器の基本的な回路ダイアグラムである。図４及び５
は、図３の従来技術の回路用の１ＫＨｚのサイン曲線の
ための一方及び他方の方向変化におけるスイッチングト
ランジェントを示すものである。図６は、状態（Ａ）か
ら状態（Ｂ）へ及びその逆の図１に例示した減衰器のス
イッチングモードの例示ダイアグラムである。図７は、
本発明に従って形成されたデジタル的にコントロールさ
れた減衰器の基本的な回路ダイアグラムである。
【００１５】図８及び９は、それぞれ、本発明に従って
減衰の増加の場合の機能モード及びスイッチングトラン
ジェントを示す。図10及び11は、それぞれ、本発明に従
って減衰の減少の場合の機能モード及びスイッチングト
ランジェントを示す。図12は、パスゲートのアレイのパ
スゲートのソフト−スイッチングを実行するための本発
明の一態様を示す。図13は、図12の本発明回路の動作の
２種の異なった状況のためのシグナルのダイアグラムで
ある。図14は、トランジションの１タイプのみがランプ
駆動シグナルの印加によりスローダウンすべき場合の本
発明によるパスゲート駆動回路の部分図である。図15
は、図５の回路のシグナルのダイアグラムである。
【００１６】技術的な問題点を解決しかつ必要とする素
子数を一貫して減少させるための本発明のシステムを説
明すると、図７〜15に示した回路は、それぞれが、論理
シグナル及びその逆により逆位相で駆動される例えばＮ
ＭＯＳ及びＰＭＯＳトランジスターである１対の相補ト
ランジスターから成るパスゲートのアレイを駆動する最
も一般的な場合を示している。本発明の回路配置の同じ
考慮及び同じ効果が、総括的な論理ゲート（パスゲート
タイプである必然性はない）の場合あるいは一般的な用
語ではデジタルコード（シグナル）パスのあるポイント
で相互に独占的なモードの複数の（アレイの）回路ノー
ドの場合でもある状況下では有効なままでありかつ使用
できる。
【００１７】図７を参照すると、本発明の減衰ネットワ
ークは、選択スイッチＳ0 ・・・Ｓ7 のコンフィギュレ
ーションを修正することにより実行される減衰の増加及
び減少のいずれかを識別する論理コントロールシグナル
の関数としてタップ選択スイッチ（Ｓ0 、Ｓ1 ・・・Ｓ
7 ）の下流のシグナルパスを選択する逆位相で駆動する
１対のスイッチ（Ｓｕｐ及びＳｄｏｗｎ）の使用を含
む。この情報つまりＳｕｐ及びＳｄｏｗｎの１対のスイ
ッチのコントロールシグナルは、選択スイッチＳ0 ・・
・Ｓ7 の現在のコンフィギュレーションを修正するため
のある種の指示を受け取る（オペレーターのコマンドに
より、又は自動コントロールシステムにより生ずるイン
パルスにより）デジタルコントロールシステムにより容
易に発生する。
【００１８】例えば本発明の減衰ネットワークの１対の
スイッチＳｕｐ及びＳｄｏｗｎの駆動回路は減衰の派生
物を感知する。このような駆動回路はそれ自身些細なこ
とであり、このような多くの回路が従来から公知であ
り、従ってその完全な例示は本発明の説明のためには必
要でない。本発明によると、選択スイッチＳ0 ・・Ｓ7
は出力バッファの入力により示される仮想グラウンドノ
ードに直接共通選択されず、その代わりに図７らに示す
ように識別スイッチＳｕｐ及びＳｄｏｗｎ間に接続され
たチェインあるいは第２の抵抗性電圧デバイダーを形成
する一連の補助抵抗Ｒ1 ´、Ｒ2 ´・・・Ｒ6 ´のタッ
プあるいはノードに接続されている。一態様によると、
各スイッチＳ1 −Ｓ7 用の各タップ及び１個のタップ間
に１個の補助抵抗Ｒ1 ´が存在する。代替態様では、各
々の他のタップ間のみに補助抵抗が存在するか、あるい
は各スイッチＳ1 −Ｓ7 用に１より少ないタップが存在
しこれによりゆっくりした減衰の減少が与えられる。
【００１９】ケースＡ 減衰の増加 Ｓ2 スイッチが閉じ他が開いているコンフィギュレーシ
ョンにより生ずるような減衰のレベルから、減衰がスイ
ッチＳ3 を閉じスイッチＳ2 を開くことによりより高い
レベルに変化させなければならない場合を考える。デジ
タルコントロールシステムにより生成するコマンドは、
駆動回路により行われることになるようにＳｄｏｗｎス
イッチを閉じＳｕｐスイッチを開くことを決定するよう
なものである。上述の場合には、開始条件（Ａ）用の減
衰は次の式により一般に与えられる。 Ａ＝（Ｒ2 ＋Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3
＋・・＋Ｒn ）
【００２０】減衰増加のコマンドに従うと、好適な論理
回路はＳ3 スイッチの迅速な閉止を指令し、一方Ｓ2 ス
イッチの開放はスイッチをＯＦＦ状態に駆動する比較的
襲いランプシグナルを使用する事により行われる。これ
は、好適な値のキャパシターを半導体デバイスの意図的
な専用外部ピンに接続することにより通常実行され、ス
イッチＳ2 の駆動シグナルはキャパシターの電圧の上昇
の関数（ある時間定数を有する）としてランプ状の形状
となることが分かる。当業者は、例えばオーディオプロ
セッサーのソフトなミューティング機能を実行する場合
にこの周知の技術が広く使用されていることに精通して
いる。専用ピンを必要とするが、外部キャパシターの使
用は特定の用途の要件に時間定数を適用することを可能
にする。本発明の減衰ネットワークは、スイッチＳ3 の
迅速なスイッチオンに続いて及び選択されないスイッチ
Ｓ2 の完全な使用禁止に到達するまで、減衰の瞬間的な
値は次の式で与えられる。 Ｂ´＝（Ｒ2 ／／Ｒ´2 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2
／／Ｒ´2 ＋Ｒ3 ＋・・＋Ｒn ）
【００２１】第２の又は補助電圧デバイダーの抵抗Ｒ´
n のディメンションを好適に決定することにより、次の
条件が課される。 Ｂ´＜Ａ Ａ−Ｂ´≦ε ここでεは気付ける効果を生じさせるには足りない（例
えばオーディオプロセッサー中にオーディオクリックを
生じさせることができない）減衰の最大変化あるいはジ
ャンプを表す。スイッチＳ3 の遅いターンオフ（開放）
は、次の式で与えられるような新規に課される減衰レベ
ル（新条件Ｂ）に向かうゆっくりしたアプローチを決定
する。 Ｂ＝（Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋・・
＋Ｒn ）
【００２２】図８のダイアグラムは、減衰の増加のフェ
ーズ間のシステムの機能を概略的に示している。図９
は、10ミリ秒（ｍｓ）のスイッチ（Ｓ2 ）ターンオフラ
ンプを通して、40ｄＢの振幅変化（減衰）を受ける１Ｋ
Ｈｚの周波数を有するサインシグナルの場合のスイッチ
ングトランジェントのシミュレーションを例示してい
る。
【００２３】ケースＢ 減衰の減少 この場合、コントロール回路、換言すると減衰の派生物
を感知する回路は、直ちにスイッチＳｕｐをターンオン
し、同時にスイッチＳｄｏｗｎのターンオフにする。減
衰の増加の先行するフェーズの間に達成された条件を開
始条件と仮定すると、上述したこと及び実質的に其に従
って減衰（Ｂ）が次の式により実質的に与えられ、 Ｂ＝（Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋・・
＋Ｒn ） 次いでスイッチＳ2 の迅速なターンオン時及びスイッチ
Ｓ3 が完全なオフ状態に到達するまで、減衰は次の式に
より瞬間的に与えられる。 Ｂ´＝（Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ／／Ｒ´2
＋Ｒ3 ＋・・＋Ｒn ） ここでは次の条件が満たされる。 Ｂ´＞Ｂ Ｂ´−Ｂ≦ε
【００２４】スイッチＳ3 の遅いターンオフは、次の式
で与えられる減衰の最終的な値（Ａ）へのゆったりした
到達を決定する。 Ａ＝（Ｒ2 ＋Ｒ3 ＋・・＋Ｒn ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3
＋・・＋Ｒn ） この場合、動作がダイアグラム的に図10に示され、一方
図11は、40ｄＢの減衰変化を受けかつその寿命が10ｍｓ
である減少ランプの使用する１ＫＨｚの周波数を有する
サインシグナルの場合のためのシミュレーションにより
得られるスイッチングトランジェントを示している。大
きな減衰変化のコマンドの場合に動的歪みを抑制する目
的が、ソフトウェアの複雑化及び／又は監視マイクロプ
ロセッサーの負担を生ずることなく、むしろ回路の複雑
性の増加を無視できる程度に抑えたハードウェア的手段
により十分満足できることが明らかである。
【００２５】更に、減衰レベルの指令された修正の方向
を識別するためのシグナルが誘導される手法が異なった
ものであり、いずれの場合も極度に簡単な論理回路の使
用により容易に実行できることが当業者には明瞭であ
る。それに加えて、ここに述べた以外に、予備限定され
た寿命のランプの形態の選択されないスイッチ用のター
ンオフシグナルを発生させる他の多くの手法があり、多
くのこのような回路は電子回路の分野の当業者に周知で
容易に実現できるものである。図８及び10のシグナルを
発生させるための本発明による受け入れられる１個の回
路が図12に示されている。図12の回路ダイアグラムを参
照すると、デコーダーとカスケードに位置しているｎビ
ットのラッチブロック新しいコンフィギュレーションの
変化（スイッチング）の前にコンフィギュレーション
（場合によりコードと呼ばれる）を記憶し、次いで図２
に述べたもののような従来技術の配置で衆知な好適な発
生器（図示略）により発生する遅いランプ駆動シグナル
φ１及びφ２により制御されるスイッチングプロセスの
終期に新しいコンフィギュレーション（コード）に更新
される。
【００２６】図２の既知の解決法と異なり、ある論理状
態から他の論理状態への遅いつまりソフトなスイッチン
グを行うための本発明の駆動構造は、本質的に、それぞ
れの論理ゲート、図示の例ではパスゲートを形成する１
対のトランジスターノード他方のトランジスター用の同
じ駆動構造を明らかに複製するそれぞれのパスゲートの
２個の相補トランジスターの一方のコントロールゲート
を駆動するためのデコーダーの出力のそれぞれのシグナ
ルライン上に存在する論理値により駆動されるインバー
ターを使用することにより成る。
【００２７】図12に示した態様では、両インバーターＩ
1 及びＩ2 が、図12に示した対応するダイアグラム中に
示し魔暗示したように、それぞれの共通サプライポテン
シャルノードと該それぞれの共通ポテンシャルに向けて
負のφ１又は正のφ１電圧ランプが成長するノード間の
パスゲートによりスイッチすることが可能なそれぞれの
電流ターミナルを有する。Ｉ2 はそれぞれのデコーダー
出力に存在する論理シグナルを反転できるインバーター
により駆動される。ｎ対のインバーターＩ1 及びＩ2 の
電流ターミナルをスイッチするパスゲートは、前もって
存在するコンフィギュレーション又はコードを記憶する
ｎビットラッチのｎ出力対で利用できる介入するスイッ
チングの前にその反転シグナルにより対応するシグナル
ライン上に前もって存在する論理シグナルによりコント
ロールされる。ｎビットデコーダーのｉ番目の出力用の
動作の間に起こることのある異なった状況は次のように
説明される。
【００２８】ケースａ） デコーダーのｉ番目の出力の
高−低スイッチング 瞬間ｔ0 における初期条件 ｎビットデコーダーのｉ番目の出力＝ｎビットラッチの
ｉ番目の出力＝高 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝閉、Ｍｎ13＝開、Ｍｐ12＝開、Ｍｐ13＝閉 従ってインバーターＩ1 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ1 出力＝低 Ｍｎ22＝開、Ｍｎ23＝閉、Ｍｐ22＝閉、Ｍｐ23＝開 従ってインバーターＩ2 はＶｄｄ及びφ２＝接地間で供
給される。 Ｉ2 出力＝高
【００２９】瞬間ｔ1 におけるデコーダーの出力の高−
低迅速スイッチング ｎビットデコーダーのｉ番目の出力＝低 ラッチｎビットのｉ番目の出力＝高 ラッチによる駆動されるｔ0 として、Ｍｎ12＝閉、Ｍｎ
13＝開、Ｍｐ12＝開、Ｍｐ13＝閉、φ１＝接地、従って
Ｉ1 出力は低く維持される。ラッチによる駆動されるｔ
0 として、Ｍｎ22＝開、Ｍｎ23＝閉、Ｍｐ22＝閉、Ｍｐ
23＝開、φ２＝Ｖｄｄ、従ってＩ2 出力は高く維持され
る。
【００３０】インターバルｔ1 −ｔ2 ｎビットデコーダーのｉ番目の出力＝低 ｎビットラッチのｉ番目の出力＝高 φ１は直線的にＶｄｄに駆動され、これは瞬間ｔ2 に到
達する。インバーターＩ1 はスイッチオンしたＰＭＯＳ
及びスイッチオフしたＮＭＯＳを提示し、従ってＰＭＯ
Ｓドレーン電流は無視でき、そのＶｄｓは零になる。従
って出力Ｉ1 はφ１のコースを辿る。φ２は直線的にＧ
ｎｄに駆動され、これは瞬間ｔ2 に到達する。インバー
ターＩ2 はスイッチオンしたＮＭＯＳ及びスイッチオフ
したＰＭＯＳを提示し、従ってＮＭＯＳドレーン電流は
無視でき、そのＶｄｓは零になる。従って出力Ｉ2 はφ
２のコースを辿る。
【００３１】瞬間ｔ2 ｎビットラッチは更新される。 ｎビットデコーダーのｉ番目の出力＝低 ｎビットラッチのｉ番目の出力＝低 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝開、Ｍｎ13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開 従ってインバーターＩ3 はＶｄｄ及びφ２＝Ｇｎｄ間で
供給される。 Ｉ1 出力＝高 Ｍｎ22＝閉、Ｍｎ23＝開、Ｍｐ22＝開、Ｍｐ23＝閉 従ってインバーターＩ2 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ2 出力＝低
【００３２】ケースｂ） デコーダーのｊ番目の出力の
低−高スイッチング 瞬間ｔ0 における初期条件 ｎビットデコーダーのｊ番目の出力＝ｎビットラッチの
ｊ番目の出力＝低 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝開、Ｍｎ13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開 従ってインバーターＩ1 はＶｄｄ及びφ２＝Ｇｎｄ間で
供給される。 Ｉ1 出力＝高 Ｍｎ22＝閉、Ｍｎ23＝開、Ｍｐ22＝開、Ｍｐ23＝閉 従ってインバーターＩ2 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ2 出力＝低
【００３３】瞬間ｔ1 におけるデコーダーの出力の低−
高迅速スイッチング ｎビットデコーダーのｊ番目の出力＝高 ラッチｎビットのｊ番目の出力＝低 ラッチによる駆動されるｔ0 として、Ｍｎ12＝開、Ｍｎ
13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開、φ２＝Ｖｄｄ、従っ
てＩ1 出力は高く維持される。ラッチによる駆動される
ｔ0 として、Ｍｎ22＝閉、Ｍｎ23＝開、Ｍｐ22＝開、Ｍ
ｐ23＝閉、φ１＝Ｇｎｄ、従ってＩ2 出力は低く維持さ
れる。
【００３４】インターバルｔ1 −ｔ2 ｎビットデコーダーのｊ番目の出力＝高 ｎビットラッチのｊ番目の出力＝低 φ２は直線的にＧｎｄに駆動され、これは瞬間ｔ2 に到
達する。インバーターＩ1 はスイッチオンしたＮＭＯＳ
及びスイッチオフしたＰＭＯＳを提示し、従ってＮＭＯ
Ｓドレーン電流は無視でき、そのＶｄｓは零になる。従
って出力Ｉ1 はφ２のコースを辿る。φ１は直線的にＶ
ｄｄに駆動され、これは瞬間ｔ2 に到達する。インバー
ターＩ2 はスイッチオンしたＰＭＯＳ及びスイッチオフ
したＮＭＯＳを提示し、従ってＰＭＯＳドレーン電流は
無視でき、そのＶｄｓは零になる。従って出力Ｉ2 はφ
１のコースを辿る。
【００３５】瞬間ｔ2 ｎビットラッチは更新される。 ｎビットデコーダーのｊ番目の出力＝高 ｎビットラッチのｊ番目の出力＝高 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝閉、Ｍｎ13＝開、Ｍｐ12＝開、Ｍｐ13＝閉 従ってインバーターＩ1 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ1 出力＝低 Ｍｎ22＝開、Ｍｎ23＝閉、Ｍｐ22＝閉、Ｍｐ23＝開 従ってインバーターＩ2 はＶｄｄ及びφ２＝Ｇｎｄ間で
供給される。 Ｉ2 出力＝高
【００３６】ケースｃ） デコーダーのｋ番目の出力の
スイッチングなし＝高 瞬間ｔ0 における初期条件 ｎビットデコーダーのｋ番目の出力＝ｎビットラッチの
ｋ番目の出力＝高 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝閉、Ｍｎ13＝開、Ｍｐ12＝開、Ｍｐ13＝閉 従ってインバーターＩ1 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ1 出力＝低 Ｍｎ22＝開、Ｍｎ23＝閉、Ｍｐ22＝閉、Ｍｐ23＝開 従ってインバーターＩ2 はＶｄｄ及びφ２＝Ｇｎｄ間で
供給される。 Ｉ2 出力＝高
【００３７】瞬間ｔ1 ｎビットデコーダーのｋ番目の出力＝ｎビットラッチの
ｋ番目の出力＝高 φ１＝Ｖｄｄ φ２＝Ｇｎｄ ラッチにより駆動されるｔ0 として、Ｍｎ12＝閉、Ｍｎ
13＝開、Ｍｐ12＝開、Ｍｐ13＝閉、Ｉ1 インバーターは
φ１及びＧｎｄ間で作動するが、そのそれぞれのＰＭＯ
Ｓがスイッチオフすると出力がφ１のトランジションを
被らず、これはＮＭＯＳスイッチオンにより低く維持さ
れる（そのドレーン電流は無視できそのＶｄｓは零にな
る）。 従って出力Ｉ1 ＝低 ラッチにより駆動されるｔ0 として、Ｍｎ22＝開、Ｍｎ
23＝閉、Ｍｐ22＝閉、Ｍｐ23＝開、Ｉ2 インバーターは
Ｖｄｄ及びφ２間で作動するが、そのそれぞれのＮＭＯ
Ｓがスイッチオフすると出力がφ２のトランジションを
被らず、これはＰＭＯＳスイッチオンにより高く維持さ
れる（そのドレーン電流は無視できそのＶｄｓは零にな
る）。 従って出力Ｉ2 ＝高
【００３８】インターバルｔ1 −ｔ2 ｎビットデコーダーのｋ番目の出力＝ｎビットラッチの
ｋ番目の出力＝高 φ１は直線的にＶｄｄに駆動され、これはその値として
瞬間ｔ2 に到達する。Ｉ1 インバーターはφ１及びＧｎ
ｄ間で作動するが、そのそれぞれのＰＭＯＳがスイッチ
オフすると出力がφ１のトランジションを被らず、これ
はＮＭＯＳスイッチオンにより低く維持される（そのド
レーン電流は無視できそのＶｄｓは零になる）。φ２は
直線的にＧｎｄに駆動され、これはその値として瞬間ｔ
2 に到達する。Ｉ2 インバーターはＧｎｄとφ２間で作
動するが、そのそれぞれのＮＭＯＳがスイッチオフする
と出力がφ２のトランジションを被らず、これはＰＭＯ
Ｓスイッチオンにより高く維持される（そのドレーン電
流は無視できそのＶｄｓは零になる）。
【００３９】瞬間ｔ2 ｎビットラッチは更新される。 ｎビットデコーダーのｋ番目の出力＝ｎビットラッチの
ｋ番目の出力＝高 φ１＝Ｖｄｄ φ２＝Ｇｎｄ ラッチにより駆動されるｔ0 として、Ｍｎ12＝閉、Ｍｎ
13＝開、Ｍｐ12＝開、Ｍｐ13＝閉 従ってインバーターＩ1 は低く維持される。ラッチによ
り駆動されるｔ0 として、Ｍｎ22＝開、Ｍｎ23＝閉、Ｍ
ｐ22＝閉、Ｍｐ23＝開 従ってインバーターＩ2 は高く維持される。
【００４０】ケースｄ） デコーダーのｐ番目の出力の
スイッチングなし＝低 瞬間ｔ0 における初期条件 ｎビットデコーダーのｐ番目の出力＝ｎビットラッチの
ｐ番目の出力＝低 φ１＝Ｖｄｄ φ２＝Ｇｎｄ Ｍｎ12＝開、Ｍｎ13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開 従ってインバーターＩ1 はＶｄｄ及びφ２＝Ｇｎｄ間で
供給される。 Ｉ1 出力＝高 Ｍｎ22＝閉、Ｍｎ23＝開、Ｍｐ22＝開、Ｍｐ23＝閉 従ってインバーターＩ2 はφ１＝Ｖｄｄ及びＧｎｄ間で
供給される。 Ｉ2 出力＝低
【００４１】瞬間ｔ1 ｎビットデコーダーのｐ番目の出力＝ｎビットラッチの
ｐ番目の出力＝低 φ１＝Ｇｎｄ φ２＝Ｖｄｄ ラッチにより駆動されるｔ0 として、Ｍｎ12＝開、Ｍｎ
13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開、Ｉ1 インバーターは
Ｖｄｄ及びφ２間で作動するが、そのそれぞれのＮＭＯ
Ｓがスイッチオフすると出力がφ２のトランジションを
被らず、これはＰＭＯＳスイッチオンにより高く維持さ
れる（そのドレーン電流は無視できそのＶｄｓは零にな
る）。 従って出力Ｉ1 ＝高 ラッチにより駆動されるｔ0 として、Ｍｎ22＝閉、Ｍｎ
23＝開、Ｍｐ22＝開、Ｍｐ23＝閉、Ｉ2 インバーターは
φ１及びＧｎｄ間で作動するが、そのそれぞれのＰＭＯ
Ｓがスイッチオフすると出力がφ１のトランジションを
被らず、これはＮＭＯＳスイッチオンにより低く維持さ
れる（そのドレーン電流は無視できそのＶｄｓは零にな
る）。従って出力Ｉ2 は低く維持される。
【００４２】インターバルｔ1 −ｔ2 ｎビットデコーダーのｐ番目の出力＝ｎビットラッチの
ｐ番目の出力＝低 φ１は直線的にＧｎｄに駆動され、これは瞬間ｔ2 に到
達する。Ｉ1 インバーターはＶｄｄ及びφ２間で作動す
るが、そのそれぞれのＮＭＯＳがスイッチオフすると出
力がφ２のトランジションを被らず、これはＰＭＯＳス
イッチオンにより高く維持される（そのドレーン電流は
無視できそのＶｄｓは零になる）。φ１は直線的にＶｄ
ｄに駆動され、これは瞬間ｔ2 に到達する。Ｉ2 インバ
ーターはφ１とＧｎｄ間で作動するが、そのそれぞれの
ＰＭＯＳがスイッチオフすると出力がφ１のトランジシ
ョンを被らず、これはＮＭＯＳスイッチオンにより低く
維持される（そのドレーン電流は無視できそのＶｄｓは
零になる）。従って出力Ｉ2 は低く維持される。
【００４３】瞬間ｔ2 ｎビットラッチは更新される。 ｎビットデコーダーのｐ番目の出力＝ｎビットラッチの
ｐ番目の出力＝低 φ１＝Ｖｄｄ φ２＝Ｇｎｄ ラッチにより駆動されるｔ0 として、Ｍｎ12＝開、Ｍｎ
13＝閉、Ｍｐ12＝閉、Ｍｐ13＝開 従ってインバーターＩ1 は高く維持される。ラッチによ
り駆動されるｔ0 として、Ｍｎ22＝閉、Ｍｎ23＝開、Ｍ
ｐ22＝開、Ｍｐ23＝閉、従ってＩ2 出力は低く維持され
る。
【００４４】上述したケースa)及びb)用のシグナルのダ
イアグラムが図13に示されている。パスゲートをソフト
スイッチングするためにデコーダーにカスケードで位置
する本発明による駆動回路用の図12のダイアグラムに示
した回路は、次の式により与えられる素子数を考慮する
ことにより図２の従来技術の既知の配置のものと比較で
きる。 n latch ＋ n(n new + n inverter) = 22*n+4 ここでn はデコーダー出力の数、n latch はｎビットラ
ッチ＝ｎ＊８＋４の素子数、n switchはスイッチＴ１
ｐ、Ｔ２ｐ、Ｔ１ｎ、Ｔ２ｎ＝１６の素子数、n new は
パスゲートの各ＭＯＳを駆動する駆動回路モジュールの
素子数、n inverterはインバーター＝２の素子数であ
る。
【００４５】大多数の用途の場合に一般的であるデコー
ダーの出力数が８に等しい場合（ｎ＝８）を考えると、
本発明は図２で述べたものと類似する既知の構造と比較
すると、素子の全数で27％の減少を与える。占有される
減少したダイサイズの真の効果は、本発明の駆動構造に
より要求される全ての素子は最小サイズのデバイスとす
ることができるため、素子の全数の単純な減少よりも遙
かに大きい。これは既知のアプローチに従うと完全に可
能とはならず、それは従来技術の駆動回路の十分に迅速
な再コンフィギュレーション化を確保するためには図２
に示したスキームのスイッチは一般に最小サイズよりも
実質的に大きい十分なサイズの集積デバイスで形成する
必要があるためである。更に本発明の駆動回路のレイア
ウト中で可能にできる特殊なコンパクト性は、図２の既
知の解決法と比較してより効果的な接続性と素子を接続
するためのシリコンエリアの減少した利用率を与える。
【００４６】一般に、本発明は、全体のシステムの特殊
な要求に応じて異なった方法でも実行できる。特にパス
ゲートの開放及び閉止のいずれかの１フェーズの間のみ
に減衰のソフトスイッチングつまりゆっくりした変化を
システムが要求する場合、素子数はそれに従って減少す
る。この減少した形態の態様が図14に概略的に示されて
いる。この場合、インバーターＩ１のサプライ電圧ノー
ドに向かう電流ターミナルのみが及びインバーターＩ２
のグラウンドに向かう電流ターミナルのみが、対応する
サプライノード及び正の又は負の電圧ランプが好適なラ
ンプ発生器により生ずるノード間の対応するパスゲート
によりスイッチ可能である。
【００４７】図14の回路のシグナルのダイアグラムが図
15に示されている。図14の回路の動作は、図15を検討し
かつそれを図12の動作と比較することから明らかであ
る。本発明は、ある機能的パラメーターの調節がデジタ
ルコマンドで行なえるアナログオーディオプロセッサー
で特に有用である。これは、与えられたシグナルで減衰
値のよりゆっくりしたスイッチングを与える他の環境で
使用することもできる。
【図面の簡単な説明】
【図１】従来技術によるシグナルパスのパスゲートアレ
イを示す図。
【図２】図１のアレイのパスゲートのソフト−スイッチ
ングを実行するための既知の配置を示す図。
【図３】従来技術によるデジタル的にコントロールされ
た減衰器の基本的な回路ダイアグラム。
【図４】図３の従来技術の回路用の１ＫＨｚのサイン曲
線のための一方の方向変化におけるスイッチングトラン
ジェントを示す図。
【図５】図３の従来技術の回路用の１ＫＨｚのサイン曲
線のための他方の方向変化におけるスイッチングトラン
ジェントを示す図。
【図６】状態（Ａ）から状態（Ｂ）へ及びその逆の図１
に例示した減衰器のスイッチングモードの例示ダイアグ
ラム。
【図７】本発明に従って形成されたデジタル的にコント
ロールされた減衰器の基本的な回路ダイアグラム。
【図８】本発明に従う減衰の増加の場合の機能モードを
示す図。
【図９】本発明に従う減衰の増加の場合のスイッチング
トランジェントを示す図。
【図10】本発明に従う減衰の減少の場合の機能モードを
示す図。
【図11】本発明に従う減衰の減少の場合のスイッチング
トランジェントを示す図。
【図12】パスゲートのアレイのパスゲートのソフト−ス
イッチングを実行するための本発明の一態様を示す図。
【図13】図12の本発明回路の動作の２種の異なった状況
のためのシグナルのダイアグラム。
【図14】トランジションの１タイプのみがランプ駆動シ
グナルの印加によりスローダウンすべき場合の本発明に
よるパスゲート駆動回路の部分図。
【図15】図５の回路のシグナルのダイアグラム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/08 Ｈ０３Ｋ 19/00 １０１Ｆ (72)発明者 シルビィア・プロクラト イタリア国 ラブェンナ 48100 ビィ ア・ミシェレ・パスコリ ６

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ある論理状態から他の論理状態へのトラ
    ンジションを受ける論理ゲートをゆっくりしたスイッチ
    ング手法で駆動する回路において、 該回路が、 電流スイッチングコマンドより前もって存在する論理状
    態を記憶するラッチ、 論理ゲートのコントロールノードを駆動するそれぞれの
    入力シグナルラインに存在する論理シグナルにより駆動
    される少なくとも１個のインバーター、 該論理ゲートのコントロールノードを、前記トランジシ
    ョンの方向に応じて負の又は正のシグナルランプの発生
    器に結合する手段、及びインバーターターミナルを、そ
    れぞれの共通サプライポテンシャルノードから該共通サ
    プライポテンシャルに向かう前記ランプシグナルが生成
    するノードへ、スイッチするために、前記インバーター
    の２個の電流ターミナルの少なくとも一方に直列結合さ
    れ、かつ前記ラッチに記憶された前もって存在する記憶
    された論理シグナルにより及びその反転によりコントロ
    ールされるパスゲート、 を含んで成ることを特徴とする回路。
  2. 【請求項２】 前記前もって存在する論理シグナル及び
    その反転によりコントロールされる前記パスゲートが、
    それぞれの共通サプライポテンシャルノード及び前記サ
    プライポテンシャルに向かう前記ランプシグナルが生成
    するノード間でスイッチできる前記インバーターの各電
    流ターミナルに直列結合されている請求項１に記載の回
    路。
  3. 【請求項３】 前記論理ゲートが、そのｎチャンネルト
    ランジスターがそれぞれの入力シグナルラインに存在す
    る論理シグナルにより駆動される第１のインバーターに
    よりコントロールされ、そのｐチャンネルトランジスタ
    ーが前記論理シグナルの反転により駆動される第２のイ
    ンバーターによりコントロールされるパスゲートであ
    り、 各インバーターが、それをそれぞれの共通サプライポテ
    ンシャルノードから前記それぞれの共通サプライポテン
    シャルに向かう前記ランプシグナルが生成するノードへ
    スイッチするためのインバーターの少なくとも１個の電
    流ターミナルに直列結合したパスゲートを有し、かつ、 インバーターの電流ターミナルに直列結合した前記パス
    ゲートが、前記ラッチ中に記憶された前もって存在する
    論理シグナル及びその反転により駆動される請求項１に
    記載の回路。
  4. 【請求項４】 ある論理状態から他の論理状態へのトラ
    ンジションを受ける論理ゲートのスイッチング方法にお
    いて、 該方法が、 電流スイッチングコマンドより前もって存在する論理状
    態をラッチに記憶し、 前記論理ゲートのコントロールノードを、前記トランジ
    ションの方向に応じて正の又は負の電圧ランプシグナル
    の発生器に結合し、かつ、 インバーターを通して論理ゲートの前記コントロールノ
    ードを駆動し、かつ前記記憶された前もって存在する論
    理シグナル及びその反転によりコントロールされるパス
    ゲートを使用することにより、それぞれの共通サプライ
    ポテンシャルノードから該それぞれの共通サプライポテ
    ンシャルに向かう前記電圧ランプシグナルが生成するノ
    ードへ、インバーターターミナルの電流ターミナルの少
    なくとも１個をスイッチする、 各ステップを含んで成ることを特徴とする方法。
  5. 【請求項５】 前記インバーターの両電流ターミナル
    が、それぞれの共通サプライポテンシャルノードから前
    記サプライポテンシャルに向かう前記ランプシグナルが
    生成するノードへ、それぞれのパスゲートによりスイッ
    チする請求項４に記載の回路。
  6. 【請求項６】 ある論理状態から他の論理状態へのトラ
    ンジションを受ける前記論理ゲートが、ｎチャンネル及
    びｐチャンネルトランジスターを有するパスゲートであ
    り、更に、 入力論理シグナルにより駆動される第１のインバーター
    によりパスゲートのｎチャンネルトランジスターを駆動
    し、 前記入力論理シグナルの反転により駆動される第２のイ
    ンバーターにより前記パスゲートのｐチャンネルトラン
    ジスターを駆動し、かつ、 各インバーターの少なくとも１個の電流ターミナルを、
    それぞれの共通サプライポテンシャルノードから該それ
    ぞれの共通サプライポテンシャルに向かう前記電圧ラン
    プシグナルが記憶された前もって存在する論理シグナル
    及びその反転によりコントロールされるそれぞれのパス
    ゲートにより生成するノードへスイッチする、 各ステップを更に含んで成る請求項４に記載の方法。
  7. 【請求項７】 ある論理状態から他の論理状態へのトラ
    ンジションを受ける論理ゲートをゆっくりした手法で駆
    動するための回路を有するアナログオーディオプロセッ
    サーにおいて、 該プロセッサーが、 電流スイッチングコマンドより前もって存在する論理状
    態を記憶するラッチ、 論理ゲートのコントロールノードを駆動するそれぞれの
    入力シグナルラインに存在する論理シグナルにより駆動
    される少なくとも１個のインバーター、 該論理ゲートのコントロールノードを、前記トランジシ
    ョンの方向に応じて負の又は正のシグナルランプの発生
    器に結合する手段、 それぞれの共通サプライポテンシャルノードから該共通
    サプライポテンシャルに向かう前記ランプシグナルが生
    成するノードへインバーターターミナルをスイッチする
    ための前記インバーターの２個の電流ターミナルの少な
    くとも一方に直列結合され、かつ前記ラッチに記憶され
    た前もって存在する記憶された論理シグナルにより及び
    その反転によりコントロールされるパスゲート、及び、 相互に独占的なモードで、マルチビットコマンドのデコ
    ーダーのそれぞれの出力に応じてｎマルチプレーテッド
    シグナルの論理ゲートのデジタルコマンドを含むある種
    の機能的パラメーターをコントロールする手段、 を含んで成ることを特徴とするアナログオーディオプロ
    セッサー。
  8. 【請求項８】 ソフトウェアを介して複数のスイッチに
    より相互に独占的な手法で選択できる複数のタップを有
    する抵抗性の電圧デバイダーを含むデジタル的にコント
    ロールされる減衰器におけるスイッチング歪みを抑制す
    るための方法において、 該方法が、 減衰の増加又は減少のコマンドを識別し、次いで逆位相
    で１対のスイッチを駆動し、 減衰の変化のコマンドの実行で複数のスイッチのうちの
    選択されない１個の前もって設定された駆動ランプに従
    って、選択されたものの迅速なターンオンとスローダウ
    ンしたターンオフを決定し、かつ前記スイッチ対により
    選択された前記スイッチの下流のシグナルパスから選択
    されないシャント抵抗を、出力タップの変化に関する前
    記抵抗性電圧デバイダーの部分に並列に接続することに
    より、選択されないスイッチの前記遅いターンオフの間
    に減衰の変化率を減少させる、 各ステップを含んで成ることを特徴とする方法。
  9. 【請求項９】 シグナルパスの第１のノード及び共通グ
    ラウンドノードに結合しかつソフトウェアを介して発生
    したデジタルデータにより形成される複数のスイッチに
    より相互に独占的な手法で選択できる複数の出力タップ
    を有し、前記スイッチの各々がデバイダーのそれぞれの
    タップをシグナルパスの第２のノードに結合している第
    １の抵抗性電圧デバイダー、 各々が、前記第２のノードに共通結合している第１の電
    流ターミナルと、前記第１の抵抗性電圧デバイダーのタ
    ップを相互に独占的に選択するための前記複数のスイッ
    チのそれぞれのスイッチに各々が結合された複数のタッ
    プを有する第２の抵抗性電圧デバイダーのそれぞれの一
    端又は他端に結合した第２の電流ターミナルを有する前
    記複数のスイッチの１対のスイッチ、 減衰コマンドの増加又は減少の識別の関数として前記ス
    イッチ対を逆位相で駆動するための駆動手段、及び、 新しいデジタルデータにより選択されるスイッチの比較
    的迅速なターンオンと比較して比較的遅いランプを通し
    て新しいデジタルデータにより選択されない前記複数の
    スイッチのスイッチをターンオフにするためのコントロ
    ール手段を含んで成る減衰ネットワーク。
  10. 【請求項10】 前記スイッチ対を逆位相で駆動するため
    の前記手段が、減衰の派生物の符号を感知できる回路を
    含む請求項９に記載の減衰ネットワーク。
  11. 【請求項11】 前記スイッチ対を逆位相で駆動するため
    の前記手段が、偶発的なコマンドの減衰の変化の方向の
    代表である論理シグナルを発生できる回路である請求項
    ９に記載の減衰ネットワーク。
  12. 【請求項12】 各々が、第２のノードに共通結合して
    いる第１の電流ターミナルと、第１の抵抗性電圧デバイ
    ダーのタップを相互に独占的に選択するための複数のス
    イッチのそれぞれのスイッチに各々が結合された複数の
    タップを有する第２の抵抗性電圧デバイダーのそれぞれ
    の一端又は他端に結合した第２の電流ターミナルを有す
    る前記複数のスイッチの１対のスイッチを含む減衰ネッ
    トワークにより構成されたデジタル的にコントロールさ
    れた減衰器、 減衰増加又は減少デジタルコマンドデータ間の識別の結
    果の関数として前記スイッチ対を逆位相で駆動するため
    の駆動手段、及び、 新しいデジタルデータにより選択されるスイッチの比較
    的迅速なターンオンと比較して比較的遅いランプを通し
    て新しいデジタルデータにより選択されない前記複数の
    スイッチのスイッチをターンオフにするためのコントロ
    ール手段を含んで成るアナログオーディオプロセッサ
    ー。
JP8205254A 1995-07-14 1996-07-15 論理ゲートのアレイをソフト駆動するための方法及び装置、及びスイッチングの歪みの抑制方法 Pending JPH0936722A (ja)

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