JPH0732195B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0732195B2 JPH0732195B2 JP62203250A JP20325087A JPH0732195B2 JP H0732195 B2 JPH0732195 B2 JP H0732195B2 JP 62203250 A JP62203250 A JP 62203250A JP 20325087 A JP20325087 A JP 20325087A JP H0732195 B2 JPH0732195 B2 JP H0732195B2
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- JP
- Japan
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- line
- intersecting
- adjacent
- distance
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は半導体集積回路、特にこの回路内における相互
接続金属ラインの構成に関する。
接続金属ラインの構成に関する。
［従来技術の説明］ 半導体集積回路はMOS（金属酸化物半導体）か、あるい
はバイポーラ型トランジスタによって作られ、それらは
シリコンチップ（薄板）の平らな表面上に集積されてい
る。種々のトランジスタ相互間や、チップの外周に配置
されている入出力ピンとあるトランジスタとの電気的な
接続は、典型的には２段以上の相互接続の“層（レベ
ル）”から成る構造を持っている。すなわち、金属ライ
ンの集まりで構成されている導電ラインは２枚以上のほ
ぼ平らな表面上に沿って配置され、この平らな表面は相
互に並行でしかもチップの平らな表面に対しても並行に
配置されている。これらの層は絶縁層によって、相互
に、かつ、チップの表面からも絶縁されている。層間の
回路の接続が必要な所はどこにでも、絶縁層の中に接続
窓が開けられている。
はバイポーラ型トランジスタによって作られ、それらは
シリコンチップ（薄板）の平らな表面上に集積されてい
る。種々のトランジスタ相互間や、チップの外周に配置
されている入出力ピンとあるトランジスタとの電気的な
接続は、典型的には２段以上の相互接続の“層（レベ
ル）”から成る構造を持っている。すなわち、金属ライ
ンの集まりで構成されている導電ラインは２枚以上のほ
ぼ平らな表面上に沿って配置され、この平らな表面は相
互に並行でしかもチップの平らな表面に対しても並行に
配置されている。これらの層は絶縁層によって、相互
に、かつ、チップの表面からも絶縁されている。層間の
回路の接続が必要な所はどこにでも、絶縁層の中に接続
窓が開けられている。
ランダムアクセスメモリー（RAM）や論理回路のような
様々な集積回路の中で、電気回路は多くの導電ラインに
よって相互接続される必要があり、その導電ラインは相
互に並行に走る縞のような形をとるようにトロポジー的
に配線されるのがよい。例えば、DRAM（ダイナミックRA
M）の中には平行に走るワードラインの列があって、各
ワードラインはそれらに対して直行して、走っているビ
ットラインの列により、ある独自のビット群にアクセス
できるようになっている。典型的なDRAMは、数百（ある
いはそれ以上）の平行なワードラインと数百（あるいは
それ以上）のビットラインを持っている。
様々な集積回路の中で、電気回路は多くの導電ラインに
よって相互接続される必要があり、その導電ラインは相
互に並行に走る縞のような形をとるようにトロポジー的
に配線されるのがよい。例えば、DRAM（ダイナミックRA
M）の中には平行に走るワードラインの列があって、各
ワードラインはそれらに対して直行して、走っているビ
ットラインの列により、ある独自のビット群にアクセス
できるようになっている。典型的なDRAMは、数百（ある
いはそれ以上）の平行なワードラインと数百（あるいは
それ以上）のビットラインを持っている。
隣接するワードライン間にはどうしても浮遊容量が生じ
てしまうため、そのようなワードライン間に電気的相互
結合すなわちクロストーク（漏話）が起こり、それによ
ってノイズが発生するという問題がある。
てしまうため、そのようなワードライン間に電気的相互
結合すなわちクロストーク（漏話）が起こり、それによ
ってノイズが発生するという問題がある。
このような相互結合があるため、あるワードラインに
（新たな語に対応する）新たな情報を書き込めるように
したり、メモリーのあるラインに既に蓄えられている情
報を読み出したりするために、そのワードラインに電気
的にアクセスしようとしても、意図しなかった別の呼び
出し（アクセス）が起こってしまって、結果的に呼び出
して（アクセスして）いない隣のワードに対して、情報
の書き込みや読み出しが起こってしまう。つまり、どの
ワードラインに対して呼び出しをしても、呼び出すつも
りでなかった隣のワードラインのメモリーセルの貯蓄電
荷に誤って影響を及ぼしてしまうのである。「パターン
感受性」という語は、このような好ましくない現象に対
して使用される。このノイズの問題は平行なビットライ
ンの列に対しても生じる。同じように、論理回路のよう
な他の集積回路内においても、例えば、相互接続路とし
て使用されるバスのようなラインについても、隣接する
ライン間に寄生的な相互結合があるため、隣接するライ
ン間に偽せの電気的クロストーク（漏話）が生じてしま
う。このクロストークのために本来の検出感受性が低下
してしまい、結果的にエラー（誤り）が起こってしま
う。したがって、寄生的な相互結合を減少させるような
ラインの配置を得ることが今まで望まれて来た。
（新たな語に対応する）新たな情報を書き込めるように
したり、メモリーのあるラインに既に蓄えられている情
報を読み出したりするために、そのワードラインに電気
的にアクセスしようとしても、意図しなかった別の呼び
出し（アクセス）が起こってしまって、結果的に呼び出
して（アクセスして）いない隣のワードに対して、情報
の書き込みや読み出しが起こってしまう。つまり、どの
ワードラインに対して呼び出しをしても、呼び出すつも
りでなかった隣のワードラインのメモリーセルの貯蓄電
荷に誤って影響を及ぼしてしまうのである。「パターン
感受性」という語は、このような好ましくない現象に対
して使用される。このノイズの問題は平行なビットライ
ンの列に対しても生じる。同じように、論理回路のよう
な他の集積回路内においても、例えば、相互接続路とし
て使用されるバスのようなラインについても、隣接する
ライン間に寄生的な相互結合があるため、隣接するライ
ン間に偽せの電気的クロストーク（漏話）が生じてしま
う。このクロストークのために本来の検出感受性が低下
してしまい、結果的にエラー（誤り）が起こってしま
う。したがって、寄生的な相互結合を減少させるような
ラインの配置を得ることが今まで望まれて来た。
（発明の概要） 半導体集積回路内の隣接した相互接続ライン、例えばDR
AMの隣接するワードライン間に生じる寄生的な相互結合
は「マーチング」ラインを使用することで減少させるこ
とができる。「マーチング」という語は、任意のライン
が系統的に進んでゆく並び方によって特徴づけられるよ
うに、各ラインがトポロジー的に配置されていることを
意味し、その並び方は、任意の１本のラインに沿った様
々な位置で他のラインのうちの異なった１本が少なくと
も片側に隣り合うようになっていることを言う。
AMの隣接するワードライン間に生じる寄生的な相互結合
は「マーチング」ラインを使用することで減少させるこ
とができる。「マーチング」という語は、任意のライン
が系統的に進んでゆく並び方によって特徴づけられるよ
うに、各ラインがトポロジー的に配置されていることを
意味し、その並び方は、任意の１本のラインに沿った様
々な位置で他のラインのうちの異なった１本が少なくと
も片側に隣り合うようになっていることを言う。
例えば、XY平面上でＸ方向に沿って信号を伝送するよう
に配置されたラインの列において各ラインは（その全長
に比べると）比較的短い第１番目の距離の間だけ一定の
Ｙ座標をとりながらＸ方向に進む第１番目の部分（セグ
メント）をまず形成するように走り、それから新たなＹ
座標に移り、その後比較的短い第２番目の距離の間だけ
その新たなＹ座標をとりながらＸ方向に進む第２番目の
部分（セグメント）を形成するように走り、それからさ
らに別のＹ座標に移り、というように進行してゆく。こ
のようにして、あるラインの両側に隣接するラインは、
部分（セグメント）ごとに入れ代わってゆく。
に配置されたラインの列において各ラインは（その全長
に比べると）比較的短い第１番目の距離の間だけ一定の
Ｙ座標をとりながらＸ方向に進む第１番目の部分（セグ
メント）をまず形成するように走り、それから新たなＹ
座標に移り、その後比較的短い第２番目の距離の間だけ
その新たなＹ座標をとりながらＸ方向に進む第２番目の
部分（セグメント）を形成するように走り、それからさ
らに別のＹ座標に移り、というように進行してゆく。こ
のようにして、あるラインの両側に隣接するラインは、
部分（セグメント）ごとに入れ代わってゆく。
そのため、ラインのどのペアーを取ってみても、その間
に生じる浮遊容量は極めて小さくなる。なぜなら、任意
のラインとそれに隣接する他のラインとの間の浮遊容量
は分配されて、言い換えると他の多くのラインの中に消
散してしまって、従来技術のように決まった２つの隣接
するラインとの間だけに浮遊容量が集中してしまうとい
うことが無くなるからである。このようなラインは、DR
AMのようなメモリー回路の中ではワードラインやビット
ラインとして、マイクロプロセッサーや他の論理回路の
中ではデータバスのバスラインとしても、また、集積回
路の中の平行に配置される導電ラインの他のどんな相互
接続としても有用である。
に生じる浮遊容量は極めて小さくなる。なぜなら、任意
のラインとそれに隣接する他のラインとの間の浮遊容量
は分配されて、言い換えると他の多くのラインの中に消
散してしまって、従来技術のように決まった２つの隣接
するラインとの間だけに浮遊容量が集中してしまうとい
うことが無くなるからである。このようなラインは、DR
AMのようなメモリー回路の中ではワードラインやビット
ラインとして、マイクロプロセッサーや他の論理回路の
中ではデータバスのバスラインとしても、また、集積回
路の中の平行に配置される導電ラインの他のどんな相互
接続としても有用である。
［実施例の説明］ 第１図は、本発明の一実施例で、集積回路（図示せず）
中の導電ライン1.2.3.…12からなる配列100を示したも
のである。たとえば（奇数番の）ライン１は左上隅から
出発し、Ｘ方向に距離L1だけ進み、第１番目の部分を形
成し、それからＸ方向に距離d1だけ進みながら−Ｙ方向
に距離W1だけ移り（march）、以後同様にして進んで行
き、第１図の右端に達する。
中の導電ライン1.2.3.…12からなる配列100を示したも
のである。たとえば（奇数番の）ライン１は左上隅から
出発し、Ｘ方向に距離L1だけ進み、第１番目の部分を形
成し、それからＸ方向に距離d1だけ進みながら−Ｙ方向
に距離W1だけ移り（march）、以後同様にして進んで行
き、第１図の右端に達する。
一方（偶数番の）ライン２は左端でＹ座標は線路１の左
端から測って−Ｙ方向に距離W1だけ離れた点から出発
し、Ｘ方向に距離Ｌだけ進み、それからＸ方向に距離d1
だけ進みながら＋Ｙ方向に距離W1だけ移り、その後Ｘ方
向に距離（L2＋d2＋L3）だけ進み、それからＸ方向に距
離d3だけ進みながら−Ｙ方向に距離W1だけ移り、そして
このような（Ｘ、−Ｙ）のような進み方を続けて、配置
の右端に達する。隣接するラインの隣接するセグメント
間に生じる相互結合の浮遊容量C12、C21等は点線で示さ
れている。簡潔のため、第１図には浮遊容量が全て表示
されているわけではない。もちろん、一般には配列のレ
イアウト100は図に表わされている範囲だけでなく、
Ｘ、Ｙ両方向にさらに遠くまで広がって規則的なパター
ンを形成することが可能である。このように、第１図で
はマーチングラインの列のほんの一部分だけが図示され
ている。
端から測って−Ｙ方向に距離W1だけ離れた点から出発
し、Ｘ方向に距離Ｌだけ進み、それからＸ方向に距離d1
だけ進みながら＋Ｙ方向に距離W1だけ移り、その後Ｘ方
向に距離（L2＋d2＋L3）だけ進み、それからＸ方向に距
離d3だけ進みながら−Ｙ方向に距離W1だけ移り、そして
このような（Ｘ、−Ｙ）のような進み方を続けて、配置
の右端に達する。隣接するラインの隣接するセグメント
間に生じる相互結合の浮遊容量C12、C21等は点線で示さ
れている。簡潔のため、第１図には浮遊容量が全て表示
されているわけではない。もちろん、一般には配列のレ
イアウト100は図に表わされている範囲だけでなく、
Ｘ、Ｙ両方向にさらに遠くまで広がって規則的なパター
ンを形成することが可能である。このように、第１図で
はマーチングラインの列のほんの一部分だけが図示され
ている。
一般的に、第１図に示されているように、偶数番の各ラ
インは最初Ｘ方向に進みながら＋Ｙ方向に移ってゆく
が、最上端（Ｙ＝最大）に着いたら、その後はＸ方向に
さらに進みながら、−Ｙ方向に移る。同様に奇数番のラ
インは最初一Ｙ方向に移ってゆくが、最下端（−Ｙ＝最
大）に着いたら、その後はＸ方向に距離（Li＋di＋
Li+1）だけ一定のＹにとどまり、それからさらに＋Ｘ方
向に進みながら＋Ｙ方向に移ってゆく。ここで、ｉは、
下端のＸ方向に沿った位置に対応している整数である。
配列のどのＸの位置をとっても、ラインのうち半分は＋
Ｙ方向に移っていて、他の半分は−Ｙ方向に移っている
ということは図から明らかである。ただし、先の述べた
ような、それまでとは反対方向に移動を始めるような上
端や下端にラインが達しているような場合は例外であ
る。
インは最初Ｘ方向に進みながら＋Ｙ方向に移ってゆく
が、最上端（Ｙ＝最大）に着いたら、その後はＸ方向に
さらに進みながら、−Ｙ方向に移る。同様に奇数番のラ
インは最初一Ｙ方向に移ってゆくが、最下端（−Ｙ＝最
大）に着いたら、その後はＸ方向に距離（Li＋di＋
Li+1）だけ一定のＹにとどまり、それからさらに＋Ｘ方
向に進みながら＋Ｙ方向に移ってゆく。ここで、ｉは、
下端のＸ方向に沿った位置に対応している整数である。
配列のどのＸの位置をとっても、ラインのうち半分は＋
Ｙ方向に移っていて、他の半分は−Ｙ方向に移っている
ということは図から明らかである。ただし、先の述べた
ような、それまでとは反対方向に移動を始めるような上
端や下端にラインが達しているような場合は例外であ
る。
順序正しく、そして秩序正しくするために、（しかし、
本発明でいう寄生的結合を減らすという目的にはあまり
重要でないが）各Ｌ、Ｗ、ｄはそれぞれ等しいとする。
すなわち、L1＝L2＝L3＝…、W1＝W2＝W3＝…、d1＝d2＝
d3…、ということである。実際問題として、各Ｌは全ラ
イン長に対して充分小さな部分となって、ラインごとに
多くの入れ換えを作って、浮遊容量を充分に分散させ、
Ｗは個々の設計や配線によって決まり、ｄはラインを交
差させる個々の方法によって決まる。典型例として、ラ
イン１と２との間の相互結合による浮遊容量（C12＋
C21）は、従来技術によるＸ方向に沿って全体に並行で
相互に接近して配線されていたものに比べると、小さ
い。その理由は、ライン１と２が全長に渡って近接して
走るという従来技術に比べて、本発明は比較的短い距離
（L1＋d1＋L2）の間だけ近接して走るためである。ま
た、全ライン1.2.…12は第１図に実際に示されているよ
りもずっと遠くまで±Ｘ方向に広がっていることを理解
しなければならない。
本発明でいう寄生的結合を減らすという目的にはあまり
重要でないが）各Ｌ、Ｗ、ｄはそれぞれ等しいとする。
すなわち、L1＝L2＝L3＝…、W1＝W2＝W3＝…、d1＝d2＝
d3…、ということである。実際問題として、各Ｌは全ラ
イン長に対して充分小さな部分となって、ラインごとに
多くの入れ換えを作って、浮遊容量を充分に分散させ、
Ｗは個々の設計や配線によって決まり、ｄはラインを交
差させる個々の方法によって決まる。典型例として、ラ
イン１と２との間の相互結合による浮遊容量（C12＋
C21）は、従来技術によるＸ方向に沿って全体に並行で
相互に接近して配線されていたものに比べると、小さ
い。その理由は、ライン１と２が全長に渡って近接して
走るという従来技術に比べて、本発明は比較的短い距離
（L1＋d1＋L2）の間だけ近接して走るためである。ま
た、全ライン1.2.…12は第１図に実際に示されているよ
りもずっと遠くまで±Ｘ方向に広がっていることを理解
しなければならない。
クロスオーバー（d1、d2、d3…）の数の最大値はライン
の本数より１だけ少ないのが望ましい。クロスオーバー
の数をラインの本数より１だけ少なくすることによっ
て、浮遊容量の分散が最大になり、それゆえ浮遊容量を
減少させることができ、各ラインは他のすべてのライン
との間に等価の浮遊容量を持つようになる。
の本数より１だけ少ないのが望ましい。クロスオーバー
の数をラインの本数より１だけ少なくすることによっ
て、浮遊容量の分散が最大になり、それゆえ浮遊容量を
減少させることができ、各ラインは他のすべてのライン
との間に等価の浮遊容量を持つようになる。
さらに隣接したラインの交差は、２つの（あるいはそれ
以上）の層（レベル）を有する相互金属接続を用いるこ
とで標準的な交差の技術によって集積回路中で実現で
き、その相互金属配線では典型的には、ラインのうち１
本がその位置で第２のレベルに接続することによって２
本のラインをまたいで（あるいはくぐって）交差し、そ
の間に２本目のラインが同じ金属配線の層の上にいたま
ま、新たなＹ座標を持つ位置へ移ることによってライン
の交差が形成される。２個の窓と１つの交差からなる部
分が通常diの間隔ごとにできるのである。
以上）の層（レベル）を有する相互金属接続を用いるこ
とで標準的な交差の技術によって集積回路中で実現で
き、その相互金属配線では典型的には、ラインのうち１
本がその位置で第２のレベルに接続することによって２
本のラインをまたいで（あるいはくぐって）交差し、そ
の間に２本目のラインが同じ金属配線の層の上にいたま
ま、新たなＹ座標を持つ位置へ移ることによってライン
の交差が形成される。２個の窓と１つの交差からなる部
分が通常diの間隔ごとにできるのである。
第１図の実施例は配列の中で隣接する他のライン間のク
ロストークを減少させる（最小にする）ための、特別な
規則正しい配線配列である。第２図は他の実施例の配列
200を示し、これは本発明に従って前述したのと同様に
有益な結果が得られるように間隔diごとに３つの交差が
生じるようになっている。
ロストークを減少させる（最小にする）ための、特別な
規則正しい配線配列である。第２図は他の実施例の配列
200を示し、これは本発明に従って前述したのと同様に
有益な結果が得られるように間隔diごとに３つの交差が
生じるようになっている。
本発明は特定の具体例を用いて詳細に述べられてきた
が、様々な変型が本発明の範囲を逸脱せずに可能であ
る。
が、様々な変型が本発明の範囲を逸脱せずに可能であ
る。
（発明の効果） 以上述べた如く本発明による金属ラインの相互接続はラ
イン間に発生する不可避的な浮遊容量を最小にすること
ができる。
イン間に発生する不可避的な浮遊容量を最小にすること
ができる。
第１図は、本発明のマーチング相互接続ラインの配列の
一実施例を示す図； 第２図は、本発明のマーチング相互接続ラインの配列の
他の実施例を示す図である。 1,2,…12…導電ライン 100…配列、Ｃ…浮遊容量 200…配列
一実施例を示す図； 第２図は、本発明のマーチング相互接続ラインの配列の
他の実施例を示す図である。 1,2,…12…導電ライン 100…配列、Ｃ…浮遊容量 200…配列
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｐ (56)参考文献 特開 昭60−254635（ＪＰ，Ａ) 特開 昭59−231852（ＪＰ，Ａ)
Claims (1)
- 【請求項１】平行なエッジの対によって画成されたメタ
ライゼーション領域内の半導体の表面上にある複数の導
電性メタライゼーションラインからなる相互接続アレイ
を有する半導体集積回路において、 すべてのラインは、前記平行なエッジの対の間にわたる
複数の交差領域を除いては相互にほぼ平行であり、各交
差領域においては、その交差領域に隣接する領域でエッ
ジに最近接しているラインを除くあらゆるラインが少な
くとも２本の他のラインと交差することにより、各ライ
ンは、引き続く２つの交差領域間を走る複数の相互にほ
ぼ平行なセグメントに分割され、どの引き続く交差領域
間でも、各ラインに隣接するセグメントは、異なるライ
ンのセグメントであることを特徴とする半導体集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89998286A | 1986-08-25 | 1986-08-25 | |
| US899982 | 1986-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356938A JPS6356938A (ja) | 1988-03-11 |
| JPH0732195B2 true JPH0732195B2 (ja) | 1995-04-10 |
Family
ID=25411816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62203250A Expired - Lifetime JPH0732195B2 (ja) | 1986-08-25 | 1987-08-17 | 半導体集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4914502A (ja) |
| EP (1) | EP0262780B1 (ja) |
| JP (1) | JPH0732195B2 (ja) |
| KR (1) | KR900008181B1 (ja) |
| CA (1) | CA1305255C (ja) |
| DE (1) | DE3774062D1 (ja) |
| HK (1) | HK96093A (ja) |
| SG (1) | SG123792G (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650377B2 (ja) * | 1988-12-13 | 1997-09-03 | 富士通株式会社 | 半導体集積回路 |
| ATE171307T1 (de) * | 1989-05-22 | 1998-10-15 | Advanced Micro Devices Inc | Leiterstruktur für eine integrierte schaltung |
| JP2953708B2 (ja) * | 1989-07-31 | 1999-09-27 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
| KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
| JP2884962B2 (ja) * | 1992-10-30 | 1999-04-19 | 日本電気株式会社 | 半導体メモリ |
| US5864181A (en) * | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| JP2638487B2 (ja) * | 1994-06-30 | 1997-08-06 | 日本電気株式会社 | 半導体記憶装置 |
| EP0697735B1 (en) * | 1994-08-15 | 2002-03-27 | International Business Machines Corporation | Single twist layout and method for paired line conductors of integrated circuits |
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| US5949698A (en) | 1998-02-20 | 1999-09-07 | Micron Technology, Inc. | Twisted global column decoder |
| US7259464B1 (en) * | 2000-05-09 | 2007-08-21 | Micron Technology, Inc. | Vertical twist scheme for high-density DRAMs |
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| US7184290B1 (en) | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| US6570781B1 (en) | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
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