JPH0732252B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH0732252B2 JPH0732252B2 JP63308117A JP30811788A JPH0732252B2 JP H0732252 B2 JPH0732252 B2 JP H0732252B2 JP 63308117 A JP63308117 A JP 63308117A JP 30811788 A JP30811788 A JP 30811788A JP H0732252 B2 JPH0732252 B2 JP H0732252B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- collector
- pattern
- igbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子に係り、特にアノード（または
コレクタ）短絡型絶縁ゲートバイポーラトランジスタの
構造に関するものである。
コレクタ）短絡型絶縁ゲートバイポーラトランジスタの
構造に関するものである。
絶縁ゲートバイポーラトランジスタ（Insulated Gate B
ipoler Transister,IGBT）は別名としてIGT（Insulated
Gate Transister）,COMFET（Conductivity Modulated
FET）,Bipolar-Mode MOSFET等といわれており、電力用
高速スイッチ素子として有望な素子である。
ipoler Transister,IGBT）は別名としてIGT（Insulated
Gate Transister）,COMFET（Conductivity Modulated
FET）,Bipolar-Mode MOSFET等といわれており、電力用
高速スイッチ素子として有望な素子である。
第２図は従来のIGBTの断面概略図を示す。この図におい
て、１はｐ型不純物を含むｐ型コレクタ領域、２はｎ型
不純物を含むｎ型ベース領域、３はｐ型不純物を含むｐ
型ベース領域、４はｎ型不純物を含むｎ型エミッタ領
域、５はゲート酸化膜、６はゲート電極、７はエミッタ
電極、８はコレクタ電極である。
て、１はｐ型不純物を含むｐ型コレクタ領域、２はｎ型
不純物を含むｎ型ベース領域、３はｐ型不純物を含むｐ
型ベース領域、４はｎ型不純物を含むｎ型エミッタ領
域、５はゲート酸化膜、６はゲート電極、７はエミッタ
電極、８はコレクタ電極である。
第３図はIGBTの電気的な等価回路を示し、第３図（ａ）
は寄生のNPNトランジスタを含む透過回路、第３図
（ｂ）は寄生のNPNトランジスタを含まない等価回路で
ある。
は寄生のNPNトランジスタを含む透過回路、第３図
（ｂ）は寄生のNPNトランジスタを含まない等価回路で
ある。
第３図（ａ）において、PNPトランジスタのエミッタは
第２図のｐ型コレクタ領域１に、ベースは同じくｎ型ベ
ース領域２に、また、コレクタは同じくｐ型ベース領域
３に相当する。同様にNPNトランジスタのエミッタは第
２図のｎ型エミッタ領域４に、ベースは第２図のｐ型ベ
ース領域３に、また、コレクタは第２図のｎ型ベース領
域２に相当する。
第２図のｐ型コレクタ領域１に、ベースは同じくｎ型ベ
ース領域２に、また、コレクタは同じくｐ型ベース領域
３に相当する。同様にNPNトランジスタのエミッタは第
２図のｎ型エミッタ領域４に、ベースは第２図のｐ型ベ
ース領域３に、また、コレクタは第２図のｎ型ベース領
域２に相当する。
さらに、ｎチャンネルMOSFETのソースは第２図のｎ型エ
ミッタ領域４に、ドレインは第２図のｎ型ベース領域２
に相当する。
ミッタ領域４に、ドレインは第２図のｎ型ベース領域２
に相当する。
第２図から明らかなように、NPNトランジスタのｎ型エ
ミッタ領域４とｎ型ベース領域３がエミッタ電極７によ
って短絡されている。短絡抵抗（Rs）の両端の電位差が
小さく、NPNトランジスタが動作しない範囲では等価回
路は第３図（ｂ）で表される。第３図に示したMOSFETは
一般のノーマリーオフ型である。
ミッタ領域４とｎ型ベース領域３がエミッタ電極７によ
って短絡されている。短絡抵抗（Rs）の両端の電位差が
小さく、NPNトランジスタが動作しない範囲では等価回
路は第３図（ｂ）で表される。第３図に示したMOSFETは
一般のノーマリーオフ型である。
次にIGBTの動作機構について説明する。
エミッタ電極７の電圧よりもコレクタ電極８を高電圧に
保ち、ゲート電極６を開放すると、第３図（ｂ）の等価
回路において、PNPトランジスタのベースが開放される
ため、コレクタ電極８とエミッタ電極７との間には電流
は流れず、IGBTは遮断状態を示す。ゲート電極６に正電
圧を印加するとMOSFETが導通し、ｎ型エミッタ領域４か
らｎ型ベース領域２に電子が注入される。その結果、第
２図に示した接合J2が順方向にバイアスされ、ｐ型コレ
クタ領域１から正孔が注入される。注入された大部分の
正孔は、ｎ型ベース領域２内において電子と再結合す
る。残りの正孔はコレクタ電流となってｐ型ベース領域
３に流れ込み、IGBTは導通状態を示す。この場合、ｎ型
ベース領域２内には過剰の正孔および電子が蓄積され
る。これにより、ｎ型ベース領域２の抵抗が低下し、導
通状態における電力損失が小さくなる。ゲート電極６の
正電圧を除去すると、MOSFETのチャネルが消滅しPNPト
ランジスタのベースが開放されるので、コレクタ電流
（Ic）が減少する。この場合、コレクタ電流の減少はｎ
型ベース領域２内での過剰キャリアの再結合に起因す
る。したがって、IGBTのターンオフ時間はｎ型ベース領
域２内での少数キャリアの寿命に依存する。
保ち、ゲート電極６を開放すると、第３図（ｂ）の等価
回路において、PNPトランジスタのベースが開放される
ため、コレクタ電極８とエミッタ電極７との間には電流
は流れず、IGBTは遮断状態を示す。ゲート電極６に正電
圧を印加するとMOSFETが導通し、ｎ型エミッタ領域４か
らｎ型ベース領域２に電子が注入される。その結果、第
２図に示した接合J2が順方向にバイアスされ、ｐ型コレ
クタ領域１から正孔が注入される。注入された大部分の
正孔は、ｎ型ベース領域２内において電子と再結合す
る。残りの正孔はコレクタ電流となってｐ型ベース領域
３に流れ込み、IGBTは導通状態を示す。この場合、ｎ型
ベース領域２内には過剰の正孔および電子が蓄積され
る。これにより、ｎ型ベース領域２の抵抗が低下し、導
通状態における電力損失が小さくなる。ゲート電極６の
正電圧を除去すると、MOSFETのチャネルが消滅しPNPト
ランジスタのベースが開放されるので、コレクタ電流
（Ic）が減少する。この場合、コレクタ電流の減少はｎ
型ベース領域２内での過剰キャリアの再結合に起因す
る。したがって、IGBTのターンオフ時間はｎ型ベース領
域２内での少数キャリアの寿命に依存する。
第２図に示したIGBTでは、ターンオフ時間を短くするた
めに、電子やプロトンを照射して少数キャリアの寿命を
短くする方法が一般的に採用される。少数キャリアの寿
命が短くなると、ｎ型ベース領域２内に蓄積される過剰
キャリアの数が減少するので、導通状態での抵抗が大き
くなる。結果として、ターンオフ時間と導通状態での抵
抗との間にはトレードオフの関係がある。電力用スイッ
チ素子はスイッチ時間が短く、かつ導通状態での抵抗が
小さいことが要求されるので、両者のトレードオフ関係
を改良することが望まれている。
めに、電子やプロトンを照射して少数キャリアの寿命を
短くする方法が一般的に採用される。少数キャリアの寿
命が短くなると、ｎ型ベース領域２内に蓄積される過剰
キャリアの数が減少するので、導通状態での抵抗が大き
くなる。結果として、ターンオフ時間と導通状態での抵
抗との間にはトレードオフの関係がある。電力用スイッ
チ素子はスイッチ時間が短く、かつ導通状態での抵抗が
小さいことが要求されるので、両者のトレードオフ関係
を改良することが望まれている。
IGBTの他の改良点は寄生サイリスタのラッチアップを抑
制することである（特開昭62-48072号公報，特開昭62-4
8073号公報参照）。第３図（ａ）において、PNPトラン
ジスタとNPNトランジスタからなるサイリスタがIGBTの
内部に含まれているので、コレクタ電流（Ic）が大きく
なると、PNPトランジスタのコレクタ電流（Ih）が増
す。その結果、短絡抵抗（Rs）の両端の電位差が大きく
なり、PN接合の拡散電位以上になるとNPNトランジスタ
が動作し、寄生サイリスタがラッチアップする。寄生サ
イリスタがラッチすると、ゲート電圧によるコレクタ電
流（Ic）のオン，オフ制御が不可能となるだけでなく、
素子が破壊される場合がある。したがって、ラッチアッ
プ電流（寄生サイリスタがラッチアップする時のコレク
タ電流）を可能な限り大きくすることが要求される。
制することである（特開昭62-48072号公報，特開昭62-4
8073号公報参照）。第３図（ａ）において、PNPトラン
ジスタとNPNトランジスタからなるサイリスタがIGBTの
内部に含まれているので、コレクタ電流（Ic）が大きく
なると、PNPトランジスタのコレクタ電流（Ih）が増
す。その結果、短絡抵抗（Rs）の両端の電位差が大きく
なり、PN接合の拡散電位以上になるとNPNトランジスタ
が動作し、寄生サイリスタがラッチアップする。寄生サ
イリスタがラッチすると、ゲート電圧によるコレクタ電
流（Ic）のオン，オフ制御が不可能となるだけでなく、
素子が破壊される場合がある。したがって、ラッチアッ
プ電流（寄生サイリスタがラッチアップする時のコレク
タ電流）を可能な限り大きくすることが要求される。
第３図（ａ）の等価回路から明らかなように、ラッチア
ップ電流を大きくするためには、短絡抵抗（Rs）を小さ
くする必要がある。短絡抵抗（Rs）はｐ型ベース領域３
の比抵抗およびｐ型ベース領域３内を流れる正孔電流
（PNPトランジスタのコレクタ電流）の電流分布によっ
て決まる。比抵抗を低減するためには、ｐ型ベース領域
３の不純物濃度を高くすることが有効であるが、MOSゲ
ートのしきい値電圧が高くなる点を考慮することが必要
である。ラッチアップ電流はｐ型ベース領域３の平面形
状に依存することが知られている。すなわち、ｐ型のベ
ース領域３の平面形状としては正方形，長方形，六角形
等があるが、正方形と長方形とを比較した場合、長方形
のほうがラッチアップ電流が大きくなるといわれてお
り、これは両者において、正孔電流の分布が異なること
に起因すると考えられる。したがって、IGBTでは、ｐ型
ベース領域３の形状として長方形が採用される場合が多
い。例えば、短辺が数10μm,長辺が数mmの場合が多い。
ップ電流を大きくするためには、短絡抵抗（Rs）を小さ
くする必要がある。短絡抵抗（Rs）はｐ型ベース領域３
の比抵抗およびｐ型ベース領域３内を流れる正孔電流
（PNPトランジスタのコレクタ電流）の電流分布によっ
て決まる。比抵抗を低減するためには、ｐ型ベース領域
３の不純物濃度を高くすることが有効であるが、MOSゲ
ートのしきい値電圧が高くなる点を考慮することが必要
である。ラッチアップ電流はｐ型ベース領域３の平面形
状に依存することが知られている。すなわち、ｐ型のベ
ース領域３の平面形状としては正方形，長方形，六角形
等があるが、正方形と長方形とを比較した場合、長方形
のほうがラッチアップ電流が大きくなるといわれてお
り、これは両者において、正孔電流の分布が異なること
に起因すると考えられる。したがって、IGBTでは、ｐ型
ベース領域３の形状として長方形が採用される場合が多
い。例えば、短辺が数10μm,長辺が数mmの場合が多い。
上述したように、第２図に示したIGBTはターンオフ時間
を短縮するために少数キャリアの寿命を短くする必要が
あり、結果としてターンオフ時間と導通状態での抵抗と
のトレードオフが十分に満足するものが得がたいという
問題がある。
を短縮するために少数キャリアの寿命を短くする必要が
あり、結果としてターンオフ時間と導通状態での抵抗と
のトレードオフが十分に満足するものが得がたいという
問題がある。
これを解決するために、第４図に示すIGBTが提案されて
いる（特開昭62-177965号公報，特公昭63-1757号公報参
照）。第２図の素子に比べて第４図のIGBTの特徴は、コ
レクタ電極８がｐ型コレクタ領域１およびｎ型短絡領域
20の両方に接触し、かつｎ型短絡領域20とｎ型ベース領
域２が接触している点にある。この構造のIGBTは一般に
コレクタ（アノード）短絡形IGBTと招ばれている。コレ
クタ短絡構造と同じアイデアは他の半導体素子、例えば
ゲート・ターンオフサイリスタ（GTO）や静電誘導型サ
イリスタにおいてすでに知られている。
いる（特開昭62-177965号公報，特公昭63-1757号公報参
照）。第２図の素子に比べて第４図のIGBTの特徴は、コ
レクタ電極８がｐ型コレクタ領域１およびｎ型短絡領域
20の両方に接触し、かつｎ型短絡領域20とｎ型ベース領
域２が接触している点にある。この構造のIGBTは一般に
コレクタ（アノード）短絡形IGBTと招ばれている。コレ
クタ短絡構造と同じアイデアは他の半導体素子、例えば
ゲート・ターンオフサイリスタ（GTO）や静電誘導型サ
イリスタにおいてすでに知られている。
第５図は静電誘導サイリスタにこのアイデアを適用した
例であり、第６図はGTOに適用して例である。
例であり、第６図はGTOに適用して例である。
第４図において、ｐ型コレクタ領域１およびｎ型短絡領
域20の形状は種々考えられるが、第５図および第６図に
示した先行例から縞状の形状が容易に考えられる。
域20の形状は種々考えられるが、第５図および第６図に
示した先行例から縞状の形状が容易に考えられる。
第５図において、アノード21側の縞状形状を構成する平
行線αは、カソード22側に形成されたパターンを構成す
る平行直線群βと平行となっている。なお、23はゲー
ト、24はP+型埋込み層を示す。この例から第４図におい
て、縞状に形成したｐ型コレクタ領域１およびｎ型短絡
領域20と、長方形状のｐ型ベース領域３とを平行に配置
することは容易に類推できる。
行線αは、カソード22側に形成されたパターンを構成す
る平行直線群βと平行となっている。なお、23はゲー
ト、24はP+型埋込み層を示す。この例から第４図におい
て、縞状に形成したｐ型コレクタ領域１およびｎ型短絡
領域20と、長方形状のｐ型ベース領域３とを平行に配置
することは容易に類推できる。
しかしながら、上記の配置では以下のような欠点があ
る。すなわち、IGBTのチップ形状は他の多くの半導体素
子と同様に正方形もしくは長方形である場合が多い。第
２図に示したようにIGBTチップ内には長方形のｐ型ベー
ス領域３が多数個形成され、各々のｐ型ベース領域３内
に単位IGBTが形成され、それらが電気的に並列接続さ
れ、チップ全体が１つのIGBTとして動作する。このよう
なIGBTを設計する場合には、平面形状が等しいｐ型ベー
ス領域３をチップ内に可能な限り多数個詰め込むことが
必要である。この場合、ｐ型ベース領域３の配置方法と
しては次の２種類がある。
る。すなわち、IGBTのチップ形状は他の多くの半導体素
子と同様に正方形もしくは長方形である場合が多い。第
２図に示したようにIGBTチップ内には長方形のｐ型ベー
ス領域３が多数個形成され、各々のｐ型ベース領域３内
に単位IGBTが形成され、それらが電気的に並列接続さ
れ、チップ全体が１つのIGBTとして動作する。このよう
なIGBTを設計する場合には、平面形状が等しいｐ型ベー
ス領域３をチップ内に可能な限り多数個詰め込むことが
必要である。この場合、ｐ型ベース領域３の配置方法と
しては次の２種類がある。
１つの方法は、チップ内の全てのｐ型ベース領域３の長
辺が平行である配置方法、他の方法はチップ内のある部
分におけるｐ型ベース領域３の長辺と、他の部分におけ
るｐ型ベース領域３の長辺とが直交する配置方法であ
る。
辺が平行である配置方法、他の方法はチップ内のある部
分におけるｐ型ベース領域３の長辺と、他の部分におけ
るｐ型ベース領域３の長辺とが直交する配置方法であ
る。
第７図（ａ）は全てのｐ型ベース領域３の長辺が平行し
ている場合の模式図であり、第７図（ｂ）はｐ型ベース
領域３の長辺が直交する場合の模式図である。第７図
（ａ）に示すようにｐ型ベース領域３が配置された場合
には、第５図，第６図の例から縞状のｐ型コレクタ領域
１およびｎ型短絡領域20として、第８図に示すものが容
易に類推できる。第７図（ａ）のパターンをIGBTチップ
のエミッタ側に形成し、第８図のパターンをIGBTチップ
のコレクタ側に形成すると、第８図の縞状パターンを形
成する平行線群と、第７図（ａ）の長方形のｐ型ベース
領域３の長辺とがチップ全面積において平行になる。こ
のことはチップ内の全ての単位IGBTの電気特性を均一に
するのに効果がある。一方、第７図（ｂ）のパターンと
第８図のパターンを組合せた場合には第７図（ｂ）の領
域Ａ〜Ｈのうち領域Ｃ〜Ｆにおいては、縞状パターン
（第８図）とｐ型ベース領域３の長辺は平行になるが、
第７図（ａ）の領域A,B,G,Hにおいては縞状パターンと
ｐ型ベース領域３の長辺が直交する。したがって、チッ
プ内の全ての単位IGBTの電気特性が均一になることが望
めない。そのため、IGBTのエミッタ側のパターンは第７
図（ａ）に示したものに限定される。
ている場合の模式図であり、第７図（ｂ）はｐ型ベース
領域３の長辺が直交する場合の模式図である。第７図
（ａ）に示すようにｐ型ベース領域３が配置された場合
には、第５図，第６図の例から縞状のｐ型コレクタ領域
１およびｎ型短絡領域20として、第８図に示すものが容
易に類推できる。第７図（ａ）のパターンをIGBTチップ
のエミッタ側に形成し、第８図のパターンをIGBTチップ
のコレクタ側に形成すると、第８図の縞状パターンを形
成する平行線群と、第７図（ａ）の長方形のｐ型ベース
領域３の長辺とがチップ全面積において平行になる。こ
のことはチップ内の全ての単位IGBTの電気特性を均一に
するのに効果がある。一方、第７図（ｂ）のパターンと
第８図のパターンを組合せた場合には第７図（ｂ）の領
域Ａ〜Ｈのうち領域Ｃ〜Ｆにおいては、縞状パターン
（第８図）とｐ型ベース領域３の長辺は平行になるが、
第７図（ａ）の領域A,B,G,Hにおいては縞状パターンと
ｐ型ベース領域３の長辺が直交する。したがって、チッ
プ内の全ての単位IGBTの電気特性が均一になることが望
めない。そのため、IGBTのエミッタ側のパターンは第７
図（ａ）に示したものに限定される。
この発明は、上記問題点を解消するためになされたもの
で、製造の容易な半導体素子を得ることを目的とする。
で、製造の容易な半導体素子を得ることを目的とする。
この発明に係る半導体素子は、半導体基板の他方の主表
面上にコレクタ側のパターンとして一方の主表面上にエ
ミッタ側のパターンとして形成された長方形を投影した
場合に、この長方形の長辺または短辺と45度の角度で交
差する２本の平行直線で挟まれたｐ型不純物を含む領
域，およびｎ型不純物を含む領域を縞状に形成したもの
である。
面上にコレクタ側のパターンとして一方の主表面上にエ
ミッタ側のパターンとして形成された長方形を投影した
場合に、この長方形の長辺または短辺と45度の角度で交
差する２本の平行直線で挟まれたｐ型不純物を含む領
域，およびｎ型不純物を含む領域を縞状に形成したもの
である。
この発明においては、エミッタ側の長方形のパターン
と、コレクタ側の縞状に形成したｐ型,n型不純物を含む
領域のパターンとが、45度の角度で交差しているので、
各単位素子の特性が揃ったものとなる。
と、コレクタ側の縞状に形成したｐ型,n型不純物を含む
領域のパターンとが、45度の角度で交差しているので、
各単位素子の特性が揃ったものとなる。
第１図はこの発明の一実施例の縞状パターンを示す平面
図である。第１図の縞状パターンは第７図（ａ）に示し
たｐ型ベース領域３の長辺と45度の角度で交差するよう
に形成したものである。第１図のパターンと第７図
（ａ）のパターンを組合せると縞状パターンと全てのｐ
型ベース領域３の長辺とが45度の角度で交差するので、
チップ内の全ての単位IGBTの電気特性が均一になること
が期待できる。また、第１図のパターンと第７図（ｂ）
のパターンを組合せた場合にも同様に総てのｐ型ベース
領域３の長辺と縞状パターンが45度の角度で交差する。
したがって、この発明による第１図の縞状パターンを採
用すれば、IGBTのエミッタ側のパターンとして第７図
（ａ）および（ｂ）を用いることが可能であり、設計の
自由度が増す。また、この発明のパターンを用いれば、
エミッタ側のパターンとコレクタ側のパターンの位置合
わせをする必要がない。
図である。第１図の縞状パターンは第７図（ａ）に示し
たｐ型ベース領域３の長辺と45度の角度で交差するよう
に形成したものである。第１図のパターンと第７図
（ａ）のパターンを組合せると縞状パターンと全てのｐ
型ベース領域３の長辺とが45度の角度で交差するので、
チップ内の全ての単位IGBTの電気特性が均一になること
が期待できる。また、第１図のパターンと第７図（ｂ）
のパターンを組合せた場合にも同様に総てのｐ型ベース
領域３の長辺と縞状パターンが45度の角度で交差する。
したがって、この発明による第１図の縞状パターンを採
用すれば、IGBTのエミッタ側のパターンとして第７図
（ａ）および（ｂ）を用いることが可能であり、設計の
自由度が増す。また、この発明のパターンを用いれば、
エミッタ側のパターンとコレクタ側のパターンの位置合
わせをする必要がない。
なお、コレクタ短絡構造は、第４図の他に第９図
（ａ），（ｂ），（ｃ）に示した各種の構造が考えら
れ、この発明を適用することができる。また、ｐ型コレ
クタ領域３の幅とｎ型短絡領域20の幅はIGBTの特性によ
り任意に考えることができる。
（ａ），（ｂ），（ｃ）に示した各種の構造が考えら
れ、この発明を適用することができる。また、ｐ型コレ
クタ領域３の幅とｎ型短絡領域20の幅はIGBTの特性によ
り任意に考えることができる。
上述したようにこの発明は、半導体基板の他方の主表面
上にコレクタ側のパターンとしてエミッタ側の長方形を
投影した場合に長方形の長辺または短辺と45度の角度で
交差する２本の平行直線で挟まれたｐ型不純物を含む領
域，およびｎ型不純物を含む領域を縞状に形成したの
で、コレクタ短絡形IGBTの設計の自由度が増すととも
に、製造が容易となる等の実用上の利点が大きい半導体
素子が得られる効果がある。
上にコレクタ側のパターンとしてエミッタ側の長方形を
投影した場合に長方形の長辺または短辺と45度の角度で
交差する２本の平行直線で挟まれたｐ型不純物を含む領
域，およびｎ型不純物を含む領域を縞状に形成したの
で、コレクタ短絡形IGBTの設計の自由度が増すととも
に、製造が容易となる等の実用上の利点が大きい半導体
素子が得られる効果がある。
第１図はこの発明によるｎ型短絡領域およびｐ型コレク
タ領域のパターンを説明する図、第２図は従来のIGBTを
説明する断面図、第３図（ａ），（ｂ）は従来のIGBTの
電気的等価回路図、第４図はコレクタ短絡型IGBTを説明
する断面図、第５図はコレクタ短絡構造と同等の構造を
静電誘導サイリスタに適用した場合の先行例を示す斜視
図、第６図はコレクタ短絡構造と同等の構造をゲート・
ターンオフ・サイリスタに適用した場合の先行例を示す
斜視図、第７図（ａ），（ｂ）は長方形の単位IGBTの配
置方法を説明する図、第８図は従来技術より類推される
ｎ型短絡領域およびｐ型コレクタ領域のパターンを説明
する図、第９図（ａ），（ｂ），（ｃ）はコレクタ短絡
形IGBTの他の例を説明する図である。 図において、１はｐ型コレクタ領域、２はｎ型ベース領
域、３はｐ型ベース領域、４はｎ型エミッタ領域、５は
ゲート酸化膜、６はゲート電極、７はエミッタ電極、８
はコレクタ電極、20はｎ型短絡領域、21はアノード、22
はカソード、23はゲートである。 なお、各図中の同一符号は同一または相当部分を示す。
タ領域のパターンを説明する図、第２図は従来のIGBTを
説明する断面図、第３図（ａ），（ｂ）は従来のIGBTの
電気的等価回路図、第４図はコレクタ短絡型IGBTを説明
する断面図、第５図はコレクタ短絡構造と同等の構造を
静電誘導サイリスタに適用した場合の先行例を示す斜視
図、第６図はコレクタ短絡構造と同等の構造をゲート・
ターンオフ・サイリスタに適用した場合の先行例を示す
斜視図、第７図（ａ），（ｂ）は長方形の単位IGBTの配
置方法を説明する図、第８図は従来技術より類推される
ｎ型短絡領域およびｐ型コレクタ領域のパターンを説明
する図、第９図（ａ），（ｂ），（ｃ）はコレクタ短絡
形IGBTの他の例を説明する図である。 図において、１はｐ型コレクタ領域、２はｎ型ベース領
域、３はｐ型ベース領域、４はｎ型エミッタ領域、５は
ゲート酸化膜、６はゲート電極、７はエミッタ電極、８
はコレクタ電極、20はｎ型短絡領域、21はアノード、22
はカソード、23はゲートである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体基板の一方の主表面にエミッタ領域
が形成されるとともに、他方の主表面にコレクタ領域が
形成され、前記エミッタ領域側のパターンが長方形の形
状をした単位素子を複数個有し、前記複数個すべての単
位素子を電気的に並列接続して動作させる半導体素子に
おいて、 前記半導体基板の他方の主表面におけるコレクタ領域側
のパターンとして、前記複数個すべての単位素子のエミ
ッタ領域側のパターン形状である長方形を投影した場合
に、この投影された前記複数個すべての長方形の長辺ま
たは短辺と45度の角度をなす傾きを持った２本の平行直
線で挟まれたｐ型不純物を含む領域、及びｎ型不純物を
含む領域を縞状に形成したことを特徴とする半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308117A JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308117A JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153573A JPH02153573A (ja) | 1990-06-13 |
| JPH0732252B2 true JPH0732252B2 (ja) | 1995-04-10 |
Family
ID=17977080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308117A Expired - Lifetime JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732252B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013058191A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | 半導体装置およびその製造方法 |
-
1988
- 1988-12-05 JP JP63308117A patent/JPH0732252B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013058191A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153573A (ja) | 1990-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3321185B2 (ja) | 高耐圧半導体装置 | |
| US6278140B1 (en) | Insulated gate thyristor | |
| US6051850A (en) | Insulated gate bipolar junction transistors having built-in freewheeling diodes therein | |
| US4969028A (en) | Gate enhanced rectifier | |
| US4646117A (en) | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions | |
| JPH02126682A (ja) | 半導体装置およびその製造方法 | |
| IE52758B1 (en) | Gate enhanced rectifier | |
| JPH09219509A (ja) | 絶縁ゲート型サイリスタ及びその製造方法 | |
| US5936267A (en) | Insulated gate thyristor | |
| US5698867A (en) | Turn-off, MOS-controlled, power semiconductor component | |
| US5874751A (en) | Insulated gate thyristor | |
| JPH10173170A (ja) | 半導体装置 | |
| JPH10125896A (ja) | 絶縁ゲート型サイリスタ | |
| JP2946750B2 (ja) | 半導体装置 | |
| US6091087A (en) | Insulated gate thyristor | |
| JP3180875B2 (ja) | 絶縁ゲート型サイリスタ | |
| US5684306A (en) | Insulated gate thyristor | |
| US4825270A (en) | Gate turn-off thyristor | |
| JP3277701B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JPS6373670A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| CN115411100A (zh) | 横向绝缘栅双极型晶体管 | |
| JPH042169A (ja) | 横形伝導度変調型半導体装置 | |
| JP2724204B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH05206469A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH09129863A (ja) | エミッタ・スイッチ・サイリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080410 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 14 |