JPH02153573A - 半導体素子 - Google Patents
半導体素子Info
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- JPH02153573A JPH02153573A JP63308117A JP30811788A JPH02153573A JP H02153573 A JPH02153573 A JP H02153573A JP 63308117 A JP63308117 A JP 63308117A JP 30811788 A JP30811788 A JP 30811788A JP H02153573 A JPH02153573 A JP H02153573A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子に係り、特にアノード（または
コレクタ）短絡型絶縁ゲートバイポーラトランジスタ 〔従来の技術〕 絶縁ゲートバイポーラトランジスタ Ｇａｔｅ Ｂｉｐｏｌｅｒ Ｔｒａｎｓｉｓｔｅｒ，Ｉ
ＧＢＴ）は別名としてＩＧ Ｔ （ Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｅｒ ） Ｃ Ｏ
Ｍ ＦＥ Ｔ （Ｃｏｎｄｕｃｔｉｖｉｔｙ
ＩＪｏｄｕｌａｔｅｄ ＦＥＴ） 、 Ｂｉｐｏ
ｌａｒＭｏｄｅＭＯＳＦＥＴ等といわれており、電力用
高速スイッチ素子として有望な素子である。
コレクタ）短絡型絶縁ゲートバイポーラトランジスタ 〔従来の技術〕 絶縁ゲートバイポーラトランジスタ Ｇａｔｅ Ｂｉｐｏｌｅｒ Ｔｒａｎｓｉｓｔｅｒ，Ｉ
ＧＢＴ）は別名としてＩＧ Ｔ （ Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｅｒ ） Ｃ Ｏ
Ｍ ＦＥ Ｔ （Ｃｏｎｄｕｃｔｉｖｉｔｙ
ＩＪｏｄｕｌａｔｅｄ ＦＥＴ） 、 Ｂｉｐｏ
ｌａｒＭｏｄｅＭＯＳＦＥＴ等といわれており、電力用
高速スイッチ素子として有望な素子である。
第２図は従来のＩＧＢＴの断面概略図を示す。
この図において、１はｐ型不純物を含むｐ型コレクタ領
域、２はｎ型不純物を含むｎ型ベース領域、３はｐ型不
純物を含むｐ型ベース領域、４はｎ型不純物を含むｎ型
エミッタ領域、５はデーｌ−酸化膜、６はゲート電極、
７はエミッタ電極、８はコレクタ電極である。
域、２はｎ型不純物を含むｎ型ベース領域、３はｐ型不
純物を含むｐ型ベース領域、４はｎ型不純物を含むｎ型
エミッタ領域、５はデーｌ−酸化膜、６はゲート電極、
７はエミッタ電極、８はコレクタ電極である。
第３図はＩＧＢＴの電気的な等両回路を示し、第３図（
ａ）は寄生のＮ Ｐ Ｎ １−ランジスタを含む透過回
路、第３図（ｂ）は寄生のＮ Ｐ Ｎ ｌ−ランジスタ
を含まない透過回路である。
ａ）は寄生のＮ Ｐ Ｎ １−ランジスタを含む透過回
路、第３図（ｂ）は寄生のＮ Ｐ Ｎ ｌ−ランジスタ
を含まない透過回路である。
第３図（ａ）において、ＰＮＰＩ−ランジスタのエミッ
タは第２図のｐ型コレクタ領域１に、ベースは同じくｎ
型ペース領域２に、また、コレクタは同じくｐ型ベース
領域３に相当する。同様にＮＰＮ）ランジスタのエミッ
タは第２図のｎ型エミッタ領域４に、ベースは第２図の
ｐ型ベース領域３に、また、コレクタは第２図のｎ型ベ
ース領域２に相当する。
タは第２図のｐ型コレクタ領域１に、ベースは同じくｎ
型ペース領域２に、また、コレクタは同じくｐ型ベース
領域３に相当する。同様にＮＰＮ）ランジスタのエミッ
タは第２図のｎ型エミッタ領域４に、ベースは第２図の
ｐ型ベース領域３に、また、コレクタは第２図のｎ型ベ
ース領域２に相当する。
さらに、ｎチャンネルＭＯ３ＦＥＴのソースは第２図の
ｎ型エミッタ領域４に、ドレインは第２図のｎ型ベース
領域２に相当する。
ｎ型エミッタ領域４に、ドレインは第２図のｎ型ベース
領域２に相当する。
第２図から明らかなように、ＮＰＮ ）ランジスクのｎ
型エミッタ領域４とｎ型ベース領域３がエミッタ電極７
によって短絡されている。短絡抵抗（Ｒｓ ）の両端の
電位差が小さく、ＮＰＮ）ランジスタが動作しない範囲
では等両回路は第３図（ｂ）で表される。第３図に示し
たＭＯＳＦＥＴは一般にノーマリ−オフ型である。
型エミッタ領域４とｎ型ベース領域３がエミッタ電極７
によって短絡されている。短絡抵抗（Ｒｓ ）の両端の
電位差が小さく、ＮＰＮ）ランジスタが動作しない範囲
では等両回路は第３図（ｂ）で表される。第３図に示し
たＭＯＳＦＥＴは一般にノーマリ−オフ型である。
次にＩＧＢＴの動作機構について説明する。
エミッタ電極７の電圧よりもコレクタ電極８を高電圧に
保ち、ゲート電極６を開放すると、第３図（ｂ）の等両
回路において、ＰＮＰＩ−ランジスタのベースが開放さ
れるため、コレクタ電極８とエミッタ電極７との間には
電流は流れず、工ＧＢＴは遮断状態を示す。ゲート電極
６に正電圧を印加するとＭＯＳＦＥＴが導通し、。型エ
ミッタ領域４からｎ型ベース領域２に電子が注入される
。
保ち、ゲート電極６を開放すると、第３図（ｂ）の等両
回路において、ＰＮＰＩ−ランジスタのベースが開放さ
れるため、コレクタ電極８とエミッタ電極７との間には
電流は流れず、工ＧＢＴは遮断状態を示す。ゲート電極
６に正電圧を印加するとＭＯＳＦＥＴが導通し、。型エ
ミッタ領域４からｎ型ベース領域２に電子が注入される
。
その結果、第２図に示した接合Ｊ２が順方向にバイアス
され、ｐ型コレクタ領域１から正孔が注入される。注入
された大部分の正孔は、ｎ型ベース領域２内において電
子と再結合する。残りの正孔はコレクタ電流となってｐ
型ベース領域３に流れ込み、Ｉ ＧＢＴは導通状態を示
す。この場合、ｎ型ベース領域２内には過剰の正孔およ
び電子が蓄積される。これにより、ｎ型ベース領域２の
抵抗が低下し、導通状態における電力損失が小さくなる
。ゲート電極６の正電圧を除去すると、ＭＯＳＦＥＴの
チャネルが消滅しＰ Ｎ Ｐ Ｉ−ランジスタのベース
が開放されるので、コレクタ電流（Ｉｃ）が減少する。
され、ｐ型コレクタ領域１から正孔が注入される。注入
された大部分の正孔は、ｎ型ベース領域２内において電
子と再結合する。残りの正孔はコレクタ電流となってｐ
型ベース領域３に流れ込み、Ｉ ＧＢＴは導通状態を示
す。この場合、ｎ型ベース領域２内には過剰の正孔およ
び電子が蓄積される。これにより、ｎ型ベース領域２の
抵抗が低下し、導通状態における電力損失が小さくなる
。ゲート電極６の正電圧を除去すると、ＭＯＳＦＥＴの
チャネルが消滅しＰ Ｎ Ｐ Ｉ−ランジスタのベース
が開放されるので、コレクタ電流（Ｉｃ）が減少する。
この場合、コレクタ電流の減少はｎ型ベース領域２内で
の過剰キャリアの再結合に起因する。したがって、ＩＧ
ＢＴのターンオフ時間はｎ型ベース領域２内での少数キ
ャリアの寿命に依存する。
の過剰キャリアの再結合に起因する。したがって、ＩＧ
ＢＴのターンオフ時間はｎ型ベース領域２内での少数キ
ャリアの寿命に依存する。
第２図に示したＩＧＢＴでは、ターンオフ時間を短くす
るために、電子やプロトンを照射して少数キャリアの寿
命を短くする方法が一般的に採用される。少数キャリア
の寿命が短くなると、ｎ型ベース領域２内に蓄積される
過剰キャリアの数が減少するので、導通状態での抵抗が
大きくなる。
るために、電子やプロトンを照射して少数キャリアの寿
命を短くする方法が一般的に採用される。少数キャリア
の寿命が短くなると、ｎ型ベース領域２内に蓄積される
過剰キャリアの数が減少するので、導通状態での抵抗が
大きくなる。
結果として、ターンオフ時間と導通状態での抵抗との間
にはトレードオフの関係がある。電力用スイッチ素子は
スイッチ時間が短く、かつ導通状態での抵抗が小さいこ
とが要求されるので、両者のトレードオフ関係を改良す
ることが望まれている。
にはトレードオフの関係がある。電力用スイッチ素子は
スイッチ時間が短く、かつ導通状態での抵抗が小さいこ
とが要求されるので、両者のトレードオフ関係を改良す
ることが望まれている。
ＩＧＢＴの他の改良点は寄生サイリスタのラッチアップ
を抑制することである（特開昭６２−４８０７２号公報
、特開昭６２−４８０７３号公報参照）。第３図（ａ）
において、ＰＮＰ）ランジスタとＮ Ｐ Ｎ Ｉ−ラン
ジスタからなるサイリスクがＩＧＢＴの内部に含まれて
いるので、コレクタ電流（Ｉ ｃ）が大きくなると、Ｐ
ＮＰＩ−ランジスタのコレクタ電流（Ｉ ｈ）が増す。
を抑制することである（特開昭６２−４８０７２号公報
、特開昭６２−４８０７３号公報参照）。第３図（ａ）
において、ＰＮＰ）ランジスタとＮ Ｐ Ｎ Ｉ−ラン
ジスタからなるサイリスクがＩＧＢＴの内部に含まれて
いるので、コレクタ電流（Ｉ ｃ）が大きくなると、Ｐ
ＮＰＩ−ランジスタのコレクタ電流（Ｉ ｈ）が増す。
その結果、短絡抵抗（Ｒｓ）の両端の電位差が大きくな
り、ＰＮ接合の拡散電位以上になるとＮ Ｐ Ｎ Ｉ−
ランジスタが動作し、寄生サイリスクがラッチアップす
る。
り、ＰＮ接合の拡散電位以上になるとＮ Ｐ Ｎ Ｉ−
ランジスタが動作し、寄生サイリスクがラッチアップす
る。
寄生サイリスタがラッチすると、ゲート電圧によるコレ
クタ電流（Ｉｃ）のオン、オフ制御が不可能となるだけ
でなく、素子が破壊される場合がある。したがって、ラ
ッチアップ電流（寄生サイリスクがラッチアップする時
のコレクタ電流）を可能な限り大きくすることが要求さ
れる。
クタ電流（Ｉｃ）のオン、オフ制御が不可能となるだけ
でなく、素子が破壊される場合がある。したがって、ラ
ッチアップ電流（寄生サイリスクがラッチアップする時
のコレクタ電流）を可能な限り大きくすることが要求さ
れる。
第３図（−）の等両回路から明らかなように、ラッチア
ップ電流を大きくするためには、短絡抵抗（Ｒｓ）を小
さくする必要がある。短絡抵抗（Ｒｓ ）はｐ型ベース
領域３の比抵抗およびｐ型ベース領域３内を流れる正孔
電流（ＰＮＰ）−ランジスタのコレクタ電流）の電流分
布によって決まる。比抵抗を低減するためには、ｐ型ベ
ース領域３の不純物濃度を高くすることが有効であるが
、ＭＯＳゲートのしきい値電圧が高くなる点を考慮する
ことが必要である。ラッチアップ電流はｐ型ベース領域
３の平面形状に依存することが知られている。
ップ電流を大きくするためには、短絡抵抗（Ｒｓ）を小
さくする必要がある。短絡抵抗（Ｒｓ ）はｐ型ベース
領域３の比抵抗およびｐ型ベース領域３内を流れる正孔
電流（ＰＮＰ）−ランジスタのコレクタ電流）の電流分
布によって決まる。比抵抗を低減するためには、ｐ型ベ
ース領域３の不純物濃度を高くすることが有効であるが
、ＭＯＳゲートのしきい値電圧が高くなる点を考慮する
ことが必要である。ラッチアップ電流はｐ型ベース領域
３の平面形状に依存することが知られている。
すなわち、ｐ型のベース領域３の平面形状としては正方
形、長方形、六角形等があるが、正方形と長方形とを比
較した場合、長方形のほうがラッチアップ電流が大きく
なるといわれており、これば両者において、正孔電流の
分布が異なることに起因すると考えられる。したがって
、ＩＧＢＴでは、ｐ型ベース領域３の形状として長方形
が採用される場合が多い。例えば、短辺が数１０μｍ、
長辺が数ｍｍの場合が多い。
形、長方形、六角形等があるが、正方形と長方形とを比
較した場合、長方形のほうがラッチアップ電流が大きく
なるといわれており、これば両者において、正孔電流の
分布が異なることに起因すると考えられる。したがって
、ＩＧＢＴでは、ｐ型ベース領域３の形状として長方形
が採用される場合が多い。例えば、短辺が数１０μｍ、
長辺が数ｍｍの場合が多い。
上述したように、第２図に示したＩＧＢＴはターンオフ
時間を短縮するために少数キャリアの寿命を短くする必
要があり、結果としてターンオフ時間と導通状態での抵
抗とのトレードオフが十分に満足するものが得がたいと
いう問題がある。
時間を短縮するために少数キャリアの寿命を短くする必
要があり、結果としてターンオフ時間と導通状態での抵
抗とのトレードオフが十分に満足するものが得がたいと
いう問題がある。
これを解決するために、第４図に示すＩＧＢＴが提案さ
れている（特開昭６２−１７７９６５号公報、特公昭６
３−１７５７号公報参照）。第２図の素子に比べて第４
図のＩＧＢＴの特徴は、コレクタ電極８がｐ型コレクタ
策域１およびｎ型短絡領域２ｏの両方に接触し、かつｎ
型短絡領域２０とｎ型ペース領域２が接触している点に
ある。
れている（特開昭６２−１７７９６５号公報、特公昭６
３−１７５７号公報参照）。第２図の素子に比べて第４
図のＩＧＢＴの特徴は、コレクタ電極８がｐ型コレクタ
策域１およびｎ型短絡領域２ｏの両方に接触し、かつｎ
型短絡領域２０とｎ型ペース領域２が接触している点に
ある。
この構造のＩＧＢＴは一般にコレクタ （アノード）短
絡形ＩＧＢＴと招ばれている。コレクタ短絡構造と同じ
アイデアは他の半導体素子、例えばゲト・ターンオフサ
イリスク（ＧＴＯ）や静電誘導型サイリスクにおいてす
でに知られている。
絡形ＩＧＢＴと招ばれている。コレクタ短絡構造と同じ
アイデアは他の半導体素子、例えばゲト・ターンオフサ
イリスク（ＧＴＯ）や静電誘導型サイリスクにおいてす
でに知られている。
第５図は静電誘導サイリスタにこのアイデアを適用した
例であり、第６図はＧＴＯに適用して例である。
例であり、第６図はＧＴＯに適用して例である。
第４図において、ｐ型コレクタ領域１およびｎ型短絡領
域２ｏの形状は種々考えられるが、第５図および第６図
に示した先行例から縞状の形状が容易に考えられる。
域２ｏの形状は種々考えられるが、第５図および第６図
に示した先行例から縞状の形状が容易に考えられる。
第５図において、アノード２１側の縞状形状を構成する
平行綿αは、カソード２２側に形成されたパターンを構
成する平行直線群βと平行となっている。なお、２３は
ゲート、２４はｐ＋型埋込み層を示す。この例から第４
図において、縞状に形成したｐ型コレクタ領域１および
ｎ型短絡領域２０と、長方形状のｐ型ベース領域３とを
平行に配置することは容易に類推できる。
平行綿αは、カソード２２側に形成されたパターンを構
成する平行直線群βと平行となっている。なお、２３は
ゲート、２４はｐ＋型埋込み層を示す。この例から第４
図において、縞状に形成したｐ型コレクタ領域１および
ｎ型短絡領域２０と、長方形状のｐ型ベース領域３とを
平行に配置することは容易に類推できる。
しかしながら、上記の配置では以下のような欠点がある
。すなわち、ＩＧＢＴのチップ形状は他の多くの半導体
素子と同様に正方形もしくは長方形である場合が多い。
。すなわち、ＩＧＢＴのチップ形状は他の多くの半導体
素子と同様に正方形もしくは長方形である場合が多い。
第２図に示したようにＩＧＢＴチップ内には長方形のｐ
型ベース領域３が多数個形成され、各々のｐ型ベース領
域３内に単位ＩＧＢＴが形成され、それらが電気的に並
列接続され、チップ全体が１つのＩＧＢＴとして動作す
る。このようなＩＧＢＴを設計する場合には、平面形状
が等しいｐ型ベース領域３をチップ内に可能な限り多数
個詰め込むことが必要である。この場合、ｐ型ベース領
域３の配置方法としては次の２種類がある。
型ベース領域３が多数個形成され、各々のｐ型ベース領
域３内に単位ＩＧＢＴが形成され、それらが電気的に並
列接続され、チップ全体が１つのＩＧＢＴとして動作す
る。このようなＩＧＢＴを設計する場合には、平面形状
が等しいｐ型ベース領域３をチップ内に可能な限り多数
個詰め込むことが必要である。この場合、ｐ型ベース領
域３の配置方法としては次の２種類がある。
１つの方法は、チップ内の全てのｐ型ベース領域３の長
辺が平行である配置方法、他の方法はチップ内のある部
分におけるｐ型ベース領域３の長辺と、他の部分におけ
るｐ型ベース領域３の長辺とが直交する配置方法である
。
辺が平行である配置方法、他の方法はチップ内のある部
分におけるｐ型ベース領域３の長辺と、他の部分におけ
るｐ型ベース領域３の長辺とが直交する配置方法である
。
第７図（ａ）は全てのｐ型ベース領域３の長辺が平行し
ている場合の模式図であり、第７図（ｂ）はｐ型ベース
領域３の長辺が直交する場合の模式図である。第７図（
ａ）に示すようにｐ型ベース領域３が配置された場合に
は、第５図、第６図の例から縞状のｐ型コレクタ領域１
およびｎ型短絡領域２ｏとして、第８図に示すものが容
易に類推できる。第７図（ａ）のパターンをＩＧＢＴチ
ップのエミッタ側に形成し、第８図のパターンをＩＧＢ
Ｔチップのコレクタ側に形成すると、第８図の縞状パタ
ーンを形成する平行線群と、第７図（ａ）の長方形のｐ
型ベース領域３の長辺とがチップ全面積において平行に
なる。このことはチップ内の全ての単位ＩＧＢＴの電気
特性を均一にするのに効果がある。一方、第７図（ｂ）
のパターンと第８図のパターンを組合せた場合には第７
図（ｂ）の領域Ａ−Ｈのうち領域Ｃ−Ｆにおいては、縞
状パターン（第８図）とｐ型ベース領域３の長辺は平行
になるが、第７図（ａ）の領域Ａ、Ｂ、Ｇ。
ている場合の模式図であり、第７図（ｂ）はｐ型ベース
領域３の長辺が直交する場合の模式図である。第７図（
ａ）に示すようにｐ型ベース領域３が配置された場合に
は、第５図、第６図の例から縞状のｐ型コレクタ領域１
およびｎ型短絡領域２ｏとして、第８図に示すものが容
易に類推できる。第７図（ａ）のパターンをＩＧＢＴチ
ップのエミッタ側に形成し、第８図のパターンをＩＧＢ
Ｔチップのコレクタ側に形成すると、第８図の縞状パタ
ーンを形成する平行線群と、第７図（ａ）の長方形のｐ
型ベース領域３の長辺とがチップ全面積において平行に
なる。このことはチップ内の全ての単位ＩＧＢＴの電気
特性を均一にするのに効果がある。一方、第７図（ｂ）
のパターンと第８図のパターンを組合せた場合には第７
図（ｂ）の領域Ａ−Ｈのうち領域Ｃ−Ｆにおいては、縞
状パターン（第８図）とｐ型ベース領域３の長辺は平行
になるが、第７図（ａ）の領域Ａ、Ｂ、Ｇ。
Ｈにおいては縞状パターンとｐ型ベース領域３の長辺が
直交する。したがって、チップ内の全ての単位ＩＧＢＴ
の電気特性が均一になることが望めない。そのため、Ｉ
ＧＢＴのエミッタ側のパターンは第７図（ａ）に示した
ものに限定される。
直交する。したがって、チップ内の全ての単位ＩＧＢＴ
の電気特性が均一になることが望めない。そのため、Ｉ
ＧＢＴのエミッタ側のパターンは第７図（ａ）に示した
ものに限定される。
この発明は、上記問題点を解消するためになされたもの
で、製造の容易な半導体素子を得ることを目的とする。
で、製造の容易な半導体素子を得ることを目的とする。
この発明に係る半導体素子は、半導体基板の他方の主表
面上にコレクタ側のパターンとして一方の主表面上にエ
ミッタ側のパターンとして形成された長方形を投影した
場合に、この長方形の長辺または短辺と４５度の角度で
交差する２本の平行直線で挟まれたｐ型不純物を含む領
域、およびｎ型不純物を含む領域を縞状に形成したもの
である。
面上にコレクタ側のパターンとして一方の主表面上にエ
ミッタ側のパターンとして形成された長方形を投影した
場合に、この長方形の長辺または短辺と４５度の角度で
交差する２本の平行直線で挟まれたｐ型不純物を含む領
域、およびｎ型不純物を含む領域を縞状に形成したもの
である。
この発明においては、エミッタ側の長方形のパターンと
、コレクタ側の縞状に形成したｐ型、ｎ型不純物を含む
領域のパターンとが、４５度の角度で交差しているので
、各単位素子の特性が抛つたものとなる。
、コレクタ側の縞状に形成したｐ型、ｎ型不純物を含む
領域のパターンとが、４５度の角度で交差しているので
、各単位素子の特性が抛つたものとなる。
第１図はこの発明の一実施例の縞状パターンを示す断面
図である。第１図の縞状パターンは第７図（ａ）に示し
たｐ型ベース領域３の長辺と４５度の角度で交差するよ
うに形成したものである。
図である。第１図の縞状パターンは第７図（ａ）に示し
たｐ型ベース領域３の長辺と４５度の角度で交差するよ
うに形成したものである。
第１図のパターンと第７図（ａ）のパターンを組合せる
と縞状パターンと全てのｐ型ベース領域３の長辺とが４
５度の角度で交差するので、チップ内の全ての単位ＩＧ
ＢＴの電気特性が均一になることが期待できる。また、
第１図のパターンと第７図（ｂ）のパターンを組合せた
場合にも同様に総てのｐ型ベース領域３の長辺と縞状パ
ターンが４５度の角度で交差する。したがって、この発
明による第１図の縞状パターンを採用すれば、ＩＧＢＴ
のエミッタ側のパターンとして第７図（ａ）および（ｂ
）を用いることが可能であり、設計の自由度が増す。ま
た、この発明のパターンを用いれば、エミッタ側のパタ
ーンとコレクタ側のパターンの位置合わせをする必要が
ない。
と縞状パターンと全てのｐ型ベース領域３の長辺とが４
５度の角度で交差するので、チップ内の全ての単位ＩＧ
ＢＴの電気特性が均一になることが期待できる。また、
第１図のパターンと第７図（ｂ）のパターンを組合せた
場合にも同様に総てのｐ型ベース領域３の長辺と縞状パ
ターンが４５度の角度で交差する。したがって、この発
明による第１図の縞状パターンを採用すれば、ＩＧＢＴ
のエミッタ側のパターンとして第７図（ａ）および（ｂ
）を用いることが可能であり、設計の自由度が増す。ま
た、この発明のパターンを用いれば、エミッタ側のパタ
ーンとコレクタ側のパターンの位置合わせをする必要が
ない。
なお、コレクタ短絡構造は、第４図の他に第９図（ａ）
（ｂ）、（Ｃ）に示した各種の構造が考えられ、
この発明を適用することができろ。また、ｐ型コレクタ
領域３の幅とｎ型短絡領域２０の幅はＩＧＢＴの特性に
より任意に考えることができる。
（ｂ）、（Ｃ）に示した各種の構造が考えられ、
この発明を適用することができろ。また、ｐ型コレクタ
領域３の幅とｎ型短絡領域２０の幅はＩＧＢＴの特性に
より任意に考えることができる。
上述したようにこの発明は、半導体基板の他方の主表面
上にコレクタ側のパターンとしてエミッタ側の長方形を
投影した場合に長方形の長辺または短辺と４５度の角度
で交差する２本の平行直線で挟まれたｐ型不純物を含む
領域、およびｎ型不純物を含む領域を縞状に形成したの
で、コレクタ短絡形ＩＧＢＴの設計の自由度が増すとと
もに、製造が容易となる等の実用上の利点が大きい半導
体素子が得られる効果がある。
上にコレクタ側のパターンとしてエミッタ側の長方形を
投影した場合に長方形の長辺または短辺と４５度の角度
で交差する２本の平行直線で挟まれたｐ型不純物を含む
領域、およびｎ型不純物を含む領域を縞状に形成したの
で、コレクタ短絡形ＩＧＢＴの設計の自由度が増すとと
もに、製造が容易となる等の実用上の利点が大きい半導
体素子が得られる効果がある。
第１図はこの発明によるｎ型短絡領域およびｐ型コレク
タ領域のパターンを説明する図、第２図は従来のＩＧＢ
Ｔを説明する断面図、第３図（ａ）。 （ｂ）は従来のＩＧＢＴの電気的等価回路図、第４図は
コレクタ短絡型ＩＧＢＴを説明する断面図、第５図はコ
レクタ短絡構造と同等の構造を静電誘導サイリスタに適
用した場合の先行例を示す斜視図、第６図はコレクタ短
絡構造と同等の構造をゲト・ターンオフ・サイリスタに
適用した場合の先行例を示す斜視図、第７図（ａ）、（
ｂ）は長方形の単位ＥＧＢＴの配置方法を説明する図、
第８図は従来技術より類推されるｎ型短絡領域およびｐ
型コレクタ領域のパターンを説明する図、第９図（ａ）
（ｂ）、（Ｃ）はコレクタ短絡形■ＧＢＴの他の
例を説明する図である。 図において、１はｐ型コレクタ領域、２はｎ型ベース領
域、３はｐ型ベース領域、４はｎ型エミッタ領域、５は
ゲート酸化膜、６はゲート電極、７はエミッタ電極、８
はコレクタ電極、２０はｎ型短絡領域、２１はアノード
、２２はカソード、２３はゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 第 図 第 図 ｂ ゲート服ノヒ層 第 図 フ２ 第 図 フッ 第 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図 手 続 補 正 ｔ （自発） 第 図 １、事件の表示 特願昭６３−３０８１１７号／ ２、発明の名称 半導体素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第２頁１６行、１７行の「透過回路」を
、「等価回路」と補正する。 （２）同じく第１２頁４行の「断面図」を、「平面図」
と補正する。 （３） 図面中、第２図を別紙のように補正する以上 第 図
タ領域のパターンを説明する図、第２図は従来のＩＧＢ
Ｔを説明する断面図、第３図（ａ）。 （ｂ）は従来のＩＧＢＴの電気的等価回路図、第４図は
コレクタ短絡型ＩＧＢＴを説明する断面図、第５図はコ
レクタ短絡構造と同等の構造を静電誘導サイリスタに適
用した場合の先行例を示す斜視図、第６図はコレクタ短
絡構造と同等の構造をゲト・ターンオフ・サイリスタに
適用した場合の先行例を示す斜視図、第７図（ａ）、（
ｂ）は長方形の単位ＥＧＢＴの配置方法を説明する図、
第８図は従来技術より類推されるｎ型短絡領域およびｐ
型コレクタ領域のパターンを説明する図、第９図（ａ）
（ｂ）、（Ｃ）はコレクタ短絡形■ＧＢＴの他の
例を説明する図である。 図において、１はｐ型コレクタ領域、２はｎ型ベース領
域、３はｐ型ベース領域、４はｎ型エミッタ領域、５は
ゲート酸化膜、６はゲート電極、７はエミッタ電極、８
はコレクタ電極、２０はｎ型短絡領域、２１はアノード
、２２はカソード、２３はゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 第 図 第 図 ｂ ゲート服ノヒ層 第 図 フ２ 第 図 フッ 第 図 （ａ） （ｂ） 第 図 第 図 （ａ） （ｂ） 第 図 手 続 補 正 ｔ （自発） 第 図 １、事件の表示 特願昭６３−３０８１１７号／ ２、発明の名称 半導体素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第２頁１６行、１７行の「透過回路」を
、「等価回路」と補正する。 （２）同じく第１２頁４行の「断面図」を、「平面図」
と補正する。 （３） 図面中、第２図を別紙のように補正する以上 第 図
Claims (1)
- 半導体基板の一方の主表面上にエミッタ側のパターンと
して長方形状の単位素子を多数個有し、すべての当該単
位素子を電気的に並列接続して動作させる半導体素子に
おいて、前記半導体基板の他方の主表面上にコレクタ側
のパターンとして前記長方形を投影した場合に、前記長
方形の長辺または短辺と４５度の角度で交差する２本の
平行直線で挟まれたｐ型不純物を含む領域、およびｎ型
不純物を含む領域を縞状に形成したことを特徴とする半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308117A JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308117A JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153573A true JPH02153573A (ja) | 1990-06-13 |
| JPH0732252B2 JPH0732252B2 (ja) | 1995-04-10 |
Family
ID=17977080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308117A Expired - Lifetime JPH0732252B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732252B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6037495B2 (ja) * | 2011-10-17 | 2016-12-07 | ローム株式会社 | 半導体装置およびその製造方法 |
-
1988
- 1988-12-05 JP JP63308117A patent/JPH0732252B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732252B2 (ja) | 1995-04-10 |
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Legal Events
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|---|---|---|---|
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