JPH0732359B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0732359B2 JPH0732359B2 JP60090317A JP9031785A JPH0732359B2 JP H0732359 B2 JPH0732359 B2 JP H0732359B2 JP 60090317 A JP60090317 A JP 60090317A JP 9031785 A JP9031785 A JP 9031785A JP H0732359 B2 JPH0732359 B2 JP H0732359B2
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- transistor
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- current switch
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Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は、差動アンプの構成を基本構成とする論理回
路に関する。
路に関する。
B.発明の概要 この発明は、トランジスタが飽和動作しない論理回路で
あって、EX−ORゲート、フリップフロップ等の構成の基
本となる論理回路において、電流スイッチ回路を構成す
る差動対の一対のトランジスタのベースに、ハイレベル
及びローレベルの間の振幅（論理振幅）が等しくされ、
且つこの振幅の1/2のレベル差を有する二つの入力を供
給することにより、基準電圧を不必要としたものであ
る。
あって、EX−ORゲート、フリップフロップ等の構成の基
本となる論理回路において、電流スイッチ回路を構成す
る差動対の一対のトランジスタのベースに、ハイレベル
及びローレベルの間の振幅（論理振幅）が等しくされ、
且つこの振幅の1/2のレベル差を有する二つの入力を供
給することにより、基準電圧を不必要としたものであ
る。
C.従来の技術 例えば米国特許第3259761号明細書に示すように、トラ
ンジスタのエミッタを共通に接続した差動アンプを基本
構成とする論理回路が知られている。この論理回路は、
ECL（Emitter Coupled Logic）と称される。
ンジスタのエミッタを共通に接続した差動アンプを基本
構成とする論理回路が知られている。この論理回路は、
ECL（Emitter Coupled Logic）と称される。
第11図は、かかる論理回路を示すもので、51、53、61が
互いのエミッタが共通接続され、エミッタ共通接続点が
定電流源55に接続されたトランジスタを示す。トランジ
スタ51のベースに入力端子52が接続され、トランジスタ
53のベースに入力端子54が接続され、トランジスタ61の
ベースに基準電圧Vr1の入力端子62が接続されている。
互いのエミッタが共通接続され、エミッタ共通接続点が
定電流源55に接続されたトランジスタを示す。トランジ
スタ51のベースに入力端子52が接続され、トランジスタ
53のベースに入力端子54が接続され、トランジスタ61の
ベースに基準電圧Vr1の入力端子62が接続されている。
トランジスタ51及び53のコレクタ同士が接続され、この
共通接続点が電源端子67に抵抗56を介して接続されると
共に、出力端子57として導出される。トランジスタ61の
コレクタが電源端子67に抵抗65を介して接続されると共
に、出力端子66として導出される。
共通接続点が電源端子67に抵抗56を介して接続されると
共に、出力端子57として導出される。トランジスタ61の
コレクタが電源端子67に抵抗65を介して接続されると共
に、出力端子66として導出される。
入力端子52及び54に供給される入力をＡ及びＢとし、出
力端子57及び66に夫々得られる出力を及びＸとする
と、上述の論理回路は、第12図に示すように、ORゲート
及びNORゲートの機能を有するものである。
力端子57及び66に夫々得られる出力を及びＸとする
と、上述の論理回路は、第12図に示すように、ORゲート
及びNORゲートの機能を有するものである。
従来のECL回路では、第13図に示すように、入力Ａ及び
Ｂのローレベル（以下の説明でＬと表す）及びハイレベ
ル（以下の説明でＨと表す）間の論理振幅VLの中央のレ
ベルと基準電圧Vr1とが一致する関係とされている。例
えばＡ及びＢのうちの一方の入力がＨであると、トラン
ジスタ51及び53の一方を電流が流れ、Ｘ＝Ｈ、＝Ｌと
なる。
Ｂのローレベル（以下の説明でＬと表す）及びハイレベ
ル（以下の説明でＨと表す）間の論理振幅VLの中央のレ
ベルと基準電圧Vr1とが一致する関係とされている。例
えばＡ及びＢのうちの一方の入力がＨであると、トラン
ジスタ51及び53の一方を電流が流れ、Ｘ＝Ｈ、＝Ｌと
なる。
また、第14図に示すように、ECL回路として、差動対を
縦方向に二段接続する構成が知られている。即ち、トラ
ンジスタ51及び61からなる差動対と、トランジスタ53及
び63からなる差動対とを並列に接続し、これらの差動対
の下側にトランジスタ71及び73からなる差動対を接続し
たものである。
縦方向に二段接続する構成が知られている。即ち、トラ
ンジスタ51及び61からなる差動対と、トランジスタ53及
び63からなる差動対とを並列に接続し、これらの差動対
の下側にトランジスタ71及び73からなる差動対を接続し
たものである。
一方のトランジスタ51のベースから導出された端子52に
入力Ａが供給され、他方のトランジスタ61から導出され
た端子62に基準電圧Vr1が供給される。また、一方のト
ランジスタ53のベースから導出された端子54に入力Ｂが
供給され、他方のトランジスタ63から導出された端子64
に基準電圧Vr1が供給される。トランジスタ51のコレク
タ及びトランジスタ53のコレクタ同士が共通接続され、
トランジスタ61のコレクタ及びトランジスタ63のコレク
タ同士が共通接続される。このコレクタ共通接続点が出
力端子57及び66として導出される。
入力Ａが供給され、他方のトランジスタ61から導出され
た端子62に基準電圧Vr1が供給される。また、一方のト
ランジスタ53のベースから導出された端子54に入力Ｂが
供給され、他方のトランジスタ63から導出された端子64
に基準電圧Vr1が供給される。トランジスタ51のコレク
タ及びトランジスタ53のコレクタ同士が共通接続され、
トランジスタ61のコレクタ及びトランジスタ63のコレク
タ同士が共通接続される。このコレクタ共通接続点が出
力端子57及び66として導出される。
トランジスタ51及び61のエミッタ共通接続点と、トラン
ジスタ53及び63のエミッタ共通接続点との夫々にトラン
ジスタ71のコレクタ及びトランジスタ73のコレクタが接
続される。トランジスタ71のエミッタ及びトランジスタ
73のエミッタ接続点に定電流源75が接続されている。
ジスタ53及び63のエミッタ共通接続点との夫々にトラン
ジスタ71のコレクタ及びトランジスタ73のコレクタが接
続される。トランジスタ71のエミッタ及びトランジスタ
73のエミッタ接続点に定電流源75が接続されている。
この第14図に示す構成は、第15図に示すように、入力Ａ
及び入力Ｂを入力Ｃにより、選択して出力するセレクタ
として動作する。
及び入力Ｂを入力Ｃにより、選択して出力するセレクタ
として動作する。
基準電圧Vr1は、基準電圧Vr2より高いレベルとされてい
る。第16図に示すように、入力Ａ及びＢは、基準電圧Vr
1を中心として、ハイレベルがHuで、ローレベルがLuの
論理振幅VLを有し、入力Ｃは、基準電圧Vr2を中心とし
て、ハイレベルがHdで、ローレベルがLdの論理振幅VLを
有する。基準電圧Vr1及びVr2の間の差は、トランジスタ
が能動領域で動作する上で必要なコレクタ・エミッタ間
電圧を与えるための電圧である。
る。第16図に示すように、入力Ａ及びＢは、基準電圧Vr
1を中心として、ハイレベルがHuで、ローレベルがLuの
論理振幅VLを有し、入力Ｃは、基準電圧Vr2を中心とし
て、ハイレベルがHdで、ローレベルがLdの論理振幅VLを
有する。基準電圧Vr1及びVr2の間の差は、トランジスタ
が能動領域で動作する上で必要なコレクタ・エミッタ間
電圧を与えるための電圧である。
この第14図に示す構成において、トランジスタ61及びト
ランジスタ53のベースを共通接続し、端子62に基準電圧
Vr1を供給し、また、トランジスタ63及びトランジスタ5
1のベースを共通接続し、端子52に入力Ａを供給し、更
に、端子72のベースに入力Ｂを供給する構成（第17図）
は、EX−ORゲートを構成する。
ランジスタ53のベースを共通接続し、端子62に基準電圧
Vr1を供給し、また、トランジスタ63及びトランジスタ5
1のベースを共通接続し、端子52に入力Ａを供給し、更
に、端子72のベースに入力Ｂを供給する構成（第17図）
は、EX−ORゲートを構成する。
例えば入力ＡがHuで、入力ＢがHdの場合には、トランジ
スタ51及びトランジスタ71を通じて電流が流れ、出力端
子57の出力ＸがLdとなる。
スタ51及びトランジスタ71を通じて電流が流れ、出力端
子57の出力ＸがLdとなる。
D.発明が解決しようとする問題点 従来のECL論理回路は、トランジスタを飽和動作させな
いので、高速の動作が可能である。しかし、従来のECL
論理回路は、基準電圧Vr1またはVr2と入力信号とを比較
するため、基準電圧発生回路を必要とする。高速の論理
回路では、各論理回路に流す電流が大きいので、スイッ
チング時の過度電流を吸収するために、回路規模に応じ
た個数の基準電圧発生回路が必要になる。
いので、高速の動作が可能である。しかし、従来のECL
論理回路は、基準電圧Vr1またはVr2と入力信号とを比較
するため、基準電圧発生回路を必要とする。高速の論理
回路では、各論理回路に流す電流が大きいので、スイッ
チング時の過度電流を吸収するために、回路規模に応じ
た個数の基準電圧発生回路が必要になる。
従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があっ
た。
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があっ
た。
従って、この発明の目的は、基準電圧を必要としない論
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
この発明によれば、従来のECL論理回路と同程度の動作
速度実現する時には、差動アンプの定電流源の値を小と
できるので、素子数の低減と相乗して消費電力を極めて
少なくすることができる。
速度実現する時には、差動アンプの定電流源の値を小と
できるので、素子数の低減と相乗して消費電力を極めて
少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
E.問題点を解決するための手段 この発明は、差動対により構成された第１の電流スイッ
チ回路（1,2）と、 差動対により構成された第２の電源スイッチ回路（3,
4）と、 第１の電流スイッチ回路（1,2）及び該第２の電流スイ
ッチ回路（3,4）の各々の差動対に共通に接続された負
荷インピーダンス（9,10）と、 第１の電流スイッチ回路（1,2）の差動対に供給される
第１の入力（Ａ）及び第２の入力（Ｂ＊）と、 第２の電流スイッチ回路（3,4）の差動対に供給される
第３の入力（Ｃ）及び第４の入力（Ｄ＊）と、 第１の電流スイッチ回路（1,2）及び第２の電流スイッ
チ回路（3,4）に接続され、第１の電流スイッチ回路
（1,2）及び第２の電流スイッチ回路（3,4）に択一的に
電流を供給する差動対からなる第３の電流スイッチ回路
（5,6）と、 第３の電流スイッチ回路（5,6）の差動対に供給される
第５の入力（ｅ）及び第６の入力（ｆ＊）と、 第１の入力（Ａ）及び第２の入力（Ｂ＊）のローレベル
及びハイレベル間の振幅（VL）が等しくされ、且つ第１
の入力（Ａ）及び第２の入力（Ｂ＊）間で、振幅（VL）
の1/2のレベル差が設けられ、 第３の入力（Ｃ）及び第４の入力（Ｄ＊）のローレベル
及びハイレベル間の振幅（VL）が等しくされ、且つ第３
の入力（Ｃ）及び第４の入力（Ｄ＊）間で、振幅（VL）
の1/2のレベル差が設けられ、 第１の入力（Ａ）及び第２の入力（Ｂ＊）の組または第
３の入力（Ｃ）及び第４の入力（Ｄ＊）の組と、第５の
入力（ｅ）及び第６の入力（ｆ＊）との間に第１または
第２の電流スイッチ回路の差動対の動作に必要なレベル
差（Vs）が設けられたことを特徴とする論理回路であ
る。
チ回路（1,2）と、 差動対により構成された第２の電源スイッチ回路（3,
4）と、 第１の電流スイッチ回路（1,2）及び該第２の電流スイ
ッチ回路（3,4）の各々の差動対に共通に接続された負
荷インピーダンス（9,10）と、 第１の電流スイッチ回路（1,2）の差動対に供給される
第１の入力（Ａ）及び第２の入力（Ｂ＊）と、 第２の電流スイッチ回路（3,4）の差動対に供給される
第３の入力（Ｃ）及び第４の入力（Ｄ＊）と、 第１の電流スイッチ回路（1,2）及び第２の電流スイッ
チ回路（3,4）に接続され、第１の電流スイッチ回路
（1,2）及び第２の電流スイッチ回路（3,4）に択一的に
電流を供給する差動対からなる第３の電流スイッチ回路
（5,6）と、 第３の電流スイッチ回路（5,6）の差動対に供給される
第５の入力（ｅ）及び第６の入力（ｆ＊）と、 第１の入力（Ａ）及び第２の入力（Ｂ＊）のローレベル
及びハイレベル間の振幅（VL）が等しくされ、且つ第１
の入力（Ａ）及び第２の入力（Ｂ＊）間で、振幅（VL）
の1/2のレベル差が設けられ、 第３の入力（Ｃ）及び第４の入力（Ｄ＊）のローレベル
及びハイレベル間の振幅（VL）が等しくされ、且つ第３
の入力（Ｃ）及び第４の入力（Ｄ＊）間で、振幅（VL）
の1/2のレベル差が設けられ、 第１の入力（Ａ）及び第２の入力（Ｂ＊）の組または第
３の入力（Ｃ）及び第４の入力（Ｄ＊）の組と、第５の
入力（ｅ）及び第６の入力（ｆ＊）との間に第１または
第２の電流スイッチ回路の差動対の動作に必要なレベル
差（Vs）が設けられたことを特徴とする論理回路であ
る。
F.作用 差動対からなる第１の電流スイッチ回路と差動対からな
る第２の電流スイッチ回路とは、基準電圧を必要とせず
に、動作することができる。この二つの電流スイッチ回
路の夫々には、互いに論理振幅VLが等しく、且つ1/2VL
のレベル差を持つ二つの入力が供給される。この各電流
スイッチ回路に供給される二つの入力によって、ゲート
機能を付加された論理回路が構成される。
る第２の電流スイッチ回路とは、基準電圧を必要とせず
に、動作することができる。この二つの電流スイッチ回
路の夫々には、互いに論理振幅VLが等しく、且つ1/2VL
のレベル差を持つ二つの入力が供給される。この各電流
スイッチ回路に供給される二つの入力によって、ゲート
機能を付加された論理回路が構成される。
G.実施例 G.1一実施例の構成 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１及び２は、互いのエミッタが
共通接続されることにより差動対を構成するトランジス
タを示す。同様に、３及び４は、互いのエミッタが共通
接続されることにより差動対を構成するトランジスタを
示す。
する。第１図において、１及び２は、互いのエミッタが
共通接続されることにより差動対を構成するトランジス
タを示す。同様に、３及び４は、互いのエミッタが共通
接続されることにより差動対を構成するトランジスタを
示す。
トランジスタ１及びトランジスタ３のコレクタ同士が接
続され、コレクタ接続点が抵抗９を介して電源端子17に
接続されると共に、出力が取り出される出力端子７と
して導出される。トランジスタ２及びトランジスタ４の
コレクタ同士が接続され、コレクタ接続点が抵抗10を介
して電源端子17に接続されると共に、出力Ｘが取り出さ
れる出力端子８として導出される。これらのトランジス
タ1,2,3,4は、上側の電源スイッチ回路を構成する。
続され、コレクタ接続点が抵抗９を介して電源端子17に
接続されると共に、出力が取り出される出力端子７と
して導出される。トランジスタ２及びトランジスタ４の
コレクタ同士が接続され、コレクタ接続点が抵抗10を介
して電源端子17に接続されると共に、出力Ｘが取り出さ
れる出力端子８として導出される。これらのトランジス
タ1,2,3,4は、上側の電源スイッチ回路を構成する。
トランジスタ１のベースから導出された入力端子11に入
力Ａが供給される。トランジスタ２のベースから導出さ
れた入力端子12に入力Ｂ＊が供給される。トランジスタ
３のベースから導出された入力端子13に入力Ｃが供給さ
れる。トランジスタ４のベースから導出された入力端子
14に入力Ｄ＊が供給される。
力Ａが供給される。トランジスタ２のベースから導出さ
れた入力端子12に入力Ｂ＊が供給される。トランジスタ
３のベースから導出された入力端子13に入力Ｃが供給さ
れる。トランジスタ４のベースから導出された入力端子
14に入力Ｄ＊が供給される。
トランジスタ１及びトランジスタ２のエミッタ接続点が
トランジスタ５のコレクタに接続される。トランジスタ
３及びトランジスタ４のエミッタ接続点がトランジスタ
６のコレクタに接続される。トランジスタ５及びトラン
ジスタ６のエミッタが互いに接続されることにより差動
対が構成される。このエミッタ共通接続点が定電流源18
を介して接地される。
トランジスタ５のコレクタに接続される。トランジスタ
３及びトランジスタ４のエミッタ接続点がトランジスタ
６のコレクタに接続される。トランジスタ５及びトラン
ジスタ６のエミッタが互いに接続されることにより差動
対が構成される。このエミッタ共通接続点が定電流源18
を介して接地される。
トランジスタ５のベースと入力端子15が接続され、トラ
ンジスタ６のベースと入力端子16が接続される。この入
力端子15に入力ｅが供給され、入力端子16に入力ｆ＊が
供給される。トランジスタ５及びトランジスタ６によ
り、下側の電流スイッチ回路が構成される。
ンジスタ６のベースと入力端子16が接続される。この入
力端子15に入力ｅが供給され、入力端子16に入力ｆ＊が
供給される。トランジスタ５及びトランジスタ６によ
り、下側の電流スイッチ回路が構成される。
G2.一実施例の論理機能 上述のこの発明の一実施例は、第２図に示すように、NO
Rゲート21及び23と、ORゲート22,24,25と、ANDゲート26
とからなり、ANDゲート26から出力が取り出される論
理回路の構成として表すことができる。一般に、その二
つの入力端子が反転入力端子とされるNORゲートは、AND
ゲートと等価な論理回路となる。従って、第２図は、第
３図に示す論理回路と等価なものである。
Rゲート21及び23と、ORゲート22,24,25と、ANDゲート26
とからなり、ANDゲート26から出力が取り出される論
理回路の構成として表すことができる。一般に、その二
つの入力端子が反転入力端子とされるNORゲートは、AND
ゲートと等価な論理回路となる。従って、第２図は、第
３図に示す論理回路と等価なものである。
即ち、この発明の一実施例は、ORゲート31の出力及びOR
ゲート33の出力がANDゲート34及びANDゲート35の一方の
入力端子に夫々供給され、ORゲート32の入力がANDゲー
ト34の他方の入力端子に供給されると共に、インバータ
37で反転されてANDゲート35の他方の入力端子に供給さ
れ、ANDゲート34及びANDゲート35の出力がNORゲート36
を介して出力として取り出される構成である。従っ
て、この発明の一実施例は、ゲート付のセレクタとして
動作する。
ゲート33の出力がANDゲート34及びANDゲート35の一方の
入力端子に夫々供給され、ORゲート32の入力がANDゲー
ト34の他方の入力端子に供給されると共に、インバータ
37で反転されてANDゲート35の他方の入力端子に供給さ
れ、ANDゲート34及びANDゲート35の出力がNORゲート36
を介して出力として取り出される構成である。従っ
て、この発明の一実施例は、ゲート付のセレクタとして
動作する。
G3.入力／出力のレベル関係 入力Ａ及び入力Ｃは、電源電圧をVccとすると、ハイレ
ベルHu及びローレベルLuが次式で表されるものである。
但し、Vcc:電源電圧、VL:論理振幅、ＶBE：図示せず
も、前段のトランジスタのベース・エミッタ間電圧であ
る。
ベルHu及びローレベルLuが次式で表されるものである。
但し、Vcc:電源電圧、VL:論理振幅、ＶBE：図示せず
も、前段のトランジスタのベース・エミッタ間電圧であ
る。
Hu＝Vcc−ＶBE Lu＝Vcc−ＶBE−VL 一方、トランジスタ２のベース及びトランジスタ４のベ
ースの夫々に供給される入力Ｂ＊及びＤ＊は、第４図に
示されるハイレベル▲Ｈ* u▼及びローレベル▲Ｌ* u▼を
有する。即ち、 ▲Ｈ* u▼＝Hu−1/2 VL ▲Ｌ* u▼＝Lu−1/2 VL 下側の差動対の一方のトランジスタ５のベースには、第
４図に示すように、ハイレベルHu及びローレベルLuの夫
々に対して、Vsのレベル低いハイレベルHd及びローレベ
ルLdを有する入力ｅが供給される。下側の差動対の他方
のトランジスタ６のベースには、第４図に示すように、
ハイレベル▲Ｈ* u▼及びローレベル▲Ｌ* u▼の夫々に対
して、Vsのレベル低いハイレベル▲Ｈ* d▼及びローレベ
ル▲Ｌ* d▼を有する入力ｆ＊が供給される。この電圧差
Vsは、上側の電流スイッチ回路のトランジスタ１及びト
ランジスタ２が動作するために必要な電圧である。
ースの夫々に供給される入力Ｂ＊及びＤ＊は、第４図に
示されるハイレベル▲Ｈ* u▼及びローレベル▲Ｌ* u▼を
有する。即ち、 ▲Ｈ* u▼＝Hu−1/2 VL ▲Ｌ* u▼＝Lu−1/2 VL 下側の差動対の一方のトランジスタ５のベースには、第
４図に示すように、ハイレベルHu及びローレベルLuの夫
々に対して、Vsのレベル低いハイレベルHd及びローレベ
ルLdを有する入力ｅが供給される。下側の差動対の他方
のトランジスタ６のベースには、第４図に示すように、
ハイレベル▲Ｈ* u▼及びローレベル▲Ｌ* u▼の夫々に対
して、Vsのレベル低いハイレベル▲Ｈ* d▼及びローレベ
ル▲Ｌ* d▼を有する入力ｆ＊が供給される。この電圧差
Vsは、上側の電流スイッチ回路のトランジスタ１及びト
ランジスタ２が動作するために必要な電圧である。
G4.一実施例の論理動作 この発明の一実施例において、入力ｅ及び入力ｆ＊のレ
ベル関係により、上側の電流スイッチ回路の二つの差動
対の何れが動作するかが決定される。入力ｅ及び入力ｆ
＊が共にハイレベル又は共にローレベルの時には、トラ
ンジスタ１及び２からなる差動対が動作し、入力Ａ及び
Ｂ＊のレベル関係に応じて、出力Ｘ及びが発生する。
これは、第３図におけるORゲート32の出力がハイレベル
のことを意味する。例えば入力Ａがローレベルで、入力
Ｂ＊がハイレベルの時には、トランジスタ２及びトラン
ジスタ５を介して電流が流れ、出力がハイレベルとな
る。
ベル関係により、上側の電流スイッチ回路の二つの差動
対の何れが動作するかが決定される。入力ｅ及び入力ｆ
＊が共にハイレベル又は共にローレベルの時には、トラ
ンジスタ１及び２からなる差動対が動作し、入力Ａ及び
Ｂ＊のレベル関係に応じて、出力Ｘ及びが発生する。
これは、第３図におけるORゲート32の出力がハイレベル
のことを意味する。例えば入力Ａがローレベルで、入力
Ｂ＊がハイレベルの時には、トランジスタ２及びトラン
ジスタ５を介して電流が流れ、出力がハイレベルとな
る。
一方、入力ｅがローレベルで、入力ｆ＊がハイレベルの
時には、トランジスタ３及びトランジスタ４からなる差
動対が動作する。これは、第３図におけるORゲート32の
出力がローレベルのことを意味する。例えば入力Ｃが及
び入力Ｄ＊が共にハイレベル又はローレベルの時には、
トランジスタ３及びトランジスタ６を通じて電流が流
れ、出力Ｘがハイレベルとなる。
時には、トランジスタ３及びトランジスタ４からなる差
動対が動作する。これは、第３図におけるORゲート32の
出力がローレベルのことを意味する。例えば入力Ｃが及
び入力Ｄ＊が共にハイレベル又はローレベルの時には、
トランジスタ３及びトランジスタ６を通じて電流が流
れ、出力Ｘがハイレベルとなる。
G5.他の実施例の構成 第５図を参照して、この発明の他の実施例について説明
する。トランジスタ１及びトランジスタ２からなる差動
対により、上側の電流スイッチ回路が構成され、トラン
ジスタ５及びトランジスタ６により、下側の電流スイッ
チ回路が構成される。トランジスタ１のコレクタ及びト
ランジスタ２の夫々のコレクタと電源端子17との間に負
荷抵抗９及び10が挿入される。
する。トランジスタ１及びトランジスタ２からなる差動
対により、上側の電流スイッチ回路が構成され、トラン
ジスタ５及びトランジスタ６により、下側の電流スイッ
チ回路が構成される。トランジスタ１のコレクタ及びト
ランジスタ２の夫々のコレクタと電源端子17との間に負
荷抵抗９及び10が挿入される。
トランジスタ１及びトランジスタ２のエミッタ共通接続
点がトランジスタ５のコレクタに接続され、トランジス
タ２のコレクタとトランジスタ６のコレクタとが接続さ
れる。トランジスタ５及びトランジスタ６のエミッタ共
通接続点と接地間に定電流源18が挿入される。
点がトランジスタ５のコレクタに接続され、トランジス
タ２のコレクタとトランジスタ６のコレクタとが接続さ
れる。トランジスタ５及びトランジスタ６のエミッタ共
通接続点と接地間に定電流源18が挿入される。
トランジスタ１及びトランジスタ２のベースには、入力
端子11及び12の夫々から入力Ａ及びＢ＊が供給される。
トランジスタ５及びトランジスタ６のベースには、入力
端子15及び16の夫々から入力及びｆ＊が供給される。
端子11及び12の夫々から入力Ａ及びＢ＊が供給される。
トランジスタ５及びトランジスタ６のベースには、入力
端子15及び16の夫々から入力及びｆ＊が供給される。
G6.他の実施例の論理機能及び動作 この他の実施例は、第６図に示すように、入力Ａと入力
Ｂ＊の反転した信号とが供給されるNORゲート21と、入
力ｅと入力ｆ＊の反転した信号とが供給されるNORゲー
ト22と、NORゲート21及び22の出力が供給されるORゲー
ト24とからなる論理回路の構成を有している。
Ｂ＊の反転した信号とが供給されるNORゲート21と、入
力ｅと入力ｆ＊の反転した信号とが供給されるNORゲー
ト22と、NORゲート21及び22の出力が供給されるORゲー
ト24とからなる論理回路の構成を有している。
前述の一実施例と同様に、二つの入力が反転して供給さ
れるNORゲート24をANDゲート34に置き換えると、第７図
に示す論理回路の構成が実現される。つまり、この他の
実施例は、ゲート付ANDゲートの構成である。
れるNORゲート24をANDゲート34に置き換えると、第７図
に示す論理回路の構成が実現される。つまり、この他の
実施例は、ゲート付ANDゲートの構成である。
一例として、入力ｅがローレベルで入力ｆ＊がハイレベ
ルの時には、抵抗10及びトランジスタ６を介して電流が
流れ、出力Ｘがローレベルとなる。これは、第７図にお
けるORゲート32の出力がローレベルとなることと対応し
ている。
ルの時には、抵抗10及びトランジスタ６を介して電流が
流れ、出力Ｘがローレベルとなる。これは、第７図にお
けるORゲート32の出力がローレベルとなることと対応し
ている。
動作の他の例として、入力ｅ及び入力ｆ＊が共にハイレ
ベル又はローレベルの時では、トランジスタ５を通じて
電流が流れうる状態となる。これは、第７図におけるOR
ゲー32の出力がハイレベルとなることと対応している。
この状態で、入力Ａが例えばハイレベルであると、トラ
ンジスタ１を介して電流が流れ、出力Ｘがハイレベルと
なる。
ベル又はローレベルの時では、トランジスタ５を通じて
電流が流れうる状態となる。これは、第７図におけるOR
ゲー32の出力がハイレベルとなることと対応している。
この状態で、入力Ａが例えばハイレベルであると、トラ
ンジスタ１を介して電流が流れ、出力Ｘがハイレベルと
なる。
G7.更に他の実施例の構成 第８図は、この発明の更に他の実施例を示す。第１図に
示すこの発明の一実施例と同様に、トランジスタ1,2,3,
4により、上側の電流スイッチ回路が構成され、トラン
スタ５及び６により下側の電流スイッチ回路が構成され
る。
示すこの発明の一実施例と同様に、トランジスタ1,2,3,
4により、上側の電流スイッチ回路が構成され、トラン
スタ５及び６により下側の電流スイッチ回路が構成され
る。
トランジスタ１及びトランジスタ４のベースが入力端子
11に接続され、トランジスタ２及びトランジスタ３のベ
ースが入力端子12に接続される。入力端子11には、入力
Ａが供給され、入力端子12には、入力Ｂ＊が供給され
る。トランジスタ５のベースと接続された入力端子15に
は、入力ｅが供給され、トランジスタ６のベースと接続
された入力端子16には、入力ｆ＊が供給される。
11に接続され、トランジスタ２及びトランジスタ３のベ
ースが入力端子12に接続される。入力端子11には、入力
Ａが供給され、入力端子12には、入力Ｂ＊が供給され
る。トランジスタ５のベースと接続された入力端子15に
は、入力ｅが供給され、トランジスタ６のベースと接続
された入力端子16には、入力ｆ＊が供給される。
G8.更に他の実施例の論理機能及び動作 この発明の更に他の実施例は、出力として、を取り出
す時には、第９図に示すように、NORゲート21及び23
と、ORゲート22,24,25とORゲート27とからなる論理回路
の構成として表すことができる。また、その二つの入力
端子が反転力端子とされるNORゲートは、ANDゲートと等
価な論理回路となる。従って、第９図は、第10図に示す
論理回路と等価なものである。
す時には、第９図に示すように、NORゲート21及び23
と、ORゲート22,24,25とORゲート27とからなる論理回路
の構成として表すことができる。また、その二つの入力
端子が反転力端子とされるNORゲートは、ANDゲートと等
価な論理回路となる。従って、第９図は、第10図に示す
論理回路と等価なものである。
即ち、更に他の実施例は、ORゲート31の出力及びORゲー
ト32の出力がEX−ORゲート37に供給される構成である。
従って、この更に他の実施例は、ゲート付のEX−ORゲー
トとして動作する。
ト32の出力がEX−ORゲート37に供給される構成である。
従って、この更に他の実施例は、ゲート付のEX−ORゲー
トとして動作する。
この更に他の実施例において、入力ｅ及び入力ｆ＊のレ
ベル関係により、上側の電流スイッチ回路の二つの差動
対の何れが動作するかが決定される。入力ｅがハイレベ
ル又は入力ｅ及び入力ｆ＊が共にローレベルの時には、
トランジスタ１及び２からなる差動対が動作し、入力Ａ
及びＢ＊のレベル関係に応じて、出力Ｘ及びが発生す
る。これは、ORゲート32の出力がハイレベルとなること
である。
ベル関係により、上側の電流スイッチ回路の二つの差動
対の何れが動作するかが決定される。入力ｅがハイレベ
ル又は入力ｅ及び入力ｆ＊が共にローレベルの時には、
トランジスタ１及び２からなる差動対が動作し、入力Ａ
及びＢ＊のレベル関係に応じて、出力Ｘ及びが発生す
る。これは、ORゲート32の出力がハイレベルとなること
である。
また、上側の電流スイッチ回路でトランジスタ１及び２
からなる差動対が動作する時では、入力Ａがハイレベル
又は入力Ａ及びＢ＊が共にローレベルの時に、トランジ
スタ１を通じて電流が流れる。これは、第10図における
ORゲート31の出力がハイレベルとなることと対応する。
トランジスタ１を電流が流れることは、出力端子７から
の出力がローレベルとなることを意味する。即ち、OR
ゲート31及び32の出力が共にローレベルの時には、EX−
ORゲート37の出力がローレベルとなる。
からなる差動対が動作する時では、入力Ａがハイレベル
又は入力Ａ及びＢ＊が共にローレベルの時に、トランジ
スタ１を通じて電流が流れる。これは、第10図における
ORゲート31の出力がハイレベルとなることと対応する。
トランジスタ１を電流が流れることは、出力端子７から
の出力がローレベルとなることを意味する。即ち、OR
ゲート31及び32の出力が共にローレベルの時には、EX−
ORゲート37の出力がローレベルとなる。
また、トランジスタ１及びトランジスタ２からなる差動
対が動作している時で、例えば入力Ａがローレベルで、
入力Ｂ＊がハイレベルの時には、トランジスタ２及びト
ランジスタ５を介して電流が流れ、出力がハイレベル
となる。
対が動作している時で、例えば入力Ａがローレベルで、
入力Ｂ＊がハイレベルの時には、トランジスタ２及びト
ランジスタ５を介して電流が流れ、出力がハイレベル
となる。
一方、入力ｅがローレベルで、入力ｆ＊がハイレベルの
時には、トランジスタ３及びトランジスタ４からなる差
動対が動作する。例えば入力Ａ及び入力Ｂ＊が共にハイ
レベル又はローレベルの時には、トランジスタ４及びト
ランジスタ６を通じて電流が流れ、出力がハイレベル
となる。
時には、トランジスタ３及びトランジスタ４からなる差
動対が動作する。例えば入力Ａ及び入力Ｂ＊が共にハイ
レベル又はローレベルの時には、トランジスタ４及びト
ランジスタ６を通じて電流が流れ、出力がハイレベル
となる。
H.発明の効果 この発明に依れば、ECL回路と同様に、トランジスタが
飽和動作しない論理回路を構成することができる。この
発明は、従来のECL回路と異なり、基準電圧を必要とし
ない。従って、基準電圧発生回路を設ける必要がなく、
基準電圧を供給するための配線が不要となり、IC回路の
チップサイズを小型化できる。また、従来のECL化と同
様の動作速度を実現する時には、差動対の定電流源の値
を小さくできるので、消費電力の低減を図ることができ
る。
飽和動作しない論理回路を構成することができる。この
発明は、従来のECL回路と異なり、基準電圧を必要とし
ない。従って、基準電圧発生回路を設ける必要がなく、
基準電圧を供給するための配線が不要となり、IC回路の
チップサイズを小型化できる。また、従来のECL化と同
様の動作速度を実現する時には、差動対の定電流源の値
を小さくできるので、消費電力の低減を図ることができ
る。
第１図はこの発明の一実施例の接続図、第２図及び第３
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す略線図、
第５図はこの発明の他の実施例の接続図、第６図及び第
７図の夫々はこの発明の他の実施例の論理回路図、第８
図はこの発明の更に他の実施例の接続図、第９図及び第
10図の夫々はこの発明の更に他の実施例の論理回路図、
第11図は従来のECL回路の接続図、第12図は従来のECL回
路の論理回路図、第13図は従来のECL回路におけるレベ
ル関係を示す略線図、 第14図及び第15図の夫々は従来のECL回路の他の例の接
続図及び論理回路図、第16図は従来のECL回路の他の例
におけるレベル関係を示す略線図、第17図は従来のECL
回路の更に他の例の接続図である。 図面における主要な符号の説明 1,2,3,4,5,6:差動対を構成するトランジスタ、7,8:出力
端子、9,10:負荷抵抗、11,12,13,14,15,16:入力端子、1
8:定電流源。
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す略線図、
第５図はこの発明の他の実施例の接続図、第６図及び第
７図の夫々はこの発明の他の実施例の論理回路図、第８
図はこの発明の更に他の実施例の接続図、第９図及び第
10図の夫々はこの発明の更に他の実施例の論理回路図、
第11図は従来のECL回路の接続図、第12図は従来のECL回
路の論理回路図、第13図は従来のECL回路におけるレベ
ル関係を示す略線図、 第14図及び第15図の夫々は従来のECL回路の他の例の接
続図及び論理回路図、第16図は従来のECL回路の他の例
におけるレベル関係を示す略線図、第17図は従来のECL
回路の更に他の例の接続図である。 図面における主要な符号の説明 1,2,3,4,5,6:差動対を構成するトランジスタ、7,8:出力
端子、9,10:負荷抵抗、11,12,13,14,15,16:入力端子、1
8:定電流源。
Claims (1)
- 【請求項１】差動対により構成された第１の電流スイッ
チ回路（1,2）と、 差動対により構成された第２の電源スイッチ回路（3,
4）と、 前記第１の電流スイッチ回路（1,2）及び前記第２の電
流スイッチ回路（3,4）の各々の差動対に共通に接続さ
れた負荷インピーダンス（9,10）と、 前記第１の電流スイッチ回路（1,2）の差動対に供給さ
れる第１の入力（Ａ）及び第２の入力（Ｂ＊）と、 前記第２の電流スイッチ回路（3,4）の差動対に供給さ
れる第３の入力（Ｃ）及び第４の入力（Ｄ＊）と、 前記第１の電流スイッチ回路（1,2）及び前記第２の電
流スイッチ回路（3,4）に接続され、前記第１の電流ス
イッチ回路（1,2）及び第２の電流スイッチ回路（3,4）
に択一的に電流を供給する差動対からなる第３の電流ス
イッチ回路（5,6）と、 前記第３の電流スイッチ回路（5,6）の差動対に供給さ
れる第５の入力（ｅ）及び第６の入力（ｆ＊）と、 前記第１の入力（Ａ）及び第２の入力（Ｂ＊）のローレ
ベル及びハイレベル間の振幅（VL）が等しくされ、且つ
第１の入力（Ａ）及び第２の入力（Ｂ＊）間で、前記振
幅（VL）の1/2のレベル差が設けられ、 前記第３の入力（Ｃ）及び第４の入力（Ｄ＊）のローレ
ベル及びハイレベル間の振幅（VL）が等しくされ、且つ
第３の入力（Ｃ）及び第４の入力（Ｄ＊）間で、前記振
幅（VL）の1/2のレベル差が設けられ、 前記第１の入力（Ａ）及び第２の入力（Ｂ＊）の組また
は前記第３の入力（Ｃ）及び第４の入力（Ｄ＊）の組
と、前記第５の入力（ｅ）及び第６の入力（ｆ＊）との
間に第１または第２の電流スイッチ回路の差動対の動作
に必要なレベル差（Vs）が設けられたことを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090317A JPH0732359B2 (ja) | 1985-04-26 | 1985-04-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090317A JPH0732359B2 (ja) | 1985-04-26 | 1985-04-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248618A JPS61248618A (ja) | 1986-11-05 |
| JPH0732359B2 true JPH0732359B2 (ja) | 1995-04-10 |
Family
ID=13995145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090317A Expired - Lifetime JPH0732359B2 (ja) | 1985-04-26 | 1985-04-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732359B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148427A (en) * | 1981-03-09 | 1982-09-13 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1985
- 1985-04-26 JP JP60090317A patent/JPH0732359B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248618A (ja) | 1986-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |