JPH07325557A

JPH07325557A - 表示装置の駆動回路

Info

Publication number: JPH07325557A
Application number: JP6120989A
Authority: JP
Inventors: Yasuki Mori; 泰樹森; Katsuya Mizukata; 勝哉水方
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-06-02
Filing date: 1994-06-02
Publication date: 1995-12-12

Abstract

(57)【要約】【目的】入力映像信号が動画か静止画かにより、隣接す
るＲ、Ｇ、Ｂデータのサンプリングを３点順次サンプリ
ングにするか、３点同時サンプリングにするかを自動的
に選択できるようにする。【構成】動画・静止画識別回路１０２で入力映像信号の
フレーム間の信号を比較し、動画か静止画かを識別す
る。一方、３ドット期間周期のクロック信号ＣＫＩ’と
スタートパルスＳＰ’より順次３ドット期間遅れる制御
パルスＱ１〜Ｑ３を作り、動画の場合は１ドット期間遅
れ、静止画の場合はいずれも常時ハイレベルになる第１
〜第３タイミングパルスＣ１〜Ｃ３と、前記制御パルス
Ｑ１〜Ｑ３の論理積をとり、動画の場合は１ドット期間
ずつ遅れ、静止画の場合は同一時刻に発生する第１〜第
３サンプリングパルスＡｒ１、Ａｇ１、Ａｂ１でＲ、
Ｇ、Ｂデータを取り込み、動画は、３点順次サンプリン
グ方式で、また静止画は３点同時サンプリング方式で表
示装置を駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置、エレク
トロルミネッセンス表示装置、プラズマディスプレイ等
のように、それぞれ赤色（以下「Ｒ」という）、緑色
（以下「Ｇ」という）、青色（以下「Ｂ」という）を呈
する隣接した３画素を随所に配すとともに、各画素を行
電極、列電極の交差する位置にマトリクス状に配した表
示装置の駆動回路に関し、特に、その列電極駆動回路に
関する。

【０００２】

【従来の技術】マトリクス型表示装置にカラー映像のあ
る一点を表示するとき、ＲＧＢ３色を混ぜた混合色とし
て１画素で表示する方法がとれないので、Ｒを呈す画
素、Ｇを呈す画素及びＢを呈す画素の各々により、ＲＧ
Ｂ各色の濃淡を調整しその３色を合わせた合成色として
表示する手法がとられる。

【０００３】このため、本来ある一点を表示するための
ＲＧＢ３つの色が、一点でなく三画素の広域にわたって
表示画面を占有することになり映像がかなり粗くなるの
で、表示画面を占める三画素が一点に相当するように表
示画素のマトリクスを緻密にするか、表示画素のマトリ
クスを緻密にできない場合には、ＲＧＢ各色を呈する画
素に与える画素信号をそれぞれ映像信号からサンプリン
グする時間位置を、各画素の画面上の表示位置に合わせ
てずらす工夫が必要となる。

【０００４】ＴＦＴ液晶表示装置を例にとって図示に基
づいて説明する。マトリクス状に画素を配した表示パネ
ル６を持つＴＦＴ液晶表示装置のブロック回路図を図５
に示す。表示パネル６は内側にＴＦＴ５、画素電極４、
行電極１及び列電極２を形成したガラス基板等の透明基
板６０と、該透明基板６０に対向し、上記画素電極４に
対向する全面電極（図示せず）を設けたガラス基板等の
透明基板６１と、上記両透明基板６０、６１間に注入し
た液晶（図示せず）より成る。上記ＴＦＴ５のソースＳ
は列電極２に、ドレインＤは画素電極４に、またゲート
Ｇは行電極１に接続する。

【０００５】行電極駆動回路７は、最初の行電極１ａか
ら順に行電極１にオン電圧を印加する。このとき、この
オン電圧は行電極１に接続されたＴＦＴ５のゲートＧに
一斉に供給され、ＴＦＴ５を同時にアナログスイッチと
してオン・オフする。列電極駆動回路８は、外部から与
えられるスタートパルスＳＰ、クロック信号ＣＫＡ又は
ＣＫＢに基づいたサンプリング期間（＝τ）に、映像信
号ＶＲ、ＶＧ、ＶＢの１ドット期間（＝τ）に含まれる
画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２をサンプリン
グしそれぞれＲ、Ｇ、Ｂを呈す画素に接続された列電極
２ｒ１、２ｇ１、２ｂ１、２ｒ２に与える。

【０００６】行電極１ａ上のＴＦＴ５がオンすると、Ｔ
ＦＴ５のソースＳとドレインＤ間が導通し、列電極駆動
回路８が生成したアナログの画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１、Ｓｒ２が列電極２ｒ１、２ｇ１、２ｂ１、２ｒ
２を介して各画素３Ｒ、３Ｇ、３Ｂ、３Ｒ’の画素電極
４に与えられ保持される。

【０００７】画素３は行電極１及び列電極２の交差する
箇所に配され、透明な画素電極４と薄膜トランジスタ
（以下「ＴＦＴ」という）５から構成される。画素３
Ｒ、３Ｇ、３Ｂはそれぞれ、Ｒ、Ｇ、Ｂのフィルター
（図示せず）を有している。画素電極４に印加された画
素信号Ｓｒ１、Ｓｇ１、Ｓｂ１に従って、液晶（図示せ
ず）の透過率が変化し、該液晶によって強度を調節され
たバックライト（図示せず）からの白色光が前記フィル
ターを通過するときに所定の色が濃淡を付けて呈される
仕組みと成っている。

【０００８】画素３Ｒ、３Ｇ、３Ｂはそれぞれ、Ｒ、
Ｇ、Ｂを呈すので図中に「Ｒ」、「Ｇ」、「Ｂ」と記し
ている。他の画素においても同様に記している。本来あ
る一点で表示されるべき混合色を、隣付近３点の画素３
Ｒ、３Ｇ、３Ｂ各々が３原色Ｒ、Ｇ、Ｂで表示し使用者
がこれらの合成色を視認する際、これらの表示位置がそ
れぞれ長さＬずつずれているので、これらに与える画素
信号Ｓｒ１、Ｓｇ１、Ｓｂ１も１画素分ずつずらさなけ
ればならず、サンプリング時間も１ドット期間τずつず
らす必要が生じる。このように、隣付近３点の画素につ
いて、個別に順次サンプリングする３点順次サンプリン
グの方式が普通用いられる。

【０００９】この３点順次サンプリングについて図示に
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図６、図１０に示す。サ
ンプリング回路２０、出力バッファ回路２１の回路図を
それぞれ図８、図９に示す。図６において、図５に示し
説明したものと同じ箇所は同じ符号を付し説明を省略す
る。

【００１０】尚、図６のサンプリング回路２０ａ、２０
ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、…はすべて、図
８に示すサンプリング回路２０の回路構成となってい
る。また、図６の出力バッファ回路２１ａ、２１ｂ、２
１ｃ、２１ｄ、２１ｅ、２１ｆ、…はすべて、図９に示
す出力バッファ回路２１の回路構成となっている。

【００１１】図８において、端子２５を介してＴＦＴ２
３のゲートＧに与えられるサンプリングパルスＡは図６
のサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２、…のいずれかに相当する。端子２
６に供給される映像信号Ｖは図６の映像信号ＶＲ、Ｖ
Ｇ、ＶＢのいずれかに相当する。

【００１２】サンプリングパルスＡによってアナログス
イッチとして機能するＴＦＴ２３がオンすると、ソース
ＳとドレインＤ間が導通し、映像信号Ｖがサンプリング
コンデンサ２４に保持される。サンプリング回路２０
は、保持した映像信号Ｖを、画素信号Ｂとして端子２７
から次段の出力バッファ回路２１の端子３２（図９）に
与える。尚、画素信号Ｂは、図６の画素信号Ｂｒ１、Ｂ
ｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…のいずれか
に相当する。またＴＦＴ２３は、アナログスイッチの機
能を持つものであれば他の態様のものでもよい。

【００１３】図９において、端子３１を介してＴＦＴ２
８のゲートＧに与えられるホールドパルスＯＥは、図６
の端子１９から１ライン期間の最後に上記サンプリング
動作がすべて終了した後に与えられるものである。

【００１４】ホールドパルスＯＥによってアナログスイ
ッチとして機能するＴＦＴ２８がオンするとソースＳと
ドレインＤ間が導通し、端子３２に与えられている前記
画素信号Ｂがホールドコンデンサ２９に保持されるとと
もにアンプ３０によって増幅され、画素信号Ｓとして端
子３３から次段の列電極２に与えられる。尚、画素信号
Ｓは図６の画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、
Ｓｇ２、Ｓｂ２、…のいずれかに相当する。またＴＦＴ
２８は、アナログスイッチの機能を持つものであれば他
の態様のものでもよい。

【００１５】図６において、端子１２、１３、１４には
それぞれ、映像信号ＶＲ、ＶＧ、ＶＢが与えられる。端
子９、１０にはそれぞれ、図１０（あ）、（い）に示す
スタートパルスＳＰ、周期が１ドット期間τのクロック
信号ＣＫＡが与えられる。パルス幅決定回路２２は、ス
タートパルスＳＰを受けとり、図１０（う）に示す所定
のパルス幅を持つパルスＳＰＡを生成する。

【００１６】ＤフリップフロップＤＡ１、ＤＡ２、ＤＡ
３、ＤＡ４、ＤＡ５、ＤＡ６、…はそれぞれ、端子ＣＫ
に与えられているクロック信号ＣＫＡが立ち上がるとき
に入力端子Ｄに与えられているパルスＳＰＡ、ＱＡ１、
ＱＡ２、ＱＡ３、ＱＡ４、ＱＡ５、…を取り込み、図１
０（え）、（お）、（か）、（き）、（く）、（け）に
示すように、時間をτずつ遅らせたパルスＱＡ１、ＱＡ
２、ＱＡ３、ＱＡ４、ＱＡ５、ＱＡ６、…を生成し、こ
れらを各サンプルホールド回路２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、…に与える。

【００１７】例えばパルスＱＡ１、ＱＡ２、ＱＡ３のパ
ルス期間はそれぞれτずれているので、パルスＱＡ１、
ＱＡ２、ＱＡ３各々で取り込まれる映像信号ＶＲ、Ｖ
Ｇ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ
１画素分ずつずれた情報を持つことになる。従って同様
に、サンプリング回路２０ａ、２０ｂ、２０ｃ、２０
ｄ、２０ｅ、２０ｆ、…が出力する画素信号Ｂｒ１、Ｂ
ｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…は、それぞ
れ１画素分ずつずれた映像情報を持つことになる。

【００１８】このため、出力バッファ回路２１ａ、２１
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、…が列電極２ｒ
１、２ｇ１、２ｂ１、２ｒ２、２ｇ２、２ｂ２、…に供
給する画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ
２、Ｓｂ２、…の映像情報は、それぞれ１画素分ずつず
れ、長さに換算するとＬずつずれる。これらの画素信号
Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…
を同時に取り込む行電極１上の各画素もそれぞれ長さＬ
ずつずれているので映像を視認する際映像のミスマッチ
が全く生じないことになる。

【００１９】しかし、上記３点順次サンプリング方式
は、図１０（い）に示すように、用いるクロック信号Ｃ
ＫＡの周期が１ドット期間τであるため入力クロック周
波数が高くなり、動画では滑らかな動きを期待できる
が、静止画の場合、隣り合う色と色の間に色ズレが起
き、特に白色に色がついて見えるという問題がある。

【００２０】これに対して、映像信号ＶＲ、ＶＧ、ＶＢ
に含まれる画素信号Ｓｒ、Ｓｇ、Ｓｂを同じ時間位置で
サンプリングする３点同時サンプリング方式がある。こ
の３点同時サンプリング方式に用いられるクロック信号
ＣＫＢの周期は、図１１（い）に示すように３ドット期
間（３τ）もあるので、水平画素数を増やすに伴って入
力クロック周波数を増やしても不要輻射やロジックの誤
動作が起きるのを防ぐことができるとともに、静止画の
場合、色ズレの少い高品位な映像を期待できる。

【００２１】しかし、図５において隣接する画素３Ｒ、
３Ｇ、３Ｂの表示位置のずれは長さＬであるにもかかわ
らず、サンプリング時刻が同時であるためサンプリング
した画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全
に一致しそのずれが「０」となり、動画では映像を不自
然にしてしまう。

【００２２】また、隣合う画素３Ｂと画素３Ｒ’の表示
位置のずれは長さＬしかないにもかかわらず、画素３Ｂ
が映像信号ＶＢをサンプリングする時刻と画素３Ｒ’が
映像信号ＶＲをサンプリングする時刻とのずれが３τと
なり映像情報が３画素分もずれ、長さに換算すると３Ｌ
のずれとして視認されるので映像の動きが不自然にな
る。

【００２３】この３点同時サンプリングについて図示に
基づいて説明する。この場合の列駆動回路８のブロック
回路図、タイミングチャートを図７、図１１に示す。図
７におけるサンプリング回路２０、出力バッファ回路２
１の回路図はそれぞれ図８、図９に示し説明したもので
ある。尚、図７において図６と同じ箇所には同じ符号を
付し説明を省略する。

【００２４】図７において、端子９、１０にはそれぞ
れ、図１１（あ）、（い）に示すスタートパルスＳＰ、
周期が３ドット期間（３τ）のクロック信号ＣＫＢが与
えられる。パルス幅決定回路２２’は、スタートパルス
ＳＰを受けとり、図１１（う）に示す所定のパルス幅を
持つパルスＳＰＢを生成する。

【００２５】ＤフリップフロップＤＢ１、ＤＢ２、…は
それぞれ、ＣＫ端子に与えられているクロック信号ＣＫ
Ｂが立ち上がるときにＤ端子に与えられているパルスＳ
ＰＢ、ＱＢ１、…を取り込み、図１１（お）、（か）に
示すように、時間を３τずつ遅らせたパルスＱＢ１、Ｑ
Ｂ２、…を生成する。

【００２６】パルスＱＢ１はサンプリングパルスＡｒ
１、Ａｇ１、Ａｂ１として、隣付近３点の画素に対応す
るサンプリング回路２０ａ、２０ｂ、２０ｃに与えられ
る。以後同様にパルスＱＢ２、…はサンプリングパルス
Ａｒ２、Ａｇ２、Ａｂ２、…として、隣付近３点の画素
に対応するサンプリング回路２０ｄ、２０ｅ、２０ｆ、
…に与えられる。

【００２７】従って、サンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間は同時となっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃが
取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１はそれぞれ同
一の映像情報を持つことになる。このため、画素信号Ｓ
ｒ１、Ｓｇ１、Ｓｂ１の映像情報が完全に一致するにも
かかわらず、隣接する画素３Ｒ、３Ｇ、３Ｂの表示位置
は長さＬずつずれているので上述したように映像が不自
然となる。

【００２８】またサンプリングパルスＡｂ１、Ａｒ２の
パルス期間は３τずれてしまうので、サンプリングパル
スＡｂ１、Ａｒ２で取り込まれる画素信号Ｂｂ１、Ｂｒ
２とはそれぞれ３画素分もずれることになる。このため
図５の隣接する画素３Ｂ、３Ｒ’に与えられる画素信号
Ｓｂ１、Ｓｒ２も３画素分ずれ、これを長さに換算する
と３Ｌのずれとして視認されるにもかかわらず、実際の
画素３Ｂ、３Ｒ’のずれは長さＬしかなく上述したよう
に映像が不自然となる。

【００２９】

【発明が解決しようとする課題】マトリクス型表示装置
にカラー画像のある一点を表示するとき、Ｒ、Ｇ、Ｂ３
色を、１つの画素で表示する方法がとれないので、Ｒ、
Ｇ、Ｂの各画素を隣接し、それぞれの色の濃淡を調整す
ることによって合成色として表示する手法がとられてい
る。このため、ある１点を表示するのに、Ｒ、Ｇ、Ｂ３
画素の面積が必要であり、映像の粗さが目立つため、緻
密にする必要が出てくる。

【００３０】その際、１画素ずつ順次サンプリングする
手法と、Ｒ、Ｇ、Ｂ３点を同時にサンプリングする手法
が考えられる。しかし、順次サンプリング方式では、１
画素ずつサンプリングするので動画等では滑らかな動き
を期待できるが、静止画の場合、隣り合う色と色との間
に色ズレが起き、特に白色に色がついて見えてしまう。

【００３１】逆に、３点同時サンプリング方式では、
Ｒ、Ｇ、Ｂの３画素ずつサンプリングするので、静止画
等では、色ズレの少ない高品位な映像を期待できるが、
動画の場合、３画素分の距離３Ｌずつ移動することにな
り、不自然な動きに見えてしまう。このように、３点順
次サンプリングを行うか、３点同時サンプリングを行う
かについては、これを選択するコントロール回路を予め
設定しておかなければならず、ユーザーが使用する映像
の多様化に追従できない要因になっていた。

【００３２】本発明は、このような問題点を解決する
為、カラー表示のできるマトリクス型表示装置において
隣接するＲ、Ｇ、Ｂ３点の映像情報をそれぞれサンプリ
ングする際、ユーザーの使用する画像を自動的に判断し
て、３点順次サンプリングモードと３点同時サンプリン
グモードとを選択し、常時最適モードで表示を行わせる
ことの出来る表示装置の駆動回路を提供することを目的
とする。

【００３３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の表示装置の駆動回路は、１ドット期間の画
素信号が時系列的に並んだ赤色、緑色、青色各々の映像
信号をそれぞれ第１、第２、第３サンプリングパルスの
期間に取り込み保持する保持手段を有し、各画素を行電
極、列電極の交差する位置にマトリクス状に配した表示
パネルの随所にそれぞれ赤色、緑色、青色用の３画素を
隣接して配した表示装置における前記各画素の列電極を
前記保持手段からの画素信号によって駆動するようにし
た表示装置の駆動回路において、前記映像信号が、動画
であるか静止画であるかを識別する動画・静止画識別手
段と、３ドット期間を周期とするクロック信号を発生す
る手段と、スタートパルスを発生する手段と、前記クロ
ック信号と前記スタートパルスに基づいて順次３ドット
期間遅れる制御パルスを生成する手段と、前記動画・静
止画識別手段が動画であることを識別した第１のモード
では、１ドット期間ずつ遅れる第１、第２、第３タイミ
ングパルスを順次生成し、静止画であることを識別した
第２のモードでは、いずれも常時ハイレベルとなる第
１、第２、第３のタイミングパルスを生成するタイミン
グパルス生成手段と、前記第１、第２、第３タイミング
パルスを共通の前記制御パルスで論理積をとって、前記
第１、第２、第３サンプリングパルスを生成する手段と
を具備する。

【００３４】また、前記動画・静止画識別手段は、映像
信号の隣接するフレーム間の信号を比較して、動画であ
るか静止画であるかを識別するようにする。

【００３５】また、前記表示装置は液晶表示装置である
ことを特徴とする。

【００３６】

【作用】本発明は上記のような構成であるので、映像信
号が動画である場合には動画・静止画識別手段が、映像
信号のフレーム間の信号を比較してこれを識別し、タイ
ミングパルス生成手段より１ドット期間ずつ遅れる第
１、第２、第３タイミングパルスを発生させ、この第
１、第２、第３タイミングパルスと、順次３ドット期間
遅れる制御パルスとの論理積による順次１ドット期間ず
つ遅れた第１、第２、第３サンプリングパルスで時系列
的に並んだ赤色、緑色、青色の各映像信号を取り込み、
列電極を駆動して、表示装置の隣付近の赤色、緑色、青
色の画素について個別に順次サンプリングする３点順次
サンプリング駆動を行う。

【００３７】映像信号が静止画である場合には、動画・
静止画識別手段が映像信号のフレーム間の信号を比較し
て、これを識別し、タイミングパルス生成手段より、い
ずれも常時ハイレベルとなる第１、第２、第３のタイミ
ングパルスを発生させる。

【００３８】この第１、第２、第３タイミングパルス
と、順次３ドット期間遅れる制御パルスとの論理積をと
り、３ドット単位で時間遅れがなく、次の３ドットとの
間には３ドット期間の時間遅れを持つ第１、第２、第３
サンプリングパルスを発生させ、この時間遅れがない第
１、第２、第３タイミングパルスで映像信号の赤色、緑
色、青色の各画素信号を取り込み、列電極を駆動して、
表示装置の隣付近の赤色、緑色、青色の画素について同
時にサンプリングする３点同時サンプリング駆動を行
う。

【００３９】

【実施例】本発明を実施したマトリクス型カラー表示装
置の駆動回路について、図５に示したＴＦＴ液晶表示装
置を駆動する駆動回路を例にとって図示に基づいて説明
する。図１は本発明の実施例の全体の構成を示すブロッ
ク回路図であり、図２は図１における動画・静止画識別
回路１０２の具体的な構成を示すブロック回路図、図３
は図１における列電極駆動回路１０５の具体的な構成を
示すブロック回路図、図４は図３の動作を説明するため
のタイミングチャートである。

【００４０】図１において、入力端子１００に供給され
る映像信号はコントロール回路１０３からのラッチ信号
でラッチする映像信号ラッチ回路１０１を介して動画・
静止画識別回路１０２に導き、該動画・静止画識別回路
１０２で動画・静止画の識別を行う。

【００４１】図２は動画・静止画の識別を行う動画・静
止画識別回路１０２のブロック回路図である。図２にお
いて、入力端子１１０に映像信号が入力されると、切換
回路１１１が１フレーム毎に切り換り、最初の１フレー
ム分の映像信号を奇数フレーム用メモリー１１２に保持
し、次の１フレーム分の映像信号を切換回路１１１によ
って偶数フレーム用メモリー１１３に保持する。

【００４２】このとき、比較回路１１４は奇数フレーム
用メモリー１１２と偶数フレーム用メモリー１１３に保
持された映像信号を比較し、動画であるか静止画である
かを判断し、動画・静止画識別信号を図１に示すコント
ロール回路１０３に出力する。次の１フレーム分の映像
信号は切換回路１１１により再び奇数フレーム用メモリ
ー１１２に導かれ保持されると共に、比較回路１１４で
偶数フレーム用メモリー１１３に保持されている映像信
号と比較し、動画であるか静止画であるかを判断し、動
画・静止画識別信号をコントロール回路１０３に出力す
る。

【００４３】以下同様な動作を繰り返し、フレーム毎に
直前のフレームの情報と比較し動画であるか、静止画で
あるかを示す動画・静止画識別信号をコントロール回路
１０３に出力する。上記コントロール回路１０３はこの
信号を受けて、動画モードか静止画モードを示すモード
信号ＭＯＤＥを列電極駆動回路１０５に供給する。

【００４４】一方、行電極駆動回路１０４は従来周知の
構成であって、上記コントロール回路１０３からの制御
信号を受け、ＬＣＤ−パネル１０７の行電極駆動信号を
導出し、該ＬＣＤ−パネル１０７の行電極を線順次駆動
する。またインターフェース回路１０６は、上記入力端
子１００からの映像信号を受け、また上記コントロール
回路１０３との信号の授受により、上記ＬＣＤ−パネル
１０７を駆動する映像信号ＶＲ、ＶＧ、ＶＢを導出し、
これを列電極駆動回路１０５に供給する。

【００４５】列駆動回路１０５は、上記コントロール回
路１０３からの動画モードか静止画モードを示すモード
信号ＭＯＤＥと、上記インターフェース回路１０６から
の映像信号ＶＲ、ＶＧ、ＶＢを受けて列電極を３点順次
サンプリング方式で駆動するか、３点同時サンプリング
方式で駆動するかを自動的に設定し、設定されたモード
でＬＣＤ−パネル１０７を駆動する。

【００４６】次に、上記列電極駆動回路１０５を図３に
示すブロック回路図及び図４に示すタイミングチャート
と共に詳細に説明する。図３及び図４において、従来の
技術の項で説明した図５乃至図１１に示す構成と同一部
分には同一符号を付し、説明を省略する。

【００４７】図３において、端子１１には図１に示すコ
ントロール回路１０３より映像信号が動画であるか静止
画であるかによって、３点順次サンプリングを行うか、
３点同時サンプリングを行うか、いずれかを指定するモ
ード信号ＭＯＤＥが供給される。

【００４８】このモード信号ＭＯＤＥに基づいて、パル
スタイミング決定回路１５、クロック決定回路１６、パ
ルス発生回路１７は、選択された動作モードが３点順次
サンプリングか３点同時サンプリングのいずれであるか
を判断する。動作モードが３点順次サンプリングであっ
た場合、端子９、１０にはそれぞれ、図４（あ）、
（い）に示すスタートパルスＳＰ、周期が１ドット期間
τのクロック信号ＣＫＩが与えられる。

【００４９】パルスタイミング決定回路１５は、スター
トパルスＳＰを受けとり、図４（う）に示す所定のパル
ス幅を持つパルスＳＰ’を生成しＤフリップフロップＤ
１の入力端子Ｄに供給する。クロック決定回路１６は、
クロック信号ＣＫＩを変換して図４（き）に示す周期が
３ドット期間３τのクロック信号ＣＫ’を生成しＤフリ
ップフロップＤ１、Ｄ２、Ｄ３、…の端子ＣＫに供給す
る。

【００５０】このように、本発明を実施した駆動回路に
おいては３点順次サンプリングする場合、１ドット期間
τを周期とするクロック信号ＣＫＩを使わずに、３ドッ
ト期間３τを周期とするクロック信号ＣＫ’で動作する
ので、入力クロック周波数が低減され不要輻射やロジッ
クの誤動作を起こすことが回避される。または、入力ク
ロック周波数が低減されたので、不要輻射やロジックの
誤動作を起こさない域で、入力クロック周波数を増やし
（１ドット期間τの値を減らし）駆動する表示パネル６
の水平画素数を増やすことができる。

【００５１】パルス発生回路１７は、スタートパルスＳ
Ｐとクロック信号ＣＫＩに基づいて、図４（く）、
（け）、（こ）、（さ）、（し）、（す）に示すように
パルス期間がτだけずれたパルスＣ１、Ｃ２、Ｃ３、Ｃ
４、Ｃ５、Ｃ６を生成する。このパルスＣ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ２、Ｃ３、…はこの順
に循環的にそれぞれ、ＡＮＤ回路１８ａ、１８ｂ、１８
ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ、１８
ｉ、…に与えられる。

【００５２】ＤフリップフロップＤ１は、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
４（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。

【００５３】ＤフリップフロップＤ２も、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＱ１を取り込み、図４
（お）に示すようにパルスＱ１に対し時間を３ドット期
間３τ遅らせたパルスＱ２を生成しこれを、ＡＮＤ回路
１８ｄ、１８ｅ、１８ｆの入力端子及びＤフリップフロ
ップＤ３の入力端子Ｄに与える。

【００５４】ＤフリップフロップＤ３も、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＱ２を取り込み、図４
（か）に示すようにパルスＱ２に対し時間を３ドット期
間３τ遅らせたパルスＱ３を生成しこれを、ＡＮＤ回路
１８ｇ、１８ｈ、１８ｉの入力端子及びＤフリップフロ
ップＤ４の入力端子Ｄに与える。次段に続くＤフリップ
フロップＤ４、…も同様に動作する。

【００５５】ＡＮＤ回路１８ａ、１８ｂ、１８ｃ、１８
ｄ、１８ｅ、１８ｆはそれぞれ、パルスＣ１とＱ１、パ
ルスＣ２とＱ１、パルスＣ３とＱ１、パルスＣ４とＱ
２、パルスＣ５とＱ２、パルスＣ６とＱ２の論理積とし
て図２（せ）、（そ）、（た）、（ち）、（つ）、
（て）に示すようにパルス期間がそれぞれ順次τだけ遅
れたサンプリングパルスＡｒ１、Ａｇ１、Ａｂ１、Ａｒ
２、Ａｇ２、Ａｂ２を生成しこれらをそれぞれ各サンプ
リング回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、
２０ｆに与える。

【００５６】ＡＮＤ回路１８ｇ、１８ｈ、１８ｉ、…
も、パルスＣ１とＱ３、パルスＣ２とＱ３、パルスＣ３
とＱ３の論理積としてパルス期間がそれぞれ順次τだけ
遅れたサンプリングパルスＡｒ３、Ａｇ３、Ａｂ３、…
を生成し以下同様に動作する。パルスＣ１〜Ｃ６はサイ
クリックに用いられ、パルスＣ６の次に用いられるパル
スＣ１もパルスＣ６に対してパルス期間がτだけずれて
いるので、例えばパルスＣ６によって生じる上記サンプ
リングパルスＡｂ２に対し、この次にパルスＣ１によっ
て生じるサンプリングパルスＡｒ３はパルス期間がτだ
け遅れる。

【００５７】まとめると、サンプリングパルスＡｒ１、
Ａｇ１、Ａｂ１、Ａｒ２、Ａｇ２、Ａｂ２、Ａｒ３、Ａ
ｇ３、Ａｂ３、…のパルス期間は、それぞれ順次１ドッ
ト期間τずつ遅れることになる。

【００５８】例えばサンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間はそれぞれτずつずれているの
で、サンプリングパルスＡｒ１、Ａｇ１、Ａｂ１によっ
てサンプリング回路２０ａ、２０ｂ、２０ｃが取り込む
映像信号ＶＲ、ＶＧ、ＶＢの画素信号Ｂｒ１、Ｂｇ１、
Ｂｂ１の映像情報はそれぞれ１画素分ずつ遅れる。従っ
て同様に、サンプリング回路２０ａ、２０ｂ、２０ｃ、
２０ｄ、２０ｅ、２０ｆ、…が保持する画素信号Ｂｒ
１、Ｂｇ１、Ｂｂ１、Ｂｒ２、Ｂｇ２、Ｂｂ２、…の映
像情報もそれぞれ１画素分ずつ遅れる。

【００５９】このため、出力バッファ回路２１ａ、２１
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、…が列電極２ｒ
１、２ｇ１、２ｂ１、２ｒ２、２ｇ２、２ｂ２、…に供
給する画素信号Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ
２、Ｓｂ２、…の映像情報は、それぞれ１画素分ずつず
れ、長さに換算するとＬずつずれる。これらの画素信号
Ｓｒ１、Ｓｇ１、Ｓｂ１、Ｓｒ２、Ｓｇ２、Ｓｂ２、…
を同時に取り込んで行電極１上の各画素が映像を再生す
る場合、各画素もそれぞれＬずつずれているので映像を
視認する際、ミスマッチの無い３点順次サンプリング特
有の映像が得られる。

【００６０】動作モードが３点同時サンプリングであっ
た場合、端子９、１０にはそれぞれ、図４（あ）、
（い）’に示すスタートパルスＳＰ、周期が３ドット期
間３τのクロック信号ＣＫＩ’が与えられる。パルスタ
イミング決定回路１５は、スタートパルスＳＰを受けと
り、図４（う）に示す所定のパルス幅を持つパルスＳ
Ｐ’を生成しＤフリップフロップＤ１の入力端子Ｄに供
給する。

【００６１】クロック決定回路１６は、クロック信号Ｃ
ＫＩを変換して図４（き）に示すクロック信号ＣＫ’を
生成しＤフリップフロップＤ１、Ｄ２、Ｄ３、…の端子
ＣＫに供給する。パルス発生回路１７は、スタートパル
スＳＰとクロック信号ＣＫＩに基づいて、図４
（く）’、（け）’、（こ）’、（さ）’、（し）’、
（す）’に示すように常時”Ｈｉｇｈ”レベルのパルス
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６を生成する。この
パルスＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ１、Ｃ
２、Ｃ３、…はこの順に循環的にそれぞれ、ＡＮＤ回路
１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、１８ｆ、１
８ｇ、１８ｈ、１８ｉ、…に与えられる。

【００６２】ＤフリップフロップＤ１は、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＳＰ’を取り込み、図
４（え）に示すように、パルスＳＰ’に対して時間を遅
らせたパルスＱ１を生成し、これらをＡＮＤ回路１８
ａ、１８ｂ、１８ｃの入力端子及びＤフリップフロップ
Ｄ２の入力端子Ｄに与える。

【００６３】ＤフリップフロップＤ２も、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＱ１を取り込み、図４
（お）に示すように時間を３ドット期間３τずつ遅らせ
てパルスＱ２を生成しこれを、ＡＮＤ回路１８ｄ、１８
ｅ、１８ｆの入力端子及びＤフリップフロップＤ３の入
力端子Ｄに与える。

【００６４】ＤフリップフロップＤ３も、端子ＣＫに与
えられているクロック信号ＣＫ’が立ち上がるときに入
力端子Ｄに与えられているパルスＱ２を取り込み、図４
（か）に示すようにそれぞれ時間を３ドット期間３τず
つ遅らせてパルスＱ３を生成しこれを、ＡＮＤ回路１８
ｇ、１８ｈ、１８ｉの入力端子及びＤフリップフロップ
Ｄ４の入力端子Ｄに与える。次段に続くＤフリップフロ
ップＤ４、…も同様に動作する。

【００６５】ＡＮＤ回路１８ａ、１８ｂ、１８ｃはそれ
ぞれ、パルスＣ１とＱ１、パルスＣ２とＱ１、パルスＣ
３とＱ１の論理積として図４（せ）’、（そ）’、
（た）’に示すようにパルス期間が同時になったサンプ
リングパルスＡｒ１、Ａｇ１、Ａｂ１、を生成し、これ
らをそれぞれ各サンプリング回路２０ａ、２０ｂ、２０
ｃに与える。

【００６６】ＡＮＤ回路１８ｄ、１８ｅ、１８ｆはそれ
ぞれ、パルスＣ４とＱ２、パルスＣ５とＱ２、パルスＣ
６とＱ２の論理積として図４（ち）’、（つ）’、
（て）’に示すようにパルス期間が同時になったサンプ
リングパルスＡｒ２、Ａｇ２、Ａｂ２を生成し、これら
をそれぞれ各サンプリング回路２０ｄ、２０ｅ、２０ｆ
に与える。

【００６７】サンプリングパルスＡｒ１、Ａｇ１、Ａｂ
１の同時のパルス期間と、サンプリングパルスＡｒ２、
Ａｇ２、Ａｂ２の同時のパルス期間とには３ドット期間
３τの時間差ができる。次段に続くＡＮＤ回路１８ｇ、
１８ｈ、１８ｉも、パルスＣ１とＱ１、パルスＣ２とＱ
１、パルスＣ３とＱ１の論理積としてパルス期間が同時
になるサンプリングパルスＡｒ３、Ａｇ３、Ａｂ３を生
成する。

【００６８】このときも、サンプリングパルスＡｒ２、
Ａｇ２、Ａｂ２の同時のパルス期間と、サンプリングパ
ルスＡｒ３、Ａｇ３、Ａｂ３の同時のパルス期間とには
３ドット期間３τの時間差ができる。以後同様に、３つ
続くサンプリングパルスのパルス期間は同時になり、次
に続く３つのサンプリングパルスはパルス期間が３ドッ
ト期間遅れる。

【００６９】例えばサンプリングパルスＡｒ１、Ａｇ
１、Ａｂ１のパルス期間は同時になっているので、これ
らによってサンプリング回路２０ａ、２０ｂ、２０ｃ各
々が取り込む画素信号Ｂｒ１、Ｂｇ１、Ｂｂ１は同一の
映像情報を持つことになる。このため、隣接する画素３
Ｒ、３Ｇ、３Ｂに与えられる画素信号Ｓｒ１、Ｓｇ１、
Ｓｂ１の映像情報が同一となり再生映像のずれが長さに
換算すると「０」になるにもかかわらず、画素３Ｒ、３
Ｇ、３Ｂの表示位置はＬずつずれているので不自然な３
点同時サンプリング特有の映像が得られる。

【００７０】またサンプリングパルスＡｂ１、Ａｒ２の
パルス期間は３ドット期間３τずれてしまうので、サン
プリングパルスＡｂ１によってサンプリング回路２０ｃ
が取り込む画素信号Ｂｂ１とサンプリングパルスＡｒ２
によってサンプリング回路２０ｄが取り込む画素信号Ｂ
ｒ２とはそれぞれ３画素分ずれることになる。

【００７１】このため図５の隣接する画素３Ｂ、３Ｒ’
に与えられる画素信号Ｓｂ１、Ｓｒ２も３画素分ずれ、
これを長さに換算すると３Ｌのずれとして視認されるに
もかかわらず、実際の画素３Ｂ、３Ｒ’のずれは長さＬ
しかなく、不自然な３点同時サンプリング特有の映像が
得られる。

【００７２】以上説明したように、本発明を実施した図
３に示す列駆動回路８は、入力する映像信号が動画か静
止画かによって、３点順次サンプリングを行う動作モー
ドと３点同時サンプリングを行う動作モードを自動的に
切り換え、入力映像信号に最適の動作モードで表示装置
を駆動することができる。尚、本実施例ではＴＦＴ液晶
表示装置を例に説明したが、本発明を実施した表示装置
の駆動回路は他のマトリクス型表示装置も同様に動作さ
せることができる。

【００７３】

【発明の効果】上述したように、本発明によれば、３点
順次サンプリングか３点同時サンプリングかのサンプリ
ング方式を入力映像信号が動画か静止画かによって自動
的に選択することが可能となる。

【００７４】従って入力映像信号が動画の場合にはマト
リクス型表示装置の列駆動回路における画素信号のサン
プリングを自動的に３点順次サンプリング方式で行うの
で、３点同時サンプリングを行う場合のように３画素分
の距離ずつ移動するような映像の不自然な動きがなく、
滑らかに動く映像を表示させることができる。

【００７５】また、入力映像信号が静止画の場合には、
マトリクス型表示装置の列駆動回路における画素信号の
サンプリングを自動的に３点同時サンプリング方式で行
うので、３点順次サンプリングを行う場合のように、隣
り合う色と色との色ズレが起り、特に白色に色がつくと
いう問題もなく、色ズレの少い高品位の映像を表示させ
ることができる。

【００７６】さらに、従来の両サンプリング方式の駆動
回路を単純に実装することに比べその駆動回路の占有面
積を大幅に縮小することができる。

【００７７】さらにまた、両サンプリング方式において
３ドット期間３τを周期とするクロック信号で動作する
ので、表示装置における入力クロック周波数が下がるた
め不要輻射を防止できるのでテレビジョン受像機等の表
示装置の駆動にも応用でき汎用性が良くなる。

【００７８】特に、本発明によりクロック周波数が１／
３になるので、不要輻射を伴わない域でクロック周波数
を増やす余裕ができ（１ドット期間τの値を減らす余裕
ができ）さらに水平画素数を増やすことが可能となり解
像度を上げることができる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成を示すブロック回路
図である。

【図２】本発明を実施した動画・静止画識別装置のブロ
ック回路図である。

【図３】本発明を実施した列電極駆動回路のブロック回
路図である。

【図４】図３を説明するためのタイミングチャートであ
る。

【図５】ＴＦＴ液晶表示装置の構成図である。

【図６】従来の３点順次サンプリングを行う列駆動回路
のブロック回路図である。

【図７】従来の３点同時サンプリングを行う列駆動回路
のブロック回路図である。

【図８】サンプリング回路の回路図である。

【図９】出力バッファ回路の回路図である。

【図１０】従来の３点順次サンプリングを行う列駆動回
路のタイミングチャートである。

【図１１】従来の３点同時サンプリングを行う列駆動回
路のタイミングチャートである。

【符号の説明】

１行電極２列電極３画素３Ｒ画素３Ｒ’ 画素３Ｇ画素３Ｂ画素６表示パネル１５パルスタイミング決定回路１６クロック決定回路１７パルス発生回路１８ＡＮＤ回路（ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、
ｉ、…）２０サンプリング回路（ｒ、ｇ、ｂ）１０４動画・静止画識別回路１０７ＬＣＤ−パネル１１１切換回路１１２奇数フレーム用メモリー１１３偶数フレーム用メモリー１１４比較回路Ｄ１ＤフリップフロップＤ２ＤフリップフロップＤ３ＤフリップフロップＤ４ＤフリップフロップＶＲ映像信号ＶＧ映像信号ＶＢ映像信号Ｓｒ画素信号Ｓｇ画素信号Ｓｂ画素信号Ｌ長さ τ １ドット時間３τ ３ドット時間ＣＫＩクロック信号ＳＰ’ パルスＱ１パルスＱ２パルスＱ３パルスＣ１パルスＣ２パルスＣ３パルスＣ４パルスＣ５パルスＣ６パルスＡｒ１サンプリングパルスＡｇ１サンプリングパルスＡｂ１サンプリングパルスＡｒ２サンプリングパルスＡｇ２サンプリングパルスＡｂ２サンプリングパルスＡｒ３サンプリングパルスＡｇ３サンプリングパルスＡｂ３サンプリングパルスＳｒ１画素信号Ｓｇ１画素信号Ｓｂ１画素信号Ｓｒ２画素信号Ｓｇ２画素信号Ｓｂ２画素信号ＭＯＤＥモード信号

Claims

【特許請求の範囲】

【請求項１】１ドット期間の画素信号が時系列的に並ん
だ赤色、緑色、青色各々の映像信号をそれぞれ第１、第
２、第３サンプリングパルスの期間に取り込み保持する
保持手段を有し、各画素を行電極、列電極の交差する位
置にマトリクス状に配した表示パネルの随所にそれぞれ
赤色、緑色、青色用の３画素を隣接して配した表示装置
における前記各画素の列電極を前記保持手段からの画素
信号によって駆動するようにした表示装置の駆動回路に
おいて、前記映像信号が、動画であるか静止画であるかを識別す
る動画・静止画識別手段と、３ドット期間を周期とするクロック信号を発生する手段
と、スタートパルスを発生する手段と、前記クロック信号と前記スタートパルスに基づいて順次
３ドット期間遅れる制御パルスを生成する手段と、前記動画・静止画識別手段が動画であることを識別した
第１のモードでは、１ドット期間ずつ遅れる第１、第
２、第３タイミングパルスを順次生成し、静止画である
ことを識別した第２のモードでは、いずれも常時ハイレ
ベルとなる第１、第２、第３のタイミングパルスを生成
するタイミングパルス生成手段と、前記第１、第２、第３タイミングパルスを共通の前記制
御パルスで論理積をとって、前記第１、第２、第３サン
プリングパルスを生成する手段と、を具備することを特
徴とする表示装置の駆動回路。
【請求項２】動画・静止画識別手段は、映像信号の隣接
するフレーム間の信号を比較して、動画であるか静止画
であるかを識別するようにした請求項１に記載の表示装
置の駆動回路。
【請求項３】前記表示装置は液晶表示装置であることを
特徴とする請求項１に記載の表示装置の駆動回路。