JPH07326621A - 半導体素子の微細パターン形成方法 - Google Patents

半導体素子の微細パターン形成方法

Info

Publication number
JPH07326621A
JPH07326621A JP6325107A JP32510794A JPH07326621A JP H07326621 A JPH07326621 A JP H07326621A JP 6325107 A JP6325107 A JP 6325107A JP 32510794 A JP32510794 A JP 32510794A JP H07326621 A JPH07326621 A JP H07326621A
Authority
JP
Japan
Prior art keywords
layer
pattern
etching
lower layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6325107A
Other languages
English (en)
Other versions
JP2741175B2 (ja
Inventor
Jung Kim
政 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH07326621A publication Critical patent/JPH07326621A/ja
Application granted granted Critical
Publication of JP2741175B2 publication Critical patent/JP2741175B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】本発明の目的は微細パターンを有する高集積半
導体素子を容易に製造することにある。 【構成】微細パターンを形成しようとする導電層の上部
にエッチング比が互いに異なる物質を順次に蒸着して上
部層及び下部層の二階構造として形成する。下部層はウ
ェットエッチング工程によって予定深さで側面エッチン
グされる。このエッチングされた部位にフォトレジスト
のパターンが形成され、このフォトレジストのパターン
を用いて導電層を微細パターンとして造る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の微細パター
ン形成方法に関するものであって、特に微細パターンを
形成しようとする導電層の上部にエッチング比が互いに
異なる物質を順次に蒸着して上部層（Top Layer)及び下
部層（Bottom Layer）の二階構造として形成したのちウ
ェットエッチングによって下部層を予定深さで側面エッ
チングし、このエッチングされた部位にフォトレジスト
（Photoresist)を存在させるようにすることによって、
ウェットエッチングされただけの微細パターンが形成で
きるようにした高集積半導体素子の微細パターン形成方
法に関するものである。
【０００２】
【従来の技術】一般にDRAM、SRAM、ASICなどの高集積素
子であればあるほど単位セルの面積が減少されるように
なる。且つ、単位セル面積の縮小によってデザインルー
ルは減少されるようになる。
【０００３】
【発明が解決しようとする課題】半導体素子の製造工程
の時デザインルールの減少によって微細パターンを形成
する必要性はあるものの、パターン形成装備を用いた微
細パターン形成には限界がある。
【０００４】したがって、本発明は微細パターンを形成
しようとする導電層の上部にエッチング比が互いに異な
る物質を順次に蒸着して上部層及び下部層の二階構造と
して形成したのちウェットエッチングとして下部層を予
定深さで側面エッチングし、このエッチングされた部位
にはフォトレジストを存在させるようにすることによっ
て、ウェットエッチングされただけの微細パターンが形
成できるようにした高集積半導体素子の微細パターン形
成方法を提供することにその目的がある。
【０００５】
【課題を解決するための手段】前記した目的を達成する
ための本発明の微細パターン形成工程は基板上に導電層
を形成し、その上部にエッチング比が互いに異なる物質
を順次に蒸着して下部層及び上部層の二階構造を形成
し、上部層及び下部層をリソグラフィ及びエッチング工
程によって順次にエッチングして導電層上にパターンを
形成し、上部層と下部層からなったパターンをウェット
エッチング工程によって下部層のみを選択的に側面エッ
チングし、全体構造の上部にフォトレジストを塗布(Coa
ting）したのちブランケット(Blanket）エッチング工程
によってフォトレジストをエッチングし下部層がエッチ
ングされた部分にフォトレジストを残留せしめ、上部層
と下部層からなったパターンをエッチング工程によって
順次に除去して導電層上にフォトレジストのパターンを
残し、フォトレジストのパターンをエッチングマスクと
して露出させた部分の導電層をエッチングしたのち、フ
ォトレジストのパターンを除去して基板上に導電層のパ
ターンを形成することを特徴とする。
【０００６】
【作用】下層部はウェットエッチング工程によって予定
深さで側面エッチングされる。このエッチングされた部
位にフォトレジストのパターンが形成され、このフォト
レジストのパターンを用いて導電層を微細パターンとし
て造る。
【０００７】
【実施例】以下、添付された図面を参照して本発明を詳
細に説明する。図１Ａないし図１Ｉは本発明による高集
積半導体素子の微細パターンを形成する段階を説明する
ための素子の断面図である。
【０００８】図１Ａは基板１上に導電層２を形成し、そ
の上部にエッチング比が互いに異なる物質を順次に蒸着
して下部層３及び上部層４の二階構造を形成し、上部層
４の上部にリソグラフィ工程によってフォトレジストの
パターン５を形成した状態を示したものである。
【０００９】基板１は半導体素子の製造工程中に形成さ
れる絶縁膜である。下部層３は導電層２とエッチング比
が異なる酸化物または窒化物を蒸着して形成される。上
部層４は下部層３が酸化物として形成される場合、酸化
物とエッチング比が異なる窒化物またはポリシリコンを
蒸着し下部層３が窒化物として形成される場合、窒化物
とエッチング比が異なる酸化物が蒸着して形成される。
重要なのは上部層４と下部層３を形成する時、相互のエ
ッチング比の相違が大きい物質として形成されなければ
ならないということである。
【００１０】図１Ｂはフォトレジストのパターン５をエ
ッチングマスクとした非等方性(Anisotropic）エッチン
グ工程によって上部層４と下部層３を順次にエッチング
し上部層４と下部層３からなったパターンを形成した状
態を示したものである。
【００１１】図１Ｃはフォトレジストのパターン５を除
去した状態の断面図であり、図１Ｄはウェットエッチン
グ工程によって下部層３を選択的に側面エッチングして
導電層パターンが形成される領域を確保した状態を示し
たものである。
【００１２】下部層３が酸化物として形成された場合、
酸化物エッチング溶液を使用し、窒化物から形成された
場合、窒化物ウェトエッチング溶液を使用して下部層３
を選択的にエッチングする。
【００１３】図１Ｅは全体構造上にフォトレジスト６を
塗布した状態の断面図であり、図１Ｆは上部層４をエッ
チング防止層としたブランケット(Blanket）エッチング
工程によって導電層２が現れる時までフォトレジスト６
をエッチングして下部層３がウェットエッチング工程に
よってエッチングされた部分にフォトレジストのパター
ン６Ａを形成した状態を示したものである。
【００１４】図１Ｇは上部層４と下部層３からなったパ
ターンを順次に除去して導電層２上にフォトレジストの
パターン６Ａを残した状態を示したものである。図１Ｈ
はフォトレジストのパターン６Ａをエッチングマスクと
したエッチング工程によって露出された部分の導電層２
をエッチングした状態を示したものであり、図１Ｉはフ
ォトレジストのパターン６Ａを除去して微細な導電層パ
ターン２Ａが形成された状態を示したものである。
【００１５】導電層パターン２Ａの大きさは図１Ｄのウ
ェットエッチング工程の条件を調節して所望の大きさに
調節することができる。
【００１６】
【発明の効果】前述したように本発明によれば単純な工
程によって高集積半導体素子の微細パターンを容易に形
成することのできる卓越な効果がある。
【図面の簡単な説明】
【図１】本発明による高集積半導体素子の微細パターン
を形成する段階を説明するための素子の断面図である。
【符号の説明】
１ 基板 ２ 導電層 ２Ａ 導電層のパターン ３ 下部層 ４ 上部層 ５，６Ａ フォトレジストのパターン ６ フォトレジスト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の微細パターン形成方法におい
    て、基板上に導電層を形成し、その上部にエッチング比
    が互いに異なる物質を順次に蒸着し下部層及び上部層の
    二階構造として形成する段階と、前記段階から前記上部
    層及び下部層をリソグラフィ及びエッチング工程によっ
    て順次にエッチングし、前記導電層上にパターンを形成
    する段階と、前記段階から前記上部層と下部層からなっ
    たパターンをウェットエッチング工程によって前記下部
    層のみを選択的に側面エッチングする段階と、前記段階
    から全体構造の上部にフォトレジストを塗布したのちブ
    ランケットエッチング工程によって前記フォトレジスト
    をエッチングして前記下部層がエッチングされた部分に
    フォトレジストを残留せしめる段階と、前記段階から前
    記上部層と下部層からなったパターンをエッチング工程
    によって順次に除去して前記導電層上にフォトレジスト
    のパターンを残す段階と、前記段階から前記フォトレジ
    ストのパターンをエッチングマスクとして露出された部
    分の導電層をエッチングしたのち前記フォトレジストの
    パターンを除去して前記基板上に導電層のパターンを形
    成する段階からなることを特徴とする半導体素子の微細
    パターン形成方法。
  2. 【請求項２】第１請求項において、前記下部層は前記導
    電層とエッチング比が異なる酸化物であり、前記上部層
    は前記下部層とエッチング比が異なる窒化物であること
    を特徴とする半導体素子の微細パターン形成方法。
  3. 【請求項３】第１請求項において、前記下部層は前記導
    電層とエッチング比が異なる窒化物であり、前記上部層
    は前記下部層とエッチング比が異なる酸化物であること
    を特徴とする半導体素子の微細パターン形成方法。
  4. 【請求項４】第１請求項において、前記下部層が前記導
    電層とエッチング比が異なる酸化物または窒化物であ
    り、前記上部層は前記下部層とエッチング比が異なるポ
    リシリコンであることを特徴とする半導体素子の微細パ
    ターン形成方法。
  5. 【請求項５】第１請求項において、前記上部層と下部層
    からなった非等方性エッチング工程によって形成される
    ことを特徴とする半導体素子の微細パターン形成方法。
  6. 【請求項６】第１請求項において、前記導電層のパター
    ンは前記ウェットエッチング工程の条件を調節してその
    大きさを調節することを特徴とする半導体素子の微細パ
    ターン形成方法。
JP6325107A 1993-12-27 1994-12-27 半導体素子の微細パターン形成方法 Expired - Fee Related JP2741175B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR93-29799 1993-12-27
KR1019930029799A KR0122315B1 (ko) 1993-12-27 1993-12-27 고집적 반도체 소자의 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
JPH07326621A true JPH07326621A (ja) 1995-12-12
JP2741175B2 JP2741175B2 (ja) 1998-04-15

Family

ID=19372801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6325107A Expired - Fee Related JP2741175B2 (ja) 1993-12-27 1994-12-27 半導体素子の微細パターン形成方法

Country Status (3)

Country Link
JP (1) JP2741175B2 (ja)
KR (1) KR0122315B1 (ja)
DE (1) DE4446852A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009031462A1 (ja) * 2007-09-07 2009-03-12 Tokyo Electron Limited 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005008478B3 (de) * 2005-02-24 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung von sublithographischen Strukturen
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009031462A1 (ja) * 2007-09-07 2009-03-12 Tokyo Electron Limited 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2009065000A (ja) * 2007-09-07 2009-03-26 Tokyo Electron Ltd 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
US8263320B2 (en) 2007-09-07 2012-09-11 Tokyo Electron Limited Method, program and system for processing substrate

Also Published As

Publication number Publication date
JP2741175B2 (ja) 1998-04-15
KR0122315B1 (ko) 1997-11-26
DE4446852A1 (de) 1995-06-29

Similar Documents

Publication Publication Date Title
JP2952217B2 (ja) ヘテロ接合バイポーラトランジスタにおいてエミッタメサに対するベースオーミック金属の間隔を制御する方法
US4523976A (en) Method for forming semiconductor devices
JPH11330245A (ja) 半導体装置のコンタクト形成方法
US5294296A (en) Method for manufacturing a contact hole of a semiconductor device
US5512509A (en) Method for forming an isolation layer in a semiconductor device
US5915198A (en) Contact process using taper contact etching and polycide step
JP2741175B2 (ja) 半導体素子の微細パターン形成方法
JP2896072B2 (ja) 半導体素子のフィールド酸化膜の形成方法
JP2708729B2 (ja) 半導体素子のコンタクトホール形成方法
JP2597424B2 (ja) 半導体装置の製造方法
JPH05299440A (ja) 半導体装置の製造方法
JPH05110099A (ja) 薄膜トランジスタの製造方法
JPS63258020A (ja) 素子分離パタ−ンの形成方法
JPS583244A (ja) 半導体装置の製造方法
JP2694777B2 (ja) 半導体装置の製造方法
KR0122508B1 (ko) 미세콘택홀 형성방법
JPH0327521A (ja) Ｍｏｓ型トランジスタの製造方法
JPS61287233A (ja) 半導体装置の製造方法
KR100247642B1 (ko) 반도체 소자의 콘택홀 형성방법
JPH04155816A (ja) 半導体装置の製造方法
JPH0555462A (ja) 半導体装置の製造方法
JPH06310420A (ja) パターン形成方法
JPH06302540A (ja) 半導体装置におけるコンタクト部形成方法
JP2004235297A (ja) 半導体装置の製造方法
JPH06140516A (ja) コンタクト形成方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080130

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090130

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090130

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100130

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees