JPH05299440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05299440A JPH05299440A JP7076391A JP7076391A JPH05299440A JP H05299440 A JPH05299440 A JP H05299440A JP 7076391 A JP7076391 A JP 7076391A JP 7076391 A JP7076391 A JP 7076391A JP H05299440 A JPH05299440 A JP H05299440A
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- Japan
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- gate electrode
- gate
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Abstract
(57)【要約】
【目的】 寄生容量の発生がなく、かつ製造工程を簡易
化した半導体装置の製造方法を得る。 【構成】 半導体基板１上の半導体活性層２上に絶縁膜
からなるスペ−サ層９を設け、フォトレジスト１０を塗
布してゲ−トパタ−ニングした後、このフォトレジスト
１０をマスクにしてスペ−サ層９をエッチング除去し、
次に全面に絶縁膜１１を積層する。さらにこの上にＴ型
形状のフォトレジスト７をパタ−ニングし、絶縁膜１１
をエッチング後、このスペ−サ層９をマスクとしたセル
フアラインによりエッチングによりリセス領域４を形成
し、さらにＴ型形状のゲ−ト電極８を形成し、リフトオ
フしてリセス領域４およびゲ−ト電極８に接する絶縁膜
等が存在しないようにしたことを特徴としている。
化した半導体装置の製造方法を得る。 【構成】 半導体基板１上の半導体活性層２上に絶縁膜
からなるスペ−サ層９を設け、フォトレジスト１０を塗
布してゲ−トパタ−ニングした後、このフォトレジスト
１０をマスクにしてスペ−サ層９をエッチング除去し、
次に全面に絶縁膜１１を積層する。さらにこの上にＴ型
形状のフォトレジスト７をパタ−ニングし、絶縁膜１１
をエッチング後、このスペ−サ層９をマスクとしたセル
フアラインによりエッチングによりリセス領域４を形成
し、さらにＴ型形状のゲ−ト電極８を形成し、リフトオ
フしてリセス領域４およびゲ−ト電極８に接する絶縁膜
等が存在しないようにしたことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に電界効果トランジスタなどのゲ−ト電極の
形成方法に関するものである。
に係り、特に電界効果トランジスタなどのゲ−ト電極の
形成方法に関するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｅ）および図４（ａ），
（ｂ）は従来の半導体装置の製造方法をその製造工程順
に示した断面図である。これらの図において、１は半導
体基板、２はこの半導体基板１上に形成された半導体活
性層、３はフォトレジスト、４は前記半導体活性層２に
形成されたリセス領域、５は窒化シリコン等からなる絶
縁膜、６，７はフォトレジスト、８は前記リセス領域４
内に形成されたゲ−ト電極、８０はゲ−ト電極金属であ
る。
（ｂ）は従来の半導体装置の製造方法をその製造工程順
に示した断面図である。これらの図において、１は半導
体基板、２はこの半導体基板１上に形成された半導体活
性層、３はフォトレジスト、４は前記半導体活性層２に
形成されたリセス領域、５は窒化シリコン等からなる絶
縁膜、６，７はフォトレジスト、８は前記リセス領域４
内に形成されたゲ−ト電極、８０はゲ−ト電極金属であ
る。
【０００３】次に、図３および図４によりＴ型形状のの
ゲ−ト電極を有する半導体装置の製造工程について説明
する。まず、図３（ａ）に示すように、半導体基板１上
に形成された半導体活性層２上全面にフォトレジスト３
を塗布した後、パタ−ニングが行われる。このフォトレ
ジスト３をマスクに半導体活性層２を所望の量だけエッ
チングし、リセス領域４を形成する。次に、図３（ｂ）
に示すように、フォトレジスト３を除去した後、窒化シ
リコン等からなる絶縁膜５をプラズマＣＶＤ等により
０．３μｍ程度の厚さで形成する。次に、図３（ｃ）に
示すように、絶縁膜５上にフォトレジスト６を塗布し、
ゲ−ト形成のためのパタ−ニングを行う。この時、図示
したように、フォトレジスト６のパタ−ニングによる開
口部はリセス領域４内に入るように形成する。次に、図
３（ｄ）に示すように、フォトレジスト６をマスクにし
て絶縁膜５をエッチングする。エッチングはＲＩＥ（反
応性イオンエッチング）などによる異方性エッチングを
行う。この場合、絶縁膜５の開口幅ｌがゲ−ト長を決め
ることになる。次に、図３（ｅ）に示すように、フォト
レジスト６を除去した後、新たなフォトレジスト７を塗
布し、パタ−ニングを行う。フォトレジスト７のパタ−
ニングはＴ型形状を得るために絶縁膜５の開口幅ｌより
広く開口する。ここで、レジストプロファイルはリフト
オフ性向上のため、逆テ−パ−になっている方が望まし
い。次に、図４（ａ）に示すように、ゲ−ト電極金属８
０を真空蒸着等により被着する。さらに、図４（ｂ）に
示すように、リフトオフによりフォトレジスト７および
フォトレジスト７上の不要のゲ−ト電極金属８０を除去
し、Ｔ型形状のゲ−ト電極８を有する半導体装置が形成
される。図４（ｂ）では、絶縁膜５を除去していない場
合を示したが、図５に示すように、ゲ−ト電極８に接す
る部分だけ絶縁膜５を残したり、図６に示すように、全
て除去する場合もある。絶縁膜５の除去は、ＲＩＥやプ
ラズマエッチング等で行う。
ゲ−ト電極を有する半導体装置の製造工程について説明
する。まず、図３（ａ）に示すように、半導体基板１上
に形成された半導体活性層２上全面にフォトレジスト３
を塗布した後、パタ−ニングが行われる。このフォトレ
ジスト３をマスクに半導体活性層２を所望の量だけエッ
チングし、リセス領域４を形成する。次に、図３（ｂ）
に示すように、フォトレジスト３を除去した後、窒化シ
リコン等からなる絶縁膜５をプラズマＣＶＤ等により
０．３μｍ程度の厚さで形成する。次に、図３（ｃ）に
示すように、絶縁膜５上にフォトレジスト６を塗布し、
ゲ−ト形成のためのパタ−ニングを行う。この時、図示
したように、フォトレジスト６のパタ−ニングによる開
口部はリセス領域４内に入るように形成する。次に、図
３（ｄ）に示すように、フォトレジスト６をマスクにし
て絶縁膜５をエッチングする。エッチングはＲＩＥ（反
応性イオンエッチング）などによる異方性エッチングを
行う。この場合、絶縁膜５の開口幅ｌがゲ−ト長を決め
ることになる。次に、図３（ｅ）に示すように、フォト
レジスト６を除去した後、新たなフォトレジスト７を塗
布し、パタ−ニングを行う。フォトレジスト７のパタ−
ニングはＴ型形状を得るために絶縁膜５の開口幅ｌより
広く開口する。ここで、レジストプロファイルはリフト
オフ性向上のため、逆テ−パ−になっている方が望まし
い。次に、図４（ａ）に示すように、ゲ−ト電極金属８
０を真空蒸着等により被着する。さらに、図４（ｂ）に
示すように、リフトオフによりフォトレジスト７および
フォトレジスト７上の不要のゲ−ト電極金属８０を除去
し、Ｔ型形状のゲ−ト電極８を有する半導体装置が形成
される。図４（ｂ）では、絶縁膜５を除去していない場
合を示したが、図５に示すように、ゲ−ト電極８に接す
る部分だけ絶縁膜５を残したり、図６に示すように、全
て除去する場合もある。絶縁膜５の除去は、ＲＩＥやプ
ラズマエッチング等で行う。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように形成されるが、リセス領域４内にゲ−トパタ
−ニングするのが不安定であり、かつＴ型形状のゲ−ト
電極８と半導体活性層２が絶縁膜５を介して余分な寄生
容量を持つことになる。余分な寄生容量を持たせないよ
うに絶縁膜５を除去してしまう場合、リセス領域４での
ドライエッチングによるダメ−ジがデバイス特性へ影響
を与えることが懸念されるなどの問題点があった。
上のように形成されるが、リセス領域４内にゲ−トパタ
−ニングするのが不安定であり、かつＴ型形状のゲ−ト
電極８と半導体活性層２が絶縁膜５を介して余分な寄生
容量を持つことになる。余分な寄生容量を持たせないよ
うに絶縁膜５を除去してしまう場合、リセス領域４での
ドライエッチングによるダメ−ジがデバイス特性へ影響
を与えることが懸念されるなどの問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、ゲ−トパタ−ニングに対しセル
フアラインでリセス領域が形成できるとともに、余分な
寄生容量が発生しないうえ、リセス領域にドライエッチ
ングダメ−ジが入る工程がない半導体装置の製造方法を
得ることを目的とする。
ためになされたもので、ゲ−トパタ−ニングに対しセル
フアラインでリセス領域が形成できるとともに、余分な
寄生容量が発生しないうえ、リセス領域にドライエッチ
ングダメ−ジが入る工程がない半導体装置の製造方法を
得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上の半導体活性層上に絶縁膜
からなるスペ−サ層を設け、フォトレジストを塗布して
ゲ−トパタ−ニングした後、このフォトレジストをマス
クにして前記スペ−サ層をエッチング除去し、全面に絶
縁膜を積層した後、レジストを塗布してＴ型形状に上部
ゲ−トパタ−ニングし、前記スペ−サ層をマスクとした
エッチングによりリセス領域を形成するようにし、さら
に、Ｔ型形状のゲ−ト電極の形成に際し、リフトオフ後
にはリセス領域およびゲ−ト電極に接する絶縁膜がない
ようにするものである。
の製造方法は、半導体基板上の半導体活性層上に絶縁膜
からなるスペ−サ層を設け、フォトレジストを塗布して
ゲ−トパタ−ニングした後、このフォトレジストをマス
クにして前記スペ−サ層をエッチング除去し、全面に絶
縁膜を積層した後、レジストを塗布してＴ型形状に上部
ゲ−トパタ−ニングし、前記スペ−サ層をマスクとした
エッチングによりリセス領域を形成するようにし、さら
に、Ｔ型形状のゲ−ト電極の形成に際し、リフトオフ後
にはリセス領域およびゲ−ト電極に接する絶縁膜がない
ようにするものである。
【０００７】
【作用】本発明においては、スペ−サ層を介在させ、ス
ペ−サ層をマスクとしてリセス領域を形成するため、ゲ
−トパタ−ニングに対しセルフアラインでリセス領域を
形成できるとともに、ゲ−ト電極形成ではリセス領域お
よびゲ−ト電極に接する絶縁膜がないため、余分な寄生
容量の発生がなく、絶縁膜除去の工程も不要なので、ド
ライエッチングダメ−ジの心配がない。
ペ−サ層をマスクとしてリセス領域を形成するため、ゲ
−トパタ−ニングに対しセルフアラインでリセス領域を
形成できるとともに、ゲ−ト電極形成ではリセス領域お
よびゲ−ト電極に接する絶縁膜がないため、余分な寄生
容量の発生がなく、絶縁膜除去の工程も不要なので、ド
ライエッチングダメ−ジの心配がない。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は本
発明の半導体装置の製造方法の一実施例を示す工程断面
図である。図１および図２において、１は半導体基板、
２はこの半導体基板１上に形成された半導体活性層、４
はこの半導体活性層２に形成されたリセス領域、７はフ
ォトレジスト、８はＴ型形状のゲ−ト電極、９はスペ−
サ層、１０はフォトレジスト、１１は絶縁膜、８０はゲ
−ト電極金属である。
る。図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は本
発明の半導体装置の製造方法の一実施例を示す工程断面
図である。図１および図２において、１は半導体基板、
２はこの半導体基板１上に形成された半導体活性層、４
はこの半導体活性層２に形成されたリセス領域、７はフ
ォトレジスト、８はＴ型形状のゲ−ト電極、９はスペ−
サ層、１０はフォトレジスト、１１は絶縁膜、８０はゲ
−ト電極金属である。
【０００９】次に、本発明による半導体装置の製造工程
について説明する。まず、図１（ａ）に示すように、半
導体基板１上に半導体活性層２を形成し、この半導体活
性層２上に窒化シリコン等からなるスペ−サ層９を０．
１μｍ程度積層した後、フォトレジスト１０を塗布し、
ゲ−トパタ−ニングを行う。次に、図１（ｂ）に示すよ
うに、フォトレジスト１０をマスクにしてスペ−サ層９
をエッチング除去する。この時、エッチングはＲＩＥ等
による異方性エッチングを行う。次に、図１（ｃ）に示
すように、スペ−サ層９とは膜質の異なる絶縁膜１１を
全面に積層する。絶縁膜１１の役割りは次工程において
塗布するフォトレジストがゲ−トパタ−ニングを施した
フォトレジスト１０とミキシングするのを抑制すること
である。次に、図１（ｄ）に示すように、絶縁膜１１上
にフォトレジスト７を塗布し、Ｔ型形状の上部を決める
パタ−ニングを行う。レジストプロファイルは従来と同
様、逆テ−パ−になる方が望ましい。次に、図２（ａ）
に示すように、フォトレジスト７をマスクにして絶縁膜
１１をエッチングする。この時のエッチングはウエッ
ト，ドライどちらの方法でも構わない。次に、図２
（ｂ）に示すように、ＦＥＴ耐圧向上を考慮し、必要な
量だけスペ−サ層９をサイドエッチングした後、スペ−
サ層９をマスクにして半導体活性層２をエッチングし、
リセス領域４を形成する。ここで、リセス領域４はゲ−
トパタ−ニングに対しセルフアラインで形成されるの
で、従来のようなマスク合わせの不安定が解消される。
次に、図２（ｃ）に示すように、ゲ−ト電極金属８０を
真空蒸着等により被着した後、リフトオフによりフォト
レジスト７，１０および絶縁膜１１，フォトレジスト７
上の不要のゲ−ト電極金属８０を除去し、図２（ｄ）に
示すようなＴ型形状のゲ−ト電極８を有する半導体装置
が形成される。
について説明する。まず、図１（ａ）に示すように、半
導体基板１上に半導体活性層２を形成し、この半導体活
性層２上に窒化シリコン等からなるスペ−サ層９を０．
１μｍ程度積層した後、フォトレジスト１０を塗布し、
ゲ−トパタ−ニングを行う。次に、図１（ｂ）に示すよ
うに、フォトレジスト１０をマスクにしてスペ−サ層９
をエッチング除去する。この時、エッチングはＲＩＥ等
による異方性エッチングを行う。次に、図１（ｃ）に示
すように、スペ−サ層９とは膜質の異なる絶縁膜１１を
全面に積層する。絶縁膜１１の役割りは次工程において
塗布するフォトレジストがゲ−トパタ−ニングを施した
フォトレジスト１０とミキシングするのを抑制すること
である。次に、図１（ｄ）に示すように、絶縁膜１１上
にフォトレジスト７を塗布し、Ｔ型形状の上部を決める
パタ−ニングを行う。レジストプロファイルは従来と同
様、逆テ−パ−になる方が望ましい。次に、図２（ａ）
に示すように、フォトレジスト７をマスクにして絶縁膜
１１をエッチングする。この時のエッチングはウエッ
ト，ドライどちらの方法でも構わない。次に、図２
（ｂ）に示すように、ＦＥＴ耐圧向上を考慮し、必要な
量だけスペ−サ層９をサイドエッチングした後、スペ−
サ層９をマスクにして半導体活性層２をエッチングし、
リセス領域４を形成する。ここで、リセス領域４はゲ−
トパタ−ニングに対しセルフアラインで形成されるの
で、従来のようなマスク合わせの不安定が解消される。
次に、図２（ｃ）に示すように、ゲ−ト電極金属８０を
真空蒸着等により被着した後、リフトオフによりフォト
レジスト７，１０および絶縁膜１１，フォトレジスト７
上の不要のゲ−ト電極金属８０を除去し、図２（ｄ）に
示すようなＴ型形状のゲ−ト電極８を有する半導体装置
が形成される。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
ゲ−トパタ−ニングするフォトレジストの下にスペ−サ
層を介在させることで、ゲ−トパタ−ニングに対しセル
フアラインでリセス領域が形成できるようになるうえ、
リセス領域およびゲ−ト電極に接する絶縁膜等がないた
め、余分な寄生容量の発生もなくなり、絶縁膜除去の工
程も不要となり、ドライエッチングダメ−ジもなくなる
等の効果がある。
ゲ−トパタ−ニングするフォトレジストの下にスペ−サ
層を介在させることで、ゲ−トパタ−ニングに対しセル
フアラインでリセス領域が形成できるようになるうえ、
リセス領域およびゲ−ト電極に接する絶縁膜等がないた
め、余分な寄生容量の発生もなくなり、絶縁膜除去の工
程も不要となり、ドライエッチングダメ−ジもなくなる
等の効果がある。
【図１】本発明の半導体装置の製造方法の一実施例を示
す工程断面図である。
す工程断面図である。
【図２】図１に引き続く本発明の半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図３】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図４】図３に引き続く従来の半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】従来の他の半導体装置を示す断面図である。
【図６】従来のさらに他の半導体装置を示す断面図であ
る。
る。
１ 半導体基板 ２ 半導体活性層 ４ リセス領域 ７ フォトレジスト ８ ゲ−ト電極 ９ スペ−サ層 １０ フォトレジスト １１ 絶縁膜 ８０ ゲ−ト電極金属
Claims (1)
- 【請求項１】半導体基板上に形成された半導体活性層上
に絶縁膜からなるスペ−サ層を形成する工程，前記スペ
−サ層上にフォトレジストを塗布した後、ゲ−トパタ−
ニングする工程，ゲ−トパタ−ニングされたフォトレジ
ストをマスクにして前記スペ−サ層をエッチングする工
程，全面に絶縁膜を積層した後、前記フォトレジストと
異なるフォトレジストを塗布しＴ型形状に上部ゲ−トパ
タ−ニングを行う工程，前記Ｔ型形状のフォトレジスト
をマスクにして前記絶縁膜をエッチングする工程，前記
スペ−サ層を所望の量だけサイドエッチングした後、こ
のスペ−サ層をマスクとして前記半導体活性層をエッチ
ングしリセス領域を形成する工程，全面にゲ−ト電極金
属を被着する工程，リフトオフにより前記フォトレジス
ト，絶縁膜およびフォトレジスト上の不要のゲ−ト電極
金属を除去し、Ｔ型形状のゲ−ト電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076391A JPH05299440A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076391A JPH05299440A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299440A true JPH05299440A (ja) | 1993-11-12 |
Family
ID=13440877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076391A Pending JPH05299440A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299440A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195404A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 微細ｔ型電極及びその形成法 |
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| JPH0964064A (ja) * | 1995-08-24 | 1997-03-07 | Nec Corp | 半導体装置の製造方法 |
| CN100446185C (zh) * | 2005-11-29 | 2008-12-24 | 韩国电子通信研究院 | 形成t或伽玛形电极的方法 |
-
1991
- 1991-04-03 JP JP7076391A patent/JPH05299440A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| JPH08195404A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 微細ｔ型電極及びその形成法 |
| JPH0964064A (ja) * | 1995-08-24 | 1997-03-07 | Nec Corp | 半導体装置の製造方法 |
| CN100446185C (zh) * | 2005-11-29 | 2008-12-24 | 韩国电子通信研究院 | 形成t或伽玛形电极的方法 |
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