JPH07326775A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07326775A JPH07326775A JP6141115A JP14111594A JPH07326775A JP H07326775 A JPH07326775 A JP H07326775A JP 6141115 A JP6141115 A JP 6141115A JP 14111594 A JP14111594 A JP 14111594A JP H07326775 A JPH07326775 A JP H07326775A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- conductive film
- electrode
- resistive
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ダイオードの抵抗性フィールドプレートの抵
抗値の増大を図る。 【構成】 抵抗性フィールドプレートを構成するＳＩＰ
ＯＳから成る抵抗性導電膜９を帯状高抵抗導電膜１５ａ
〜１５ｄの集まりで形成する。これにより、抵抗性導電
膜９の抵抗値の増大を図る。
抗値の増大を図る。 【構成】 抵抗性フィールドプレートを構成するＳＩＰ
ＯＳから成る抵抗性導電膜９を帯状高抵抗導電膜１５ａ
〜１５ｄの集まりで形成する。これにより、抵抗性導電
膜９の抵抗値の増大を図る。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗性フィールドプレ
ートを有する半導体装置に関する。
ートを有する半導体装置に関する。
【０００２】
【従来の技術】プレーナ型半導体装置では逆バイアスを
印加したとき、ＰＮ接合の周辺部分（わん曲部分）の耐
圧がＰＮ接合の中央部分（平面部分）の耐圧に比べて低
いことが知られている。これはＰＮ接合の周辺部分に電
界集中が生じ易いためであり、高耐圧化が困難な要因と
なっている。かかる問題を解決する手段として、特開昭
５８−５３８６０号公報等には抵抗性フィールドプレー
トを備えた高耐圧化構造が開示されている。この高耐圧
化構造を採用した高耐圧ダイオードは、図１に示すよう
に、Ｎ+ 型半導体領域１、Ｎ型半導体領域２、Ｐ型半導
体領域３及びＮ+型半導体領域４を備えた半導体基板５
と、半導体基板５の一方の主面に形成された絶縁膜６の
開口を通じてそれぞれＰ型半導体領域３及びＮ+ 型半導
体領域４に電気的に接続された第１及び第２の金属膜
（低抵抗導電膜）７、８と、第１及び第２の金属膜７、
８の間を橋渡しするように形成された高抵抗導電膜９
と、半導体基板５の他方の主面に形成された第３の金属
膜（低抵抗導電膜）１０を有する。ここで、第１の金属
膜７はアノード電極であり、第３の金属膜１０はカソー
ド電極である。また、Ｎ+ 型半導体領域１及びＮ型半導
体領域２はダイオードのカソード領域であり、Ｎ型半導
体領域２よりも抵抗率の低いＰ型半導体領域３はアノー
ド領域である。また、第２の金属膜８はＥＱＲ（等電位
リング）電極である。高抵抗導電膜９はシート抵抗が１
０6 〜１０14Ω／□程度のものである。この高抵抗導電
膜９は、第１の金属膜７と第２の金属膜８の間に位置す
る絶縁膜６の上面全体に形成されており、第１の金属膜
７を環状に包囲し、所謂抵抗性フィールドプレートとし
て機能してＰＮ接合の周辺の耐圧向上に寄与する。
印加したとき、ＰＮ接合の周辺部分（わん曲部分）の耐
圧がＰＮ接合の中央部分（平面部分）の耐圧に比べて低
いことが知られている。これはＰＮ接合の周辺部分に電
界集中が生じ易いためであり、高耐圧化が困難な要因と
なっている。かかる問題を解決する手段として、特開昭
５８−５３８６０号公報等には抵抗性フィールドプレー
トを備えた高耐圧化構造が開示されている。この高耐圧
化構造を採用した高耐圧ダイオードは、図１に示すよう
に、Ｎ+ 型半導体領域１、Ｎ型半導体領域２、Ｐ型半導
体領域３及びＮ+型半導体領域４を備えた半導体基板５
と、半導体基板５の一方の主面に形成された絶縁膜６の
開口を通じてそれぞれＰ型半導体領域３及びＮ+ 型半導
体領域４に電気的に接続された第１及び第２の金属膜
（低抵抗導電膜）７、８と、第１及び第２の金属膜７、
８の間を橋渡しするように形成された高抵抗導電膜９
と、半導体基板５の他方の主面に形成された第３の金属
膜（低抵抗導電膜）１０を有する。ここで、第１の金属
膜７はアノード電極であり、第３の金属膜１０はカソー
ド電極である。また、Ｎ+ 型半導体領域１及びＮ型半導
体領域２はダイオードのカソード領域であり、Ｎ型半導
体領域２よりも抵抗率の低いＰ型半導体領域３はアノー
ド領域である。また、第２の金属膜８はＥＱＲ（等電位
リング）電極である。高抵抗導電膜９はシート抵抗が１
０6 〜１０14Ω／□程度のものである。この高抵抗導電
膜９は、第１の金属膜７と第２の金属膜８の間に位置す
る絶縁膜６の上面全体に形成されており、第１の金属膜
７を環状に包囲し、所謂抵抗性フィールドプレートとし
て機能してＰＮ接合の周辺の耐圧向上に寄与する。
【０００３】図１のダイオードにおいて、Ｎ型半導体領
域２とＰ型半導体領域３によって形成されるＰＮ接合１
１が逆方向バイアス状態となるように、第１及び第３の
金属膜７、１０間に電圧を印加すると、高抵抗導電膜９
にＮ+ 型半導体領域４との接続側（外周側）から第１の
金属膜７との接続側（内周側）に向って微少電流が流れ
る。このため、高抵抗導電膜９にはこの微少電流に基づ
く電圧降下によってＮ+ 型半導体領域４側から第１の金
属膜７側に向ってその電位が線形的（直線的）に減少す
る電位勾配が生じる。この結果、高抵抗導電膜９はその
電位が線形に変化したフィールドプレートとして機能
し、ＰＮ接合１１に隣接して生成させる空乏層１２を良
好に広げ、ＰＮ接合周辺部分の電界集中を緩和させ、耐
圧向上に寄与する。
域２とＰ型半導体領域３によって形成されるＰＮ接合１
１が逆方向バイアス状態となるように、第１及び第３の
金属膜７、１０間に電圧を印加すると、高抵抗導電膜９
にＮ+ 型半導体領域４との接続側（外周側）から第１の
金属膜７との接続側（内周側）に向って微少電流が流れ
る。このため、高抵抗導電膜９にはこの微少電流に基づ
く電圧降下によってＮ+ 型半導体領域４側から第１の金
属膜７側に向ってその電位が線形的（直線的）に減少す
る電位勾配が生じる。この結果、高抵抗導電膜９はその
電位が線形に変化したフィールドプレートとして機能
し、ＰＮ接合１１に隣接して生成させる空乏層１２を良
好に広げ、ＰＮ接合周辺部分の電界集中を緩和させ、耐
圧向上に寄与する。
【０００４】
【発明が解決しようとする課題】ところで、図１のダイ
オードでは、ＰＮ接合に逆方向バイアスを印加すると、
ＰＮ接合１１を介して流れる漏れ電流と高抵抗導電膜９
を介して流れる漏れ電流とが生じる。この漏れ電流レベ
ルは極力小さいことが望ましい。このためには、高抵抗
導電膜９の抵抗値を増加して抵抗性フィールドプレート
を介して流れる漏れ電流を少しでも小さくする必要があ
る。高抵抗導電膜９の抵抗率及び長さを大きくし、膜厚
を小さくすれば、この抵抗値は大きくなる。しかし、高
抵抗導電膜９の抵抗率及び長さを増大させること及び膜
厚を減少させることにも限界がある。また、高抵抗導電
膜９が半導体材料を含む膜の場合には、この抵抗値は温
度上昇によって減少する。このため、室温環境下での使
用では漏れ電流の値が許容レベルであっても、高温環境
下の使用においては許容レベルを越えることがある。更
に、漏れ電流の増大が著しい場合には、熱暴走の虞れも
あり、抵抗性フィールドプレートの実用化を妨げる要因
となっていた。なお、上述のような問題はショットキバ
リア半導体装置においても生じる。
オードでは、ＰＮ接合に逆方向バイアスを印加すると、
ＰＮ接合１１を介して流れる漏れ電流と高抵抗導電膜９
を介して流れる漏れ電流とが生じる。この漏れ電流レベ
ルは極力小さいことが望ましい。このためには、高抵抗
導電膜９の抵抗値を増加して抵抗性フィールドプレート
を介して流れる漏れ電流を少しでも小さくする必要があ
る。高抵抗導電膜９の抵抗率及び長さを大きくし、膜厚
を小さくすれば、この抵抗値は大きくなる。しかし、高
抵抗導電膜９の抵抗率及び長さを増大させること及び膜
厚を減少させることにも限界がある。また、高抵抗導電
膜９が半導体材料を含む膜の場合には、この抵抗値は温
度上昇によって減少する。このため、室温環境下での使
用では漏れ電流の値が許容レベルであっても、高温環境
下の使用においては許容レベルを越えることがある。更
に、漏れ電流の増大が著しい場合には、熱暴走の虞れも
あり、抵抗性フィールドプレートの実用化を妨げる要因
となっていた。なお、上述のような問題はショットキバ
リア半導体装置においても生じる。
【０００５】そこで、本発明の目的は、抵抗性フィール
ドプレートの抵抗値の増大を容易に達成することができ
る半導体装置を提供することにある。
ドプレートの抵抗値の増大を容易に達成することができ
る半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、実質的に平坦な表面を有すると共に第１及
び第２の半導体領域を含み、前記第１の半導体領域は前
記表面に露出する部分を有すると共に第１の導電型を有
し、前記第２の半導体領域は前記表面を露出する部分を
有するように前記第１の半導体領域の中に島状に配置さ
れていると共に前記第１の導電型と反対の第２導電型を
有している半導体基体と、前記第２の半導体領域に直接
又は間接に接続された第１の電極と、前記第１の半導体
領域に直接又は間接に接続された第２の電極と、前記第
１の電極を囲むように前記半導体基体の表面上に形成さ
れた絶縁膜と、前記第２の半導体領域を囲む前記第１の
半導体領域の表面に対向するように前記絶縁膜上に配置
され、且つその内周側部分が前記第１の電極に接続さ
れ、その外周側部分が前記第１の半導体領域に接続され
ている抵抗性導電膜とを備えた半導体装置において、前
記抵抗性導電膜に孔が形成され、前記抵抗性導電膜が帯
状部分を有し、前記孔は前記第１及び第２の半導体領域
間のＰＮ接合に少なくとも定格の逆バイアス電圧が印加
されている時に、前記孔に対向する前記第１の半導体領
域の部分にも空乏層を生じさせることができる大きさに
設定されていることを特徴とする半導体装置に係わるも
のである。なお、請求項２に示すようにショットキバリ
ア半導体装置を構成することもできる。
の本発明は、実質的に平坦な表面を有すると共に第１及
び第２の半導体領域を含み、前記第１の半導体領域は前
記表面に露出する部分を有すると共に第１の導電型を有
し、前記第２の半導体領域は前記表面を露出する部分を
有するように前記第１の半導体領域の中に島状に配置さ
れていると共に前記第１の導電型と反対の第２導電型を
有している半導体基体と、前記第２の半導体領域に直接
又は間接に接続された第１の電極と、前記第１の半導体
領域に直接又は間接に接続された第２の電極と、前記第
１の電極を囲むように前記半導体基体の表面上に形成さ
れた絶縁膜と、前記第２の半導体領域を囲む前記第１の
半導体領域の表面に対向するように前記絶縁膜上に配置
され、且つその内周側部分が前記第１の電極に接続さ
れ、その外周側部分が前記第１の半導体領域に接続され
ている抵抗性導電膜とを備えた半導体装置において、前
記抵抗性導電膜に孔が形成され、前記抵抗性導電膜が帯
状部分を有し、前記孔は前記第１及び第２の半導体領域
間のＰＮ接合に少なくとも定格の逆バイアス電圧が印加
されている時に、前記孔に対向する前記第１の半導体領
域の部分にも空乏層を生じさせることができる大きさに
設定されていることを特徴とする半導体装置に係わるも
のである。なお、請求項２に示すようにショットキバリ
ア半導体装置を構成することもできる。
【０００７】
【発明の作用及び効果】各請求項の発明においては、抵
抗性導電膜が帯状部分を有するので、従来の全面に形成
する場合に比べて抵抗値を大きくすることができる。即
ち、抵抗性導電膜の抵抗率又は膜厚又は長さに頼らない
で抵抗値の増大を図ることができる。抵抗性導電膜の孔
は、これに対向する半導体領域にも空乏層の横の広がり
の作用に基づいて空乏層を生じさせることができる範囲
の大きさに形成されているので、空乏層の連続性は確保
される。上述のように抵抗性導電膜の抵抗値を大きくす
ると、洩れ電流特性を低下させずに半導体装置の耐圧が
向上する。
抗性導電膜が帯状部分を有するので、従来の全面に形成
する場合に比べて抵抗値を大きくすることができる。即
ち、抵抗性導電膜の抵抗率又は膜厚又は長さに頼らない
で抵抗値の増大を図ることができる。抵抗性導電膜の孔
は、これに対向する半導体領域にも空乏層の横の広がり
の作用に基づいて空乏層を生じさせることができる範囲
の大きさに形成されているので、空乏層の連続性は確保
される。上述のように抵抗性導電膜の抵抗値を大きくす
ると、洩れ電流特性を低下させずに半導体装置の耐圧が
向上する。
【０００８】
【第１の実施例】次に、本発明の第１の実施例に係わる
抵抗性フィールドプレートを備えた高耐圧プレーナ型ダ
イオードについて図２及び図３を参照して説明する。但
し、図２及び図３に示すように、本実施例のダイオード
は抵抗性フィールドプレート構造を除いて従来例を示す
図１のダイオードと同じであるので、同一部分について
は同一の符号を付してその説明を省略する。
抵抗性フィールドプレートを備えた高耐圧プレーナ型ダ
イオードについて図２及び図３を参照して説明する。但
し、図２及び図３に示すように、本実施例のダイオード
は抵抗性フィールドプレート構造を除いて従来例を示す
図１のダイオードと同じであるので、同一部分について
は同一の符号を付してその説明を省略する。
【０００９】本実施例のダイオードの抵抗性フィールド
プレートとしての高抵抗導電膜９は、内周環状部分１３
と、外周環状部分１４と、相互連結部分１５とから構成
されている。高抵抗導電膜９の内周環状部分１３は平面
的に見て第１の半導体領域としてのＮ型半導体領域２と
第２の半導体領域としてのＰ型半導体領域３の界面に形
成されるＰＮ接合１１の外縁を離間して包囲するように
環状に形成されている。ＰＮ接合１１の外縁と内周環状
部分１３との間隔はその全周にわたってほぼ一定に保た
れている。この内周環状部分１３の下面は絶縁膜６を介
してＮ型半導体領域２と対向しており、上面の内縁側に
は第１の電極としての第１の金属膜７が接続されてい
る。第１の金属膜７は内周環状部分１３の外縁までは達
していないが、ＰＮ接合１１の外縁よりは外側に延在し
ており、この延在部分は周知の金属性フィールドプレー
トとして機能する。
プレートとしての高抵抗導電膜９は、内周環状部分１３
と、外周環状部分１４と、相互連結部分１５とから構成
されている。高抵抗導電膜９の内周環状部分１３は平面
的に見て第１の半導体領域としてのＮ型半導体領域２と
第２の半導体領域としてのＰ型半導体領域３の界面に形
成されるＰＮ接合１１の外縁を離間して包囲するように
環状に形成されている。ＰＮ接合１１の外縁と内周環状
部分１３との間隔はその全周にわたってほぼ一定に保た
れている。この内周環状部分１３の下面は絶縁膜６を介
してＮ型半導体領域２と対向しており、上面の内縁側に
は第１の電極としての第１の金属膜７が接続されてい
る。第１の金属膜７は内周環状部分１３の外縁までは達
していないが、ＰＮ接合１１の外縁よりは外側に延在し
ており、この延在部分は周知の金属性フィールドプレー
トとして機能する。
【００１０】高抵抗導電膜９の外周環状部分１４は平面
的に見て半導体基板５の外縁に沿って環状に形成されて
いる。内周環状部分１３の外縁と外周環状部分１４の内
縁との間隔はその全辺にわたってほぼ一定に設定されて
いる。外周環状部分１４の下面は絶縁膜６を介してＮ型
半導体領域２と対向しており、この上面の外縁側にはＥ
ＱＲとしての第２の金属膜８が接続されている。従っ
て、外周環状部分１４は第２の金属膜８を介してＮ+ 型
半導体領域４に電気的に接続されている。なお、Ｎ型半
導体領域２とＮ+ 型半導体領域４とを合せて第１の半導
体領域とみなせば、外周環状部分１４は第１の半導体領
域に接続されていることになる。
的に見て半導体基板５の外縁に沿って環状に形成されて
いる。内周環状部分１３の外縁と外周環状部分１４の内
縁との間隔はその全辺にわたってほぼ一定に設定されて
いる。外周環状部分１４の下面は絶縁膜６を介してＮ型
半導体領域２と対向しており、この上面の外縁側にはＥ
ＱＲとしての第２の金属膜８が接続されている。従っ
て、外周環状部分１４は第２の金属膜８を介してＮ+ 型
半導体領域４に電気的に接続されている。なお、Ｎ型半
導体領域２とＮ+ 型半導体領域４とを合せて第１の半導
体領域とみなせば、外周環状部分１４は第１の半導体領
域に接続されていることになる。
【００１１】高抵抗導電膜９の相互連結部分１５は図３
から明らかなように、内周環状部分１３と外周環状部分
１４との間に配置され、これ等を電気的に接続してい
る。この相互連結部分１５は、一定間隔を有して互いに
離間配置された４本の渦巻状（スパイラル）の帯状高抵
抗導電膜１５ａ、１５ｂ、１５ｃ、１５ｄを有し、相互
間にスリット状の切欠部から成る孔１６を有する。この
実施例では内周環状部分１３及び外周環状部分１４のそ
れぞれが四角形の平面パターンを有し、帯状部分として
の４本の帯状高抵抗導電膜１５ａ〜１５ｄは内周環状部
分１３の互いに異なる４つの角部から外周環状部分１４
の互いに異なる４つの角部に至るように３６０度の渦巻
状に配設されている。また、４本の帯状高抵抗導電膜１
５ａ〜１５ｄのそれぞれの辺部は内周環状部分１３の辺
部に対してそれぞれ同一の一定の角度θだけ傾くように
配置されている。従って、４本の帯状高抵抗導電膜１５
ａ〜１５ｄの長さは互いに等しい。また４本の帯状高抵
抗導電膜１５ａ〜１５ｄの幅Ｗは互いに等しく、またこ
れ等の相互間隔Ｓも等しい。相互間隔Ｓ即ち切欠部から
成る孔１６の幅はこれに対向するＮ型半導体領域２の表
面にフィールドプレート効果で空乏層を生じさせること
ができるように極めて狭く設定されている。なお、フィ
ールドプレート効果を得るために、相互連結部分１５の
各帯状高抵抗導電膜１５ａ〜１５ｄの下面は、絶縁膜６
を介してＮ型半導体領域２に対向している。
から明らかなように、内周環状部分１３と外周環状部分
１４との間に配置され、これ等を電気的に接続してい
る。この相互連結部分１５は、一定間隔を有して互いに
離間配置された４本の渦巻状（スパイラル）の帯状高抵
抗導電膜１５ａ、１５ｂ、１５ｃ、１５ｄを有し、相互
間にスリット状の切欠部から成る孔１６を有する。この
実施例では内周環状部分１３及び外周環状部分１４のそ
れぞれが四角形の平面パターンを有し、帯状部分として
の４本の帯状高抵抗導電膜１５ａ〜１５ｄは内周環状部
分１３の互いに異なる４つの角部から外周環状部分１４
の互いに異なる４つの角部に至るように３６０度の渦巻
状に配設されている。また、４本の帯状高抵抗導電膜１
５ａ〜１５ｄのそれぞれの辺部は内周環状部分１３の辺
部に対してそれぞれ同一の一定の角度θだけ傾くように
配置されている。従って、４本の帯状高抵抗導電膜１５
ａ〜１５ｄの長さは互いに等しい。また４本の帯状高抵
抗導電膜１５ａ〜１５ｄの幅Ｗは互いに等しく、またこ
れ等の相互間隔Ｓも等しい。相互間隔Ｓ即ち切欠部から
成る孔１６の幅はこれに対向するＮ型半導体領域２の表
面にフィールドプレート効果で空乏層を生じさせること
ができるように極めて狭く設定されている。なお、フィ
ールドプレート効果を得るために、相互連結部分１５の
各帯状高抵抗導電膜１５ａ〜１５ｄの下面は、絶縁膜６
を介してＮ型半導体領域２に対向している。
【００１２】高抵抗導電膜９は、例えばＳＩＰＯＳ（Se
mi Insulating Pelystaline Silicon）と呼ばれてい
る酸素が添加された半絶縁性の多結晶シリコン膜から成
る。この高抵抗導電膜９の内周環状部分１３、外周環状
部分１４及び相互連結部分１５を形成する時には、絶縁
膜６のほぼ全面上にシート抵抗が約１０10Ω／□のＳＩ
ＰＯＳの薄膜を形成し、これを所定パターンにエッチン
グする。各部の寸法を次に例示すると、内周及び外周環
状部分１３、１４の幅はそれぞれ２μｍである。相互連
結部分１５の帯状高抵抗導電膜１５ａ〜１５ｄの幅Ｗは
５μｍ、これ等の合計長は１６ｍｍ、角度θは０．３２
度、間隔Ｓは１０μｍである。なお、孔１６は、ダイオ
ードに少なくとも定格逆方向電圧（正常逆方向電圧）が
印加された時には、孔１６に対向するＮ型半導体領域２
の表面領域も空乏層で埋められるような大きさに設定さ
れている。
mi Insulating Pelystaline Silicon）と呼ばれてい
る酸素が添加された半絶縁性の多結晶シリコン膜から成
る。この高抵抗導電膜９の内周環状部分１３、外周環状
部分１４及び相互連結部分１５を形成する時には、絶縁
膜６のほぼ全面上にシート抵抗が約１０10Ω／□のＳＩ
ＰＯＳの薄膜を形成し、これを所定パターンにエッチン
グする。各部の寸法を次に例示すると、内周及び外周環
状部分１３、１４の幅はそれぞれ２μｍである。相互連
結部分１５の帯状高抵抗導電膜１５ａ〜１５ｄの幅Ｗは
５μｍ、これ等の合計長は１６ｍｍ、角度θは０．３２
度、間隔Ｓは１０μｍである。なお、孔１６は、ダイオ
ードに少なくとも定格逆方向電圧（正常逆方向電圧）が
印加された時には、孔１６に対向するＮ型半導体領域２
の表面領域も空乏層で埋められるような大きさに設定さ
れている。
【００１３】このダイオードのＰＮ接合１１を逆方向に
バイアスするような電圧を第１の金属膜７と第３の金属
膜１０との間に印加すると、従来例のダイオードと同様
にＰＮ接合１１から空乏層が拡がる。また、相互連結部
１５の各高抵抗導電膜１５ａ〜１５ｄには外周環状部分
１４から内周環状部分１３に向って微少電流が流れ、基
板５の横方向にこれに基づく電位勾配が形成される。４
本の帯状高抵抗導電膜１５ａ〜１５ｄの抵抗値は等しい
から、４本の帯状高抵抗導電膜１５ａ〜１５ｄに流れる
微少電流は等しく、電位勾配も同じように形成される。
この結果、帯状高抵抗導電膜１５ａ〜１５ｄはその電位
が線形に変化したフィールドプレートとして機能し、Ｐ
Ｎ接合１１から生成される空乏層を良好に広げ、ＰＮ接
合１１の周辺部分の電界集中を緩和して耐圧を向上させ
る。
バイアスするような電圧を第１の金属膜７と第３の金属
膜１０との間に印加すると、従来例のダイオードと同様
にＰＮ接合１１から空乏層が拡がる。また、相互連結部
１５の各高抵抗導電膜１５ａ〜１５ｄには外周環状部分
１４から内周環状部分１３に向って微少電流が流れ、基
板５の横方向にこれに基づく電位勾配が形成される。４
本の帯状高抵抗導電膜１５ａ〜１５ｄの抵抗値は等しい
から、４本の帯状高抵抗導電膜１５ａ〜１５ｄに流れる
微少電流は等しく、電位勾配も同じように形成される。
この結果、帯状高抵抗導電膜１５ａ〜１５ｄはその電位
が線形に変化したフィールドプレートとして機能し、Ｐ
Ｎ接合１１から生成される空乏層を良好に広げ、ＰＮ接
合１１の周辺部分の電界集中を緩和して耐圧を向上させ
る。
【００１４】本実施例による抵抗性フィールドプレート
の効果は次の通りである。 （１） 抵抗性フィールドプレートが帯状の高抵抗導電
膜１５ａ〜１５ｄから成るので、その抵抗値を十分に大
きくすることができ、抵抗性フィールドプレートを介し
て流れる漏れ電流を減少することができる。結果とし
て、漏れ電流レベルの小さい高耐圧ダイオードが実現で
きる。 （２） ４本の第３の高抵抗導電膜１５ａ〜１５ｄの抵
抗値及び長さが等しく且つこれらが等間隔で平行して配
置されている。このため、ＰＮ接合１１の外縁から等し
い距離にある線上において、第３の高抵抗導電膜１５に
よる電界効果がＮ型半導体領域２の表面に対してほぼ均
一に作用する。このため、従来の抵抗性フィールドプレ
ートと同等の電界集中緩和効果が得られ、耐圧向上が十
分に得られる。 （３） 切欠部即ち孔１６を設けて抵抗性フィールドプ
レートの高抵抗導電膜９の抵抗を増大させているので、
高抵抗導電膜９を薄くすること又は長さを増大すること
を伴なわないで、抵抗値の増大を図ることができる。こ
れにより、信頼性の低下を伴なわないで、又は大型化を
伴なわないで容易に高耐圧ダイオードを得ることができ
る。
の効果は次の通りである。 （１） 抵抗性フィールドプレートが帯状の高抵抗導電
膜１５ａ〜１５ｄから成るので、その抵抗値を十分に大
きくすることができ、抵抗性フィールドプレートを介し
て流れる漏れ電流を減少することができる。結果とし
て、漏れ電流レベルの小さい高耐圧ダイオードが実現で
きる。 （２） ４本の第３の高抵抗導電膜１５ａ〜１５ｄの抵
抗値及び長さが等しく且つこれらが等間隔で平行して配
置されている。このため、ＰＮ接合１１の外縁から等し
い距離にある線上において、第３の高抵抗導電膜１５に
よる電界効果がＮ型半導体領域２の表面に対してほぼ均
一に作用する。このため、従来の抵抗性フィールドプレ
ートと同等の電界集中緩和効果が得られ、耐圧向上が十
分に得られる。 （３） 切欠部即ち孔１６を設けて抵抗性フィールドプ
レートの高抵抗導電膜９の抵抗を増大させているので、
高抵抗導電膜９を薄くすること又は長さを増大すること
を伴なわないで、抵抗値の増大を図ることができる。こ
れにより、信頼性の低下を伴なわないで、又は大型化を
伴なわないで容易に高耐圧ダイオードを得ることができ
る。
【００１５】
【第２の実施例】次に、図４〜図６を参照して本発明の
第２の実施例のダイオードを説明する。但し、図４〜図
６において、図１〜図３と実質的に同一の部分には同一
の符号を付してその説明を省略する。図４は第２の実施
例のダイオードにおける図３のダイオードの右上部分に
対応する部分のみを示す。即ち、ダイオードの表面のほ
ぼ１／４の部分のみを示す。図４で図示が省かれている
残りの３つの角部を含む３／４も図４と同様に形成され
ている。
第２の実施例のダイオードを説明する。但し、図４〜図
６において、図１〜図３と実質的に同一の部分には同一
の符号を付してその説明を省略する。図４は第２の実施
例のダイオードにおける図３のダイオードの右上部分に
対応する部分のみを示す。即ち、ダイオードの表面のほ
ぼ１／４の部分のみを示す。図４で図示が省かれている
残りの３つの角部を含む３／４も図４と同様に形成され
ている。
【００１６】第２の実施例のダイオードの基本構成は図
２及び図３のダイオードと同一であり、抵抗性導電膜９
のパターンのみが第１の実施例と相違している。即ち、
図４の抵抗性導電膜９は図３と同様に内周環状部分１３
と外周環状部分１４と相互連結部分１５とを有するが、
相互連結部分１５のパターンが図３と異なる。図４の相
互連結部分１５は、内周環状部分１３及び外周環状部分
１４と同心状に配置された帯状の複数本（５本）の中間
環状部分２１と、内周環状部分１３と中間環状部分２１
と外周環状部分１４との間を橋渡しするように傾斜配置
された接続部分２２とから成る。５本の中間環状部分２
１は等間隔に配置され、相互間に孔１６が生じている。
接続部分２２は図６のＡＣ間及びＢＣ間の長さが約４５
０μｍとなるように形成され、内周環状部分１３と中間
環状部分２１との間、中間環状部分２１の相互間、及び
中間環状部分２１と外周環状部分１４との間を電気的に
接続している。帯状の中間環状部分２１の幅Ｗ4 及び帯
状の接続部分２２の幅Ｗ5はそれぞれ約５μｍであり、
それぞれＷ6 で示されている内周環状部分１３と中間環
状部分２１との間隔、中間環状部分２１の相互間隔、中
間環状部分２１と外周環状部分１４との間隔はそれぞれ
約１０μｍである。なお、第２の実施例の抵抗性導電膜
９も第１の実施例と同様にシート抵抗１０10Ω／□のＳ
ＩＰＯＳ膜を形成し、これを所定パターンにエッチング
したものである。
２及び図３のダイオードと同一であり、抵抗性導電膜９
のパターンのみが第１の実施例と相違している。即ち、
図４の抵抗性導電膜９は図３と同様に内周環状部分１３
と外周環状部分１４と相互連結部分１５とを有するが、
相互連結部分１５のパターンが図３と異なる。図４の相
互連結部分１５は、内周環状部分１３及び外周環状部分
１４と同心状に配置された帯状の複数本（５本）の中間
環状部分２１と、内周環状部分１３と中間環状部分２１
と外周環状部分１４との間を橋渡しするように傾斜配置
された接続部分２２とから成る。５本の中間環状部分２
１は等間隔に配置され、相互間に孔１６が生じている。
接続部分２２は図６のＡＣ間及びＢＣ間の長さが約４５
０μｍとなるように形成され、内周環状部分１３と中間
環状部分２１との間、中間環状部分２１の相互間、及び
中間環状部分２１と外周環状部分１４との間を電気的に
接続している。帯状の中間環状部分２１の幅Ｗ4 及び帯
状の接続部分２２の幅Ｗ5はそれぞれ約５μｍであり、
それぞれＷ6 で示されている内周環状部分１３と中間環
状部分２１との間隔、中間環状部分２１の相互間隔、中
間環状部分２１と外周環状部分１４との間隔はそれぞれ
約１０μｍである。なお、第２の実施例の抵抗性導電膜
９も第１の実施例と同様にシート抵抗１０10Ω／□のＳ
ＩＰＯＳ膜を形成し、これを所定パターンにエッチング
したものである。
【００１７】第２の実施例は第１の実施例と同様の作用
効果を有する他に、中間環状部分２１がＰ型半導体領域
３に対して同心的に配置されているので、Ｐ型半導体領
域３から同一距離の中間環状部分２１上のすべての点の
電位が同一になる。これにより、フィールドプレート効
果が第１の実施例よりも均一に得られ、電界集中緩和効
果が一層良好になり、耐圧向上が安定的に得られる。
効果を有する他に、中間環状部分２１がＰ型半導体領域
３に対して同心的に配置されているので、Ｐ型半導体領
域３から同一距離の中間環状部分２１上のすべての点の
電位が同一になる。これにより、フィールドプレート効
果が第１の実施例よりも均一に得られ、電界集中緩和効
果が一層良好になり、耐圧向上が安定的に得られる。
【００１８】
【第３の実施例】次に、図７及び図８を参照して第３の
実施例のダイオードを説明する。但し、図７において図
１〜図６と実質的に同一の部分には同一の符号を付して
その説明を省略する。
実施例のダイオードを説明する。但し、図７において図
１〜図６と実質的に同一の部分には同一の符号を付して
その説明を省略する。
【００１９】第３の実施例のダイオードは、抵抗性導電
膜９のパターンを除いて第１の実施例のダイオードと同
一に構成されている。第３の実施例のダイオードの抵抗
性導電膜９は図７に示すように第１の金属膜７に接続さ
れた内周環状部分１３と第２の金属膜８に接続された外
周環状部分１４との間に多数のスリット状の孔１６を有
し、この孔１６のために生じた帯状部分３０が相互連結
部分１５として機能している。
膜９のパターンを除いて第１の実施例のダイオードと同
一に構成されている。第３の実施例のダイオードの抵抗
性導電膜９は図７に示すように第１の金属膜７に接続さ
れた内周環状部分１３と第２の金属膜８に接続された外
周環状部分１４との間に多数のスリット状の孔１６を有
し、この孔１６のために生じた帯状部分３０が相互連結
部分１５として機能している。
【００２０】図７では図示を簡略化するために孔１６が
実際の数よりも少なく示されているが、実際には孔１６
を第１及び第２の金属膜７、８間に１１列設ける。図８
に示すように各孔１６の大きさは長さ約５０μｍ、幅５
μｍである。また、孔１６の長手方向の相互間隔は１０
μｍであり、孔１６の長手方向に直交する方向の相互間
隔即ち抵抗性導電膜９の帯状部分３０の幅は５μｍであ
る。また、奇数番目の孔１６の列と偶数番目の孔１６の
列とが異なるパターンに形成されている。即ち、奇数番
目の列の孔１６の中央に偶数番目の列の孔１６の端が位
置するようにずれて孔１６が配置されている。これによ
り、第１及び第２の金属膜７、８間の抵抗性導電膜９の
道のりが長くなり、抵抗値の増大効果が得られる。
実際の数よりも少なく示されているが、実際には孔１６
を第１及び第２の金属膜７、８間に１１列設ける。図８
に示すように各孔１６の大きさは長さ約５０μｍ、幅５
μｍである。また、孔１６の長手方向の相互間隔は１０
μｍであり、孔１６の長手方向に直交する方向の相互間
隔即ち抵抗性導電膜９の帯状部分３０の幅は５μｍであ
る。また、奇数番目の孔１６の列と偶数番目の孔１６の
列とが異なるパターンに形成されている。即ち、奇数番
目の列の孔１６の中央に偶数番目の列の孔１６の端が位
置するようにずれて孔１６が配置されている。これによ
り、第１及び第２の金属膜７、８間の抵抗性導電膜９の
道のりが長くなり、抵抗値の増大効果が得られる。
【００２１】第３の実施例においても抵抗性導電膜９が
網目状となるので、第１及び第２の実施例と同一の作用
効果を得ることができる。
網目状となるので、第１及び第２の実施例と同一の作用
効果を得ることができる。
【００２２】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図４の実施例の相互連結部分１５の橋渡し状の
接続部分２２の幅を図９に示すように、第１の金属膜７
から遠ざかるにつれて狭くして抵抗値を増大させてもよ
い。これにより、電位勾配は通常の線型一様の場合に比
べて、金属膜７側で緩やか、外側で急峻となり、電界集
中をより弱める形状の空乏層分布とすることができる。
よって線形電位分布の構造より高い耐圧を得ることがで
きる。 （２） 図１０に示すようにＳＩＰＯＳによる抵抗性導
電膜９の相互接続部分１５と金属製等電位リング層３１
とを混在させてもよい。また、図１１に示すようにＳＩ
ＰＯＳによる抵抗性導電膜９の相互接続部分１５の複数
の帯状部分から選択されたものの上に金属製等電位リン
グ層３１を配置してもよい。これにより、抵抗性導電膜
９における電位の均一化が図られる。 （３） 抵抗性導電膜９のシ−ト抵抗を好ましくは１０
6 〜１０14Ω／□の範囲中で変化させることができる。
また抵抗性導電膜９をＳＩＰＯＳ以外の抵抗材料で形成
することができる。 （４） 内周環状部分１３及び／又は外周環状部分１４
を省くことができる。また第２の金属膜８を省いて抵抗
性導電膜９をＮ+ 型半導体領域４に接続することができ
る。 （５） 図２のＰ型半導体領域３を省き、図２の金属膜
７を図１２に示すようにショットキ電極としてショット
キバリアダイオードを形成することができる。図５、図
７、図９、図１０、図１１の構成もショットキバリアダ
イオードに適用できる。 （６） Ｐ型半導体領域３、第１の金属膜７、内周及び
外周環状部分１３、１４等を平面形状円形にすることが
できる。 （７） トランジスタ、ＩＣ等にも本発明を適用でき
る。
く、例えば次の変形が可能なものである。 （１） 図４の実施例の相互連結部分１５の橋渡し状の
接続部分２２の幅を図９に示すように、第１の金属膜７
から遠ざかるにつれて狭くして抵抗値を増大させてもよ
い。これにより、電位勾配は通常の線型一様の場合に比
べて、金属膜７側で緩やか、外側で急峻となり、電界集
中をより弱める形状の空乏層分布とすることができる。
よって線形電位分布の構造より高い耐圧を得ることがで
きる。 （２） 図１０に示すようにＳＩＰＯＳによる抵抗性導
電膜９の相互接続部分１５と金属製等電位リング層３１
とを混在させてもよい。また、図１１に示すようにＳＩ
ＰＯＳによる抵抗性導電膜９の相互接続部分１５の複数
の帯状部分から選択されたものの上に金属製等電位リン
グ層３１を配置してもよい。これにより、抵抗性導電膜
９における電位の均一化が図られる。 （３） 抵抗性導電膜９のシ−ト抵抗を好ましくは１０
6 〜１０14Ω／□の範囲中で変化させることができる。
また抵抗性導電膜９をＳＩＰＯＳ以外の抵抗材料で形成
することができる。 （４） 内周環状部分１３及び／又は外周環状部分１４
を省くことができる。また第２の金属膜８を省いて抵抗
性導電膜９をＮ+ 型半導体領域４に接続することができ
る。 （５） 図２のＰ型半導体領域３を省き、図２の金属膜
７を図１２に示すようにショットキ電極としてショット
キバリアダイオードを形成することができる。図５、図
７、図９、図１０、図１１の構成もショットキバリアダ
イオードに適用できる。 （６） Ｐ型半導体領域３、第１の金属膜７、内周及び
外周環状部分１３、１４等を平面形状円形にすることが
できる。 （７） トランジスタ、ＩＣ等にも本発明を適用でき
る。
【図１】従来の抵抗性フィールドプレートを有するダイ
オードを示す断面図である。
オードを示す断面図である。
【図２】本発明の第１の実施例の抵抗性フィールドプレ
ートを有するダイオードを図３のＡ−Ａ線で示す断面図
である。
ートを有するダイオードを図３のＡ−Ａ線で示す断面図
である。
【図３】第１の実施例のダイオードの平面図である。
【図４】第２の実施例のダイオードの一部を示す平面図
である。
である。
【図５】図４のＢ−Ｂ線断面図である。
【図６】図４の抵抗性導電膜のパターンの一部を拡大し
て示す平面図である。
て示す平面図である。
【図７】第３の実施例のダイオードの平面図である。
【図８】図７の抵抗性導電膜の一部を拡大して示す平面
図である。
図である。
【図９】変形例のダイオードの一部を示す平面図であ
る。
る。
【図１０】別の変形例のダイオードの一部を示す断面図
である。
である。
【図１１】更に別の変形例のダイオードの一部を示す断
面図である。
面図である。
【図１２】変形例のショットキバリアダイオードを示す
断面図である。
断面図である。
９ 抵抗性導電膜 １５ 相互連結部分
Claims (2)
- 【請求項１】 実質的に平坦な表面を有すると共に第１
及び第２の半導体領域を含み、前記第１の半導体領域は
前記表面に露出する部分を有すると共に第１の導電型を
有し、前記第２の半導体領域は前記表面に露出する部分
を有するように前記第１の半導体領域の中に島状に配置
されていると共に前記第１の導電型と反対の第２導電型
を有している半導体基体と、 前記第２の半導体領域に直接又は間接に接続された第１
の電極と、 前記第１の半導体領域に直接又は間接に接続された第２
の電極と、 前記第１の電極を囲むように前記半導体基体の表面上に
形成された絶縁膜と、 前記第２の半導体領域を囲む前記第１の半導体領域の表
面に対向するように前記絶縁膜上に配置され、且つその
内周側部分が前記第１の電極に接続され、その外周側部
分が前記第１の半導体領域に接続されている抵抗性導電
膜とを備えた半導体装置において、 前記抵抗性導電膜に孔が形成され、 前記抵抗性導電膜が帯状部分を有し、 前記孔は前記第１及び第２の半導体領域間のＰＮ接合に
少なくとも定格の逆バイアス電圧が印加されている時
に、前記孔に対向する前記第１の半導体領域の部分にも
空乏層を生じさせることができる大きさに設定されてい
ることを特徴とする半導体装置。 - 【請求項２】 実質的に平坦な表面を有する半導体基体
と、 前記半導体基体の前記表面上に形成され且つショットキ
バリアを生じさせることができる材料から成る第１の電
極と、 前記半導体基体にオーミック接合された第２の電極と、 前記第１の電極を囲むように前記半導体基体の表面上に
形成された絶縁膜と、 前記絶縁膜上に配置され、且つその内周側部分が前記第
１の電極に接続され、その外周側部分が前記半導体基体
に接続されている抵抗性導電膜とを備えた半導体装置に
おいて、 前記抵抗性導電膜に孔が形成され、 前記抵抗性導電膜が帯状部分を有し、 前記孔は前記第１及び第２の電極間に少なくとも定格の
逆バイアス電圧が印加されている時に、前記孔に対向す
る前記半導体基体の部分にも空乏層を生じさせることが
できる大きさに設定されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6141115A JP2940399B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6141115A JP2940399B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326775A true JPH07326775A (ja) | 1995-12-12 |
| JP2940399B2 JP2940399B2 (ja) | 1999-08-25 |
Family
ID=15284516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6141115A Expired - Lifetime JP2940399B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940399B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150702A (en) * | 1998-06-30 | 2000-11-21 | Kabushiki Kaisha Toshiba | Lateral high-voltage semiconductor device having an outwardly extended electrode |
| JP2006351753A (ja) * | 2005-06-15 | 2006-12-28 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| JP2012146832A (ja) * | 2011-01-13 | 2012-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| WO2012157223A1 (ja) * | 2011-05-13 | 2012-11-22 | 株式会社デンソー | 横型半導体装置 |
| CN107046057A (zh) * | 2016-02-05 | 2017-08-15 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN108511516A (zh) * | 2018-06-04 | 2018-09-07 | 中山汉臣电子科技有限公司 | 一种具有新型终端结构的功率半导体器件 |
-
1994
- 1994-05-31 JP JP6141115A patent/JP2940399B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150702A (en) * | 1998-06-30 | 2000-11-21 | Kabushiki Kaisha Toshiba | Lateral high-voltage semiconductor device having an outwardly extended electrode |
| JP2006351753A (ja) * | 2005-06-15 | 2006-12-28 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| JP2012146832A (ja) * | 2011-01-13 | 2012-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| WO2012157223A1 (ja) * | 2011-05-13 | 2012-11-22 | 株式会社デンソー | 横型半導体装置 |
| JP2012256854A (ja) * | 2011-05-13 | 2012-12-27 | Toyota Central R&D Labs Inc | 横型半導体装置 |
| CN103548147A (zh) * | 2011-05-13 | 2014-01-29 | 株式会社电装 | 横向半导体器件 |
| US9240445B2 (en) | 2011-05-13 | 2016-01-19 | Denso Corporation | Lateral semiconductor device |
| CN107046057A (zh) * | 2016-02-05 | 2017-08-15 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN107046057B (zh) * | 2016-02-05 | 2021-08-24 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN108511516A (zh) * | 2018-06-04 | 2018-09-07 | 中山汉臣电子科技有限公司 | 一种具有新型终端结构的功率半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940399B2 (ja) | 1999-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1175953A (en) | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions | |
| US11876131B2 (en) | Semiconductor device | |
| JP3207615B2 (ja) | 半導体装置 | |
| US6407413B1 (en) | Semiconductor device with guard ring and Zener diode layer thereover | |
| SE443682B (sv) | Mosfet-anordning for hogspenningsbruk | |
| JP3905981B2 (ja) | 高耐圧半導体装置 | |
| JP4017258B2 (ja) | 半導体装置 | |
| EP0022355B1 (en) | Gate turn-off thyristor | |
| US12068404B2 (en) | Semiconductor device and semiconductor module | |
| US20210143255A1 (en) | Semiconductor device | |
| JP4894097B2 (ja) | 半導体装置 | |
| JPH10132871A (ja) | 半導体装置 | |
| KR0155991B1 (ko) | 절연 게이트 트랜지스터용 mos 파일럿 구조체 | |
| JPS6182477A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP2004119870A (ja) | ダイオード | |
| JPH07326775A (ja) | 半導体装置 | |
| EP0519741A2 (en) | High-breakdown-voltage semiconductor element | |
| JP4362679B2 (ja) | 半導体装置 | |
| JP7472356B2 (ja) | 半導体装置 | |
| EP0064614B1 (en) | Improved emitter structure for semiconductor devices | |
| US6815798B2 (en) | Integrated capacitor for sensing the voltage applied to a terminal of an integrated or discrete power device on a semiconductor substrate | |
| JP4857458B2 (ja) | 高耐圧半導体装置 | |
| JP3551154B2 (ja) | 半導体素子 | |
| US5084751A (en) | Bipolar transistor | |
| JPH08130317A (ja) | 抵抗性フィ−ルドプレ−トを備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |