JPS6182477A - 導電変調型ｍｏｓｆｅｔ - Google Patents

導電変調型ｍｏｓｆｅｔ

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JPS6182477A
JPS6182477A JP59204427A JP20442784A JPS6182477A JP S6182477 A JPS6182477 A JP S6182477A JP 59204427 A JP59204427 A JP 59204427A JP 20442784 A JP20442784 A JP 20442784A JP S6182477 A JPS6182477 A JP S6182477A
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gate electrode
resistance layer
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明夫 中川
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好広 山口
Kiminori Watanabe
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Hiromichi Ohashi
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    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、導電変調型ＭＯ３ＦＥＴに関する。
〔発明の技術的背景とその問題点〕
導電変調型ＭＯ３ＦＥＴは、通常のパワーＭＯ３ＦＥＴ
のドレイン領域をソース領域とは逆の導電型にしたもの
である。従来の導電変調型ＭＯ３ＦＥＴの構造を第４図
に示す。４１はｐ＋ドレイン層、４２はｎ−型高抵抗層
であり、この高抵抗層４２の表面にｐ型ベース拡散層４
３が形成され１．更にこのｐ型ベース拡散層４３内にｎ
＋型ソース拡散層４４が形成されている。そしてソース
拡散１１４４と表面に露出している高抵抗層４２に挟ま
れたｐ型ベース層４３部分をチャネル領域４９として、
この上にゲート絶縁膜４５を介してゲート電極４６を配
設し、また、ソース拡散１ｉ４４とベース拡散層４３の
双方にコンタクトするソース電極４７を形成している。
ドレイン層４８の表面にはドレイン電極４８が形成され
ている。
この導電変調型ＭＯ３ＦＥＴでは、ゲート電極４６にソ
ース電極４，７に対して正の電圧を印加するとチャネル
領域４９に反転層が形成され、ソース拡散層４４からの
電子がこのチャネル領域４９を通ってｎ−型高抵抗層４
２に注入される。注入された電子は高抵抗層４２を拡散
してドレイン電、　　極４８へ抜けるが、このときドレ
イン層４１から正孔の注入を引起こす。この正孔の注入
により、高抵抗層４２にはキャリアの蓄積による導電変
調が起こり、口の高抵抗層４２の抵抗が低下する。
これにより、通常のパワーＭＯ８Ｆ　Ｅ　Ｔより低いオ
ン抵抗を持ったＭＯＳＦＥＴが得られることになる。
ところでこの様な導電変調型ＭＯ８Ｆ　Ｅ　Ｔでは、ｐ
＋型ドレイン層４ｌ−ｎ−型高抵抗層４２−ｐ型ベース
拡散層４３−ｎ＋型ソース拡散層４４の四層がサイリス
タを構成する。この奇生サイリスタが導通すると、ゲー
ト・ソース間電圧を零にしても素子はオフできなくなり
、多くの場合素子破壊に繋がる。この寄生サイリスタが
オンになる原因は、ｐ＋型ドレイン層４１から注入され
た正孔がソース電極４７へ抜ける際にｐ型ベース拡散層
４４を通ることにある。即ち、このような正孔電流が流
れ、ベース拡散層４３のソース拡散層４４直下の抵抗に
よる電圧降下がベース・ソース間のビルトイン電圧を越
えると、ソース層４４からの電子注入をもたらし、寄生
サイリスタがオンしてしまう。
このような寄生サイリスタのラッチング現象を防止する
ため、第５図に示すようにｐ型ベース拡散層４３に高濃
度のｐ１型ベース拡散層５０を形成してｐ型ベース拡散
層の抵抗を下げることが行われている。しかしこのよう
にしても、従来の導電変調型ＭＯＳＦＥＴでは高々２０
ＯＡ／ｃｉ程度の電流しかオフすることができない、と
いう問題があった。その根本的な理由を追究した結果、
従来の導電変調型Ｍ、Ｏ，Ｓ、Ｆ　Ｅ　Ｔが、通常のパ
ワーＭＯ３ＦＥＴと同じソース、ゲートのパターンを用
いていることにあることが明らかになった。この点を以
下に詳細に説明する。
第６図は８５図の導電変調型ＭＯ３ＦＥＴの拡散層パタ
ーンを示している。図のようｐ型ベース拡散層４３は六
角形状にＷｉｒ１１個拡散形成され、それぞれの周辺部
にチャネル領１１４９−が形成されるパターンとなって
いる。このようなパターンはパワーＭＯ３ＦＥＴで鵠、
ゲート面積を大きくしてオン抵抗を小さくする意味で有
効なものであった。
しかしながら、寄生サイリスタをオンさせてはならない
、という要請がある導電変調型 ＭＯ３ＦＥＴでは、このようなパターンでは次のような
不都合があった。
第１に、寄生サイリスタ動作を防止するためには、チャ
ネル領域４９からｐ１型ベース拡散層５０の開口部まで
の抵抗ができるだけ小さいことが望ましい。ところが第
６図のパターンでは、ｐ＋型ベース拡散層５０のソース
、電極とのコンタクトがｐ型ベース拡散Ｍ４３の中心部
に形成されていて、その周囲長はｐ型ベース拡散層４３
の周辺にあるチャネル領域４９の長さに比べて小さく、
その広がり抵抗のためチャネル領１４４９とｐ４型ベー
ス拡散層５０のソース電極とコンタクトの間の抵抗を十
分小さくすることができない。
第２に、第６図のパターンでは、ｎ−型高抵抗層４２の
基板ウェー八表面に露出する開口部、即ちゲート電極が
配設される部分の幅Ｌａが大きいことがサイリスタ動作
をし易くしている。寄生サイリスタのラッチング時のド
レイン電流がＬａに逆比例することは次のように示され
る。ゲート絶縁股下には略一様に電流が流れこれがｐ型
ベース層に流れる込むので、チャネル領域４つの単位長
さの横幅のゲート絶縁膜下には次の電流１ｐが流れ込む
。
Ｉｐ　−３ａ　−Ｊｐ　／Ｔ　　・・・・・・■ここで
Ｊｐは正孔電流密度であり、ＳＧは単位面積当りのｎ−
型高抵抗層開口部の面積、■は単位面積当りのｐ型ベー
ス拡散層の周囲長である。この電流がソース拡散層下の
ベース拡散層に流れ込み、ソース拡散層下の抵抗Ｒ８に
よる電圧降下がベース・ソース間のビルトイン電圧Ｖｂ
ｉより高くなると、寄生サイリスタがオンする。これを
式で表わすと、 Ｖｌ）ｉ＝　Ｉｐ　−Ｒｅ　／Ｔ ＝ＳＧ−ＪＰ　−Ｒ日／Ｔ　・・・・・・■となる。但
しＲａは単位の周囲長当りのｐ型ベース層のチャネルか
らｐ＋コンタクトまでの抵抗である。これをＪｐについ
て解くと、 Ｊｐ　＝Ｖｂｉ−Ｔ／Ｓａ　−Ｒａ　＝−■となる。タ
ーンオフ時にはチャネルの反転層は消失し、殆ど正孔電
流になるので、ラッチングする電流密度Ｊｔ、は、 ＪＬ−Ｖｂｉ−Ｔ／′ＳＧ　−ＲＢ　　・・・・・・■
となる。Ｓａ／Ｔは概略Ｌａとなり、ＪＬはＬａに逆比
例することになる。このことは、本発明者らの実験デー
タである第８図からも明らかである。
一方、第７図の斜視図に示すように、ゲート電極４６を
多結晶シ！Ｊ　：Ｉ　＞膜４６ｔ　とＡｆｆ＃ｊ！４６
２（７）積層構造とした場合、Ａｆｆｉｌ１４６２の幅
を３０μ肌とすると、多結晶シリコン膜４６１の幅は５
０〜６０μｍ必要である。即ち、従来の第６図のような
パターンを用いた場合には、ｎ−型高抵抗層４２の開口
部の幅しＧとして５０〜６０μｍ必要になる。このこと
が従来の導電変調型ＭＯＳＦＥＴのラッチアップを効果
的に防止することができない理由となっていたのである
。
〔発明の目的〕
本発明は上記の如き考察の結果導かれたもので、従来の
ものに比べて遥かに大きい電流までラッチアップしない
ようにした導電変調型ＭＯＳＦＥＴを提供することを目
的とする。
〔発明の概要〕
本発明にかかる導電変調型ＭＯＳＦＥＴは、高抵抗層の
ウェーハ表面に露出する部分がベース拡散層を取り囲む
従来のパターンとは逆に、高抵抗層のウェーハ表面に露
出する部分がベース拡散層に囲まれて複数の島状に配置
されるパターンとする。
〔発明の効果） 本発明によれば、チャネル領域下のベース層抵抗を従来
より小さくすることができ、またゲート絶縁膜下に開口
する高抵抗層の面積を従来より小さくすることができ、
７５０Ａ／ｃａ！以上の電流密度までラッチアップしな
い導電変調型 ＭＯＳＦＥＴが実現する。
〔発明の実施例〕
以下本発明の詳細な説明する。第１図は一実施例の導電
変調型ＭＯ３ＦＥＴの構造を示すもので、（ａ）が平面
図、（ｂ）、（ｃ）、（ｄ）はそれぞれｔａ）のＡ−Ａ
−、Ｂ−Ｂ−、Ｃ−Ｃ−断面図である。ｐ＋型ドレイン
層１１の上に°ｎ−型高抵抗層１２があり、この高抵抗
層１２の表面にｐ型ベース拡散層１３が形成され、更に
ベース拡散層１３内にｎ＋型ソース拡散層１４が形成さ
れている。そして、ソース拡散層１４と＾抵抗層１２の
ウェーハ表面開口部の間をチャネル領域２１として、こ
の上にゲート絶縁膜１６を介して多結晶シリコン躾によ
るゲート電極１７が形成されている。ソース拡散層１４
とベース拡散層１３の双方にコンタクトするソースＩｔ
ｉ１８が設けられ、ウェーハ裏面のドレイン層１１には
ドレイン電極１９が設けられている。以上の基本構造は
従来と同様である。
この実施例の特徴は、第１に、ゲート電極１７下に開口
する高抵抗層１２の部分を、第１図（ａ）に幅Ｌａで示
される長方形として複数個マトリクス状に配列し、その
長辺に沿ってチャネル領域２１を形成していることであ
る。長方形を用いた理由は、ｎ−型高抵抗層を島状とす
る時チャネルａ域の横幅を最も長くできるからである。
第２の特徴は、そのような複数の長方形の開口部がｐ型
ベース拡散層にそれぞれ完全に囲まれて島状になるよう
にしていることである。即ち、多結晶シリコン膜ゲート
電極１７はチャネル領域２１と高抵抗層１２の長方形状
開口部を覆うように基板ウェーハ全面に連続的に配設さ
れ、この上のソース電ｔｉ１８が走らない部分にストラ
イブ状のＡＲＩ！ゲート電極２０が配設されるが、第１
図（ｂ）〜（ｄ）に示す如くソース電極１８の下および
多結晶シリコン膜ゲート電極１７上に重ねたＡｊ２ゲー
ト電極２０の下に高濃度のｐ４″型ベース拡散層１５を
形成して、ｐ型ベース拡散層１３とｐ＋型ベース拡散層
１５によって高抵抗層１２の長方形開口部を形成してい
る。
なお、実際の素子製造は例えば、ドレイン層１１となる
ｐ＋型Ｓｉ基板を出発基板としてこれにｎ−型高抵抗層
１２をエピタキシャル成長させたウェーハを用い、これ
に不純物拡散、電極形成を順次行なう。ｎ−型高抵抗１
１１２を出発基板としても勿論よい。
この実施例では、第１図（ａ）から明らかなように、ゲ
ート電極１７下に開口する長方形の高低抗層１２の周囲
上にあるチャネルの全横幅と、ソース電極１８とコンタ
クトするｐ４″型ベース拡散層１５の開口部の周囲長が
ほぼ等しい。このため、第６図のような従来の構造に比
べて広がり抵抗がないのでソース拡散層下のベース拡散
層抵抗が小さい。また、高Ｉ！抗層１２がウェーハ表面
に開口する部分の上は多結晶シリコン膜によるゲート電
極１７のみであり、ＡＩｔゲート電極がないから、この
部分のゲート電極幅Ｌａは十分小さくできる。
このＬａは前述したようにラッチングする電流密度に逆
比例する。実際の試作例ではＬａ　＝　１５μｍとして
いる。従ってこの実施例によれば、従来より効果的にラ
ッチアップ現象を防止することができ、ラッチアップの
電流密度７５０Ａ／ｃｄが得られている。また全動作面
積２０１１”として１５０Ａまでの電流をターンオフす
ることができた。
本発明は上記実施例に限られない。例えば、ウェーハ表
面に露出する高抵抗層部分の形状は必ずしも長方形でな
くてもよい。従来の第６図のパターンに対応させて、ソ
ース電極のコンタクトをとるｐ＋型ベース拡散層とゲー
ト電極下に開口するｎ−型高抵抗層の配置をこれと逆に
した場合の実施例のパターンを第２図に示す。なお第２
図で第１図と対応する部分に第１図と同じ符号を付しで
ある。このようなパターンを用いれば、第６図との比較
で本発明の詳細な説明し易い。いま、ソース拡散層１４
の幅しｎが第６図と同じであり、かつチャネル領域２１
の長さおよび横幅Ｔ（周囲長）がやはり第６図と同じと
する。第２図の場合、ゲート電極下の高抵抗層１２から
チャネル領域２１下を通ってｐ＋型層１３．１５に扱け
る正孔電流の電流経路は第６図の従来のものとは逆であ
る。
従って同じ周辺長の高抵抗層開口部からのｐ＋型ベース
拡散層のソースＮ極とのコンタクト部までのチャネル領
域下のベース抵抗は、第６図のようのｐ１型ベース拡散
層がチャネル領域に囲まれて中心にある場合に比べて明
らかに小さい。これにより、本発明のパターンの方が従
来よりラッチアップしにくいことになる。
また島状の高抵抗層部分は、少なくとも平行な二辺を有
する長方形に類似の形状であって、それぞれの四辺また
は二つの長辺に沿ってチャネル領域が形成されるように
、してもよい。
また一般的に■式において、Ｓａは高抵抗層の開口部の
面積、■は同開口部の周辺長即ちチャネネルの横幅であ
るから、第２図と第６図でＴが同じである場合、５Ｇ−
８日は第６因の方が大きいので、一般的に第６図の方か
ラッチアップする電流密度ＪＬは小さい。従来のパワー
ＭＯ３ＦＥＴで用いられた第６図のようなパターンは現
在では全く使われていない。それは高耐圧パワーＭＯＳ
ＦＥＴでは、高抵抗層の開口部の面積Ｓａや周囲艮Ｔを
大きくしないとオン抵抗が増大してしまうことが明らか
になったためである。しかし導電変調型ＭＯＳＦＥＴは
ｎ−型層は導電変調を受けるので、抵抗が低くなってい
るため開口部の面積をパワーＭＯ３ＦＥＴのように広く
する必要がない。
以上の説明から明らかなように、本発明を導電変調型Ｍ
ＯＳＦＥＴに適用するとパワーＭＯＳＦＥＴに適用した
場合とは全く異なる大きい効果を発揮することかできる
。
また上記実施例では、ドレイン電極をソース。
ゲート電極と反対側の面に配した。いわゆる縦型ＭＯ３
ＦＥＴを説明したが、本発明は横型ＭＯＳＦＥＴにも適
用することができる。第３図はその実施例の要部断面図
である。ｐ４″４層型１の上にｎ−高抵抗層３２があり
、この高抵抗層３２の表面にｐ型ベース拡散層３３．ｎ
＋＋ソース拡散層３４が形成され、ソース拡散層３４と
高抵抗層３２の間をチャネル領域３８としてこの上にゲ
ート絶縁［！３５を介してゲート電極３６を配設し、ま
たソース拡散層３４とベース拡散層３３の両方にコンタ
クトするソース電極３７を配設している。この基本構造
は先の実施例と同じである。
この実施例では、高抵抗層３２の表面に更にこれより高
濃度のｎ型層３９を形成し、その表面にｐ＋型トド１４
２層４０形成してこれにドレイン電極４１を配設してい
る。このｎ型層３９を設けることによって、この導電変
調型ＭＯＳＦＥＴが順方向阻止状態にある時、発生する
空乏層の伸びを抑えることができ、高抵抗１１３２のウ
ェーハ開口部の幅Ｌｏｇを小さくすることができる。そ
してこの構造の場合にも、ｐ型ベース拡散層３３がｎ−
型高抵抗層３２のウェーハ開口部を完全に取り囲むよう
なパターンとすることにより、先の実施例と同様の効果
を得ることができる。
なお、第３図のｐ＋＋１１３１をｎ＋型層にすることも
可能である。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例の導電変調型
ＭＯＳＦＥＴの構成を示す図、第２図は他の実施例の導
電変調型ＭＯＳＦＥＴの拡散層パターンを示す図、第３
図は更に他の実施例の導電変調型ＭＯＳＦＥＴの断面図
、第４図および第５図は従来の導電変調型ＭＯＳＦＥＴ
の断面図、第６図は第５図の導電変調型ＭＯＳＦＥＴの
拡散層パターンを示す図、第７図は同じく斜視図、第８
図は同じくラッチング特性を示す実験データである。 １１・・・ｐ＋型トド１４２層１２・・・ｎ−型高抵抗
層、１３・・・ｐ型ベース拡散層、１４・・・ｎ＋＋ソ
ース拡散層、１５・・・ｐ４″型ベース拡散層、１６・
・・ゲート絶縁膜、１７・・・多結晶シリコン膜ゲート
電極、１８・・・ソース電極、１９・・・ドレイン電極
、２０・・・Ａ２ゲート電極、２１・・・チャネル領域
。 出願人代理人　弁理士　鈴江武彦 第１図 第１図 （Ｃ）。 第３図 第４図 第８図 Ｌｔ、　　＜１ＪＴ１） 手続補正書 １、事件の表示 特願昭５９−２０４４２７号 ２、発明の名称 導電変調型ＭＯ５ＦＥＴ ３、補正をする者 事件との関係　特許出願人 （３０７）株式会社　東芝 ４、代理人 ６、補正の対象 ％６０．１２ｆ ７、補正の内容 （１）明細書第７頁第１４行及び第１７行のｒＲａＪを
ｒＲｅＪと訂正する。 （２）図面中、第７図を別紙の通り訂正する。

Claims (3)

    【特許請求の範囲】
  1. （１）高濃度、第１導電型のドレイン層と第２導電型の
    高抵抗層を有する半導体基板ウェーハの前記高抵抗層部
    分に第１導電型のベース拡散層が形成され、このベース
    拡散層内に高濃度、第２導電型のソース拡散層が形成さ
    れ、このソース拡散層と前記高抵抗層に挟まれたチャネ
    ル領域となるベース拡散層上にゲート絶縁膜を介してゲ
    ート電極が形成され、前記ソース拡散層とベース拡散層
    の双方にコンタクトするソース電極が形成された導電変
    調型ＭＯＳＦＥＴにおいて、前記高抵抗層のウェーハ表
    面に露出した開口部が前記ベース拡散層に完全に囲まれ
    た複数の島状をなしていることを特徴とする導電変調型
    ＭＯＳＦＥＴ。
  2. （２）前記複数の島状の高抵抗層部分は、それぞれ長方
    形をなしてマトリクス状に配列形成され、それぞれの長
    辺に沿ってチャネル領域が形成されていることを特徴と
    する特許請求の範囲第１項記載の導電変調型ＭＯＳＦＥ
    Ｔ。
  3. （３）前記ゲート電極は、前記複数の島状の高抵抗層部
    分を覆うように基板ウェーハは上に連続的に網目状に配
    設された多結晶シリコン膜とこの上に重ねてストライプ
    状に配設された金属膜とからなり、この金属膜下に前記
    複数の高抵抗層部分を分離するための高濃度ベース拡散
    層が形成されていることを特徴とする特許請求の範囲第
    １項記載の導電変調型ＭＯＳＦＥＴ。
JP59204427A 1984-05-30 1984-09-29 導電変調型ｍｏｓｆｅｔ Expired - Lifetime JP2585505B2 (ja)

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JP59204427A JP2585505B2 (ja) 1984-09-29 1984-09-29 導電変調型ｍｏｓｆｅｔ
US06/738,188 US4672407A (en) 1984-05-30 1985-05-28 Conductivity modulated MOSFET
DE3546745A DE3546745C2 (de) 1984-05-30 1985-05-30 Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation
DE19853519389 DE3519389A1 (de) 1984-05-30 1985-05-30 Mosfet mit veraenderlicher leitfaehigkeit
GB08513599A GB2161649B (en) 1984-05-30 1985-05-30 Conductivity modulated mosfet
US07/019,337 US4782372A (en) 1984-05-30 1987-02-26 Lateral conductivity modulated MOSFET
US07/116,357 US4881120A (en) 1984-05-30 1987-11-04 Conductive modulated MOSFET
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