JPH07334361A - 命令を処理するためのパイプラインを有するマイクロプロセッサ装置およびそれにおいて用いるためのプログラムカウンタ値を発生する装置 - Google Patents
命令を処理するためのパイプラインを有するマイクロプロセッサ装置およびそれにおいて用いるためのプログラムカウンタ値を発生する装置Info
- Publication number
- JPH07334361A JPH07334361A JP7134011A JP13401195A JPH07334361A JP H07334361 A JPH07334361 A JP H07334361A JP 7134011 A JP7134011 A JP 7134011A JP 13401195 A JP13401195 A JP 13401195A JP H07334361 A JPH07334361 A JP H07334361A
- Authority
- JP
- Japan
- Prior art keywords
- program counter
- instruction
- counter value
- circuit
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/382—Pipelined decoding, e.g. using predecoding
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
- G06F9/30152—Determining start or end of instruction; determining instruction length
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
- G06F9/384—Register renaming
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3856—Reordering of instructions, e.g. using queues or age tags
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Stored Programmes (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 マイクロプロセッサのプログラムカウンタ値
を更新するためのメカニズムを提供する。 【構成】 フェッチプログラムカウンタ回路と実行プロ
グラムカウンタ回路とを含むプロセッサ１００が開示さ
れる。フェッチプログラムカウンタ回路はフェッチプロ
グラムカウンタ値に加えて下位プログラムカウンタ値を
も与える。実行プログラムカウンタ回路は、下位プログ
ラムカウンタ値ビットを用いて実行プログラムカウンタ
値を発生する。実行プログラムカウンタ回路は複数個の
下位プログラムカウンタビット値を受取り、１つの下位
プログラムカウンタビット値を選択して、それにより多
重パイプラインプロセッサにおける実行プログラムカウ
ンタ値を発生する。
を更新するためのメカニズムを提供する。 【構成】 フェッチプログラムカウンタ回路と実行プロ
グラムカウンタ回路とを含むプロセッサ１００が開示さ
れる。フェッチプログラムカウンタ回路はフェッチプロ
グラムカウンタ値に加えて下位プログラムカウンタ値を
も与える。実行プログラムカウンタ回路は、下位プログ
ラムカウンタ値ビットを用いて実行プログラムカウンタ
値を発生する。実行プログラムカウンタ回路は複数個の
下位プログラムカウンタビット値を受取り、１つの下位
プログラムカウンタビット値を選択して、それにより多
重パイプラインプロセッサにおける実行プログラムカウ
ンタ値を発生する。
Description
【０００１】
【発明の背景】この発明はマイクロプロセッサに関し、
より特定的にはマイクロプロセッサのプログラムカウン
タ値を更新するためのメカニズムに関する。
より特定的にはマイクロプロセッサのプログラムカウン
タ値を更新するためのメカニズムに関する。
【０００２】マイクロプロセッサとは１つまたは非常に
少数の半導体チップ上で実現されるプロセッサである。
半導体チップ技術はマイクロプロセッサ内の回路密度お
よびスピードをますます増大させているが、しかしなが
らマイクロプロセッサと外部メモリとの間の配線は、パ
ッケージング技術によって制限されている。オンチップ
配線は極めて安価であるが、オフチップ配線は非常に高
価である。マイクロプロセッサの性能を改善することを
意図するいかなる技術も、増大した回路密度およびスピ
ードを利用する一方でパッケージング技術およびプロセ
ッサとその外部メモリとの間の物理的な分離の制限内に
留まらなければならない。回路密度を高めることによっ
て、より一層複雑な設計への道が開けるとはいえ、マイ
クロプロセッサの動作はユーザがそのマイクロプロセッ
サをどうやって使うか理解できるように単純かつ明快な
もののままでなければならない。
少数の半導体チップ上で実現されるプロセッサである。
半導体チップ技術はマイクロプロセッサ内の回路密度お
よびスピードをますます増大させているが、しかしなが
らマイクロプロセッサと外部メモリとの間の配線は、パ
ッケージング技術によって制限されている。オンチップ
配線は極めて安価であるが、オフチップ配線は非常に高
価である。マイクロプロセッサの性能を改善することを
意図するいかなる技術も、増大した回路密度およびスピ
ードを利用する一方でパッケージング技術およびプロセ
ッサとその外部メモリとの間の物理的な分離の制限内に
留まらなければならない。回路密度を高めることによっ
て、より一層複雑な設計への道が開けるとはいえ、マイ
クロプロセッサの動作はユーザがそのマイクロプロセッ
サをどうやって使うか理解できるように単純かつ明快な
もののままでなければならない。
【０００３】既存のマイクロプロセッサの大多数はスカ
ラ計算を目的としているが、スーパースカラマイクロプ
ロセッサはマイクロプロセッサの進化における次の論理
的なステップである。スーパースカラという語は、スカ
ラ命令の同時実行によって性能を向上させたコンピュー
タの実現例を表わす。スカラ命令は、汎用マイクロプロ
セッサにおいて典型的に見出されるタイプの命令であ
る。今日の半導体処理技術を用いれば、単一のプロセッ
サチップにかつては大規模科学計算用プロセッサにしか
応用できなかった高性能な技術を組入れることができ
る。しかしながら、大規模プロセッサに応用される技術
の多くは、スカラ計算には不適切であるか、マイクロプ
ロセッサに応用するにはあまりに高価であるかのどちら
かである。
ラ計算を目的としているが、スーパースカラマイクロプ
ロセッサはマイクロプロセッサの進化における次の論理
的なステップである。スーパースカラという語は、スカ
ラ命令の同時実行によって性能を向上させたコンピュー
タの実現例を表わす。スカラ命令は、汎用マイクロプロ
セッサにおいて典型的に見出されるタイプの命令であ
る。今日の半導体処理技術を用いれば、単一のプロセッ
サチップにかつては大規模科学計算用プロセッサにしか
応用できなかった高性能な技術を組入れることができ
る。しかしながら、大規模プロセッサに応用される技術
の多くは、スカラ計算には不適切であるか、マイクロプ
ロセッサに応用するにはあまりに高価であるかのどちら
かである。
【０００４】マイクロプロセッサはアプリケーションプ
ログラムを実行する。１つのアプリケーションプログラ
ムには、命令のグループが含まれる。アプリケーション
プログラムを実行するにあたって、プロセッサは何らか
のシーケンスにおいて命令をフェッチし、実行する。１
つの命令の実行にさえ、いくつかのステップが関わって
いる。このステップは、命令をフェッチするステップ
と、それをデコードするステップと、そのオペランドを
組立てるステップと、命令によって特定される動作を行
なうステップと、命令の結果を記憶装置に書込むステッ
プとを含む。命令の実行は周期的クロック信号によって
制御される。クロック信号の周期はプロセッサのサイク
ル時間である。
ログラムを実行する。１つのアプリケーションプログラ
ムには、命令のグループが含まれる。アプリケーション
プログラムを実行するにあたって、プロセッサは何らか
のシーケンスにおいて命令をフェッチし、実行する。１
つの命令の実行にさえ、いくつかのステップが関わって
いる。このステップは、命令をフェッチするステップ
と、それをデコードするステップと、そのオペランドを
組立てるステップと、命令によって特定される動作を行
なうステップと、命令の結果を記憶装置に書込むステッ
プとを含む。命令の実行は周期的クロック信号によって
制御される。クロック信号の周期はプロセッサのサイク
ル時間である。
【０００５】プロセッサがプログラムを完了させるのに
かかる時間は、３つの要因によって決定される。すなわ
ち、そのプログラムを実行するのに必要な命令の数と、
１つの命令を実行するのに必要なプロセッササイクルの
平均数と、プロセッサのサイクル時間とである。プロセ
ッサの性能はプロセッサがプログラムを完了させるのに
かける時間を低減することによって向上するが、これに
はこれらの要因の１つ以上を低減することが要求され
る。
かかる時間は、３つの要因によって決定される。すなわ
ち、そのプログラムを実行するのに必要な命令の数と、
１つの命令を実行するのに必要なプロセッササイクルの
平均数と、プロセッサのサイクル時間とである。プロセ
ッサの性能はプロセッサがプログラムを完了させるのに
かける時間を低減することによって向上するが、これに
はこれらの要因の１つ以上を低減することが要求され
る。
【０００６】マイクロプロセッサの性能を向上させる１
つの方法は、パイプライン化と呼ばれる技術を用いて、
異なった命令におけるステップを重複させることによる
ものである。命令をパイプライン化するには、命令実行
の様々なステップがパイプライン段と呼ばれる独立的な
ユニットによって行なわれる。パイプライン段はクロッ
クドレジスタによって分離される。異なった命令のステ
ップが、異なったパイプライン段において独立的に実行
される。パイプライン化は、命令を重複させ、それによ
りプロセッサが同時に１つより多くの命令を扱うことが
できるようにすることによって、１つの命令の実行に必
要な総合的な時間を、短縮することはないものの、命令
の実行に必要なサイクルをかなりの数、低減する。これ
はプロセッサのサイクル時間を増大させることなく、ま
たしばしば低減して行なわれる。パイプライン化は、典
型的には命令１つあたりのサイクルの平均数を３のファ
クタ分も低減する。しかしながら、分岐命令を実行する
場合、パイプラインは時折、分岐動作の結果が知られ、
正しい命令が実行のためにフェッチされるまで、止まっ
てしまうかもしれない。この遅延は、分岐遅延ペナルテ
ィとして知られている。パイプライン段の数を増やすこ
とは、典型的には命令１つあたりのサイクルの平均数に
関連して分岐遅延ペナルティを増やすことにも繋がる。
つの方法は、パイプライン化と呼ばれる技術を用いて、
異なった命令におけるステップを重複させることによる
ものである。命令をパイプライン化するには、命令実行
の様々なステップがパイプライン段と呼ばれる独立的な
ユニットによって行なわれる。パイプライン段はクロッ
クドレジスタによって分離される。異なった命令のステ
ップが、異なったパイプライン段において独立的に実行
される。パイプライン化は、命令を重複させ、それによ
りプロセッサが同時に１つより多くの命令を扱うことが
できるようにすることによって、１つの命令の実行に必
要な総合的な時間を、短縮することはないものの、命令
の実行に必要なサイクルをかなりの数、低減する。これ
はプロセッサのサイクル時間を増大させることなく、ま
たしばしば低減して行なわれる。パイプライン化は、典
型的には命令１つあたりのサイクルの平均数を３のファ
クタ分も低減する。しかしながら、分岐命令を実行する
場合、パイプラインは時折、分岐動作の結果が知られ、
正しい命令が実行のためにフェッチされるまで、止まっ
てしまうかもしれない。この遅延は、分岐遅延ペナルテ
ィとして知られている。パイプライン段の数を増やすこ
とは、典型的には命令１つあたりのサイクルの平均数に
関連して分岐遅延ペナルティを増やすことにも繋がる。
【０００７】典型的なマイクロプロセッサは、１つ１つ
のプロセッササイクルごとに１つの命令を実行する。ス
ーパースカラプロセッサが低減する命令１つあたりのサ
イクルの平均数は、異なったパイプライン段での命令の
同時実行を可能にするだけでなく、同一のパイプライン
段において命令を同時に実行できるようにすることによ
り、パイプライン化されたスカラプロセッサで可能な数
を超える。スーパースカラという語は、科学計算でよく
あるようなベクトルまたはアレイ上での多数の同時動作
と区別される、スカラ量上での多数の同時動作を強調す
るものである。
のプロセッササイクルごとに１つの命令を実行する。ス
ーパースカラプロセッサが低減する命令１つあたりのサ
イクルの平均数は、異なったパイプライン段での命令の
同時実行を可能にするだけでなく、同一のパイプライン
段において命令を同時に実行できるようにすることによ
り、パイプライン化されたスカラプロセッサで可能な数
を超える。スーパースカラという語は、科学計算でよく
あるようなベクトルまたはアレイ上での多数の同時動作
と区別される、スカラ量上での多数の同時動作を強調す
るものである。
【０００８】スーパースカラプロセッサはコンセプトと
しては単純であるが、性能の向上を達成するには、プロ
セッサのパイプラインを広くする以上のことがなされて
いる。パイプラインを広くすればサイクル１つあたりに
１つより多くの命令を実行することが可能になるが、命
令における所与のどのシーケンスもこの能力を利用でき
るという保証はない。命令は互いに独立しているのでは
なく、相互に関連しており、これらの相関のせいで、命
令によっては同一のパイプライン段に入ることが妨げら
れる。さらに、命令をデコードし、実行するためのプロ
セッサのメカニズムは、同時に実行され得る命令を発見
する能力において大きな違いとなり得る。
しては単純であるが、性能の向上を達成するには、プロ
セッサのパイプラインを広くする以上のことがなされて
いる。パイプラインを広くすればサイクル１つあたりに
１つより多くの命令を実行することが可能になるが、命
令における所与のどのシーケンスもこの能力を利用でき
るという保証はない。命令は互いに独立しているのでは
なく、相互に関連しており、これらの相関のせいで、命
令によっては同一のパイプライン段に入ることが妨げら
れる。さらに、命令をデコードし、実行するためのプロ
セッサのメカニズムは、同時に実行され得る命令を発見
する能力において大きな違いとなり得る。
【０００９】スーパースカラ技術は、命令のセットおよ
び他のアーキテクチャ的な特徴からは独立したプロセッ
サ機構に大きく関わっている。したがって、スーパース
カラ技術の魅力の１つは、既存のアーキテクチャとコー
ドの互換性があるプロセッサを開発できる可能性であ
る。多くのスーパースカラ技術は、縮小命令セットコン
ピュータ（ＲＩＳＣ）または複合命令セットコンピュー
タ（ＣＩＳＣ）アーキテクチャのいずれにも等しく良好
に適用される。しかしながら、ＲＩＳＣアーキテクチャ
の多くにおける規則性のため、スーパースカラ技術は最
初はＲＩＳＣプロセッサの設計に応用されてきた。
び他のアーキテクチャ的な特徴からは独立したプロセッ
サ機構に大きく関わっている。したがって、スーパース
カラ技術の魅力の１つは、既存のアーキテクチャとコー
ドの互換性があるプロセッサを開発できる可能性であ
る。多くのスーパースカラ技術は、縮小命令セットコン
ピュータ（ＲＩＳＣ）または複合命令セットコンピュー
タ（ＣＩＳＣ）アーキテクチャのいずれにも等しく良好
に適用される。しかしながら、ＲＩＳＣアーキテクチャ
の多くにおける規則性のため、スーパースカラ技術は最
初はＲＩＳＣプロセッサの設計に応用されてきた。
【００１０】命令ポインタ（ＩＰ）とも呼ばれる、プロ
グラムカウンタ（ＰＣ）は、命令がメモリからフェッチ
され実行される際の、命令のメモリアドレスを保存す
る。プログラムカウンタとして言及される、プログラム
カウンタ値を維持し更新するためのプログラムカウンタ
メカニズムは、インクリメンタと、セレクタと、レジス
タとを含む。各命令がフェッチされデコードされるにつ
れ、次の順次命令のアドレスが、インクリメンタを用い
てプログラムカウンタの現在の値に現在の命令のバイト
長を加え、この次の順次命令をレジスタ内に位置づける
ことによって、形成される。分岐が行なわれると、目的
命令のアドレスが増分された値の代わりにセレクタによ
って選択され、この目的アドレスがレジスタ内に位置づ
けられる。
グラムカウンタ（ＰＣ）は、命令がメモリからフェッチ
され実行される際の、命令のメモリアドレスを保存す
る。プログラムカウンタとして言及される、プログラム
カウンタ値を維持し更新するためのプログラムカウンタ
メカニズムは、インクリメンタと、セレクタと、レジス
タとを含む。各命令がフェッチされデコードされるにつ
れ、次の順次命令のアドレスが、インクリメンタを用い
てプログラムカウンタの現在の値に現在の命令のバイト
長を加え、この次の順次命令をレジスタ内に位置づける
ことによって、形成される。分岐が行なわれると、目的
命令のアドレスが増分された値の代わりにセレクタによ
って選択され、この目的アドレスがレジスタ内に位置づ
けられる。
【００１１】プログラムカウンタ値は２つの目的を果た
す。プログラムカウンタ値は、フェッチされ実行される
べき次の命令のメモリアドレスを提供する。プログラム
カウンタ値はまた、命令ストリームの実行を止めた問題
に遭遇した命令のアドレスを識別する。このアドレスは
デバッグをする目的で、または訂正動作が行なわれた後
でなされるかもしれない命令ストリームの実行の続行の
ために用いられてもよい。
す。プログラムカウンタ値は、フェッチされ実行される
べき次の命令のメモリアドレスを提供する。プログラム
カウンタ値はまた、命令ストリームの実行を止めた問題
に遭遇した命令のアドレスを識別する。このアドレスは
デバッグをする目的で、または訂正動作が行なわれた後
でなされるかもしれない命令ストリームの実行の続行の
ために用いられてもよい。
【００１２】マイクロプロセッサにおいてパイプライン
化の実現例を用いる場合、プログラムカウンタ値は、こ
の値が命令フェッチアドレスを提供するパイプラインの
始めに維持される。この値はフェッチＰＣ値として言及
される。このフェッチＰＣ値はパイプラインに入る命令
を指し示す。命令がパイプライン段に沿って伝播するに
つれ、後続する命令がフェッチされ、パイプライン内に
位置づけられる。したがって、フェッチＰＣ値は第１段
以外のパイプラインの段にある命令には対応しない。命
令ストリームの実行を止める問題のほとんどは、パイプ
ラインの初めよりも終わりの近く、または終わりにおい
て検出される傾向にあるので、命令のためのプログラム
カウンタ値は命令が実行されている間維持されていなけ
ればならない。この値は実行ＰＣ値と呼ばれる。
化の実現例を用いる場合、プログラムカウンタ値は、こ
の値が命令フェッチアドレスを提供するパイプラインの
始めに維持される。この値はフェッチＰＣ値として言及
される。このフェッチＰＣ値はパイプラインに入る命令
を指し示す。命令がパイプライン段に沿って伝播するに
つれ、後続する命令がフェッチされ、パイプライン内に
位置づけられる。したがって、フェッチＰＣ値は第１段
以外のパイプラインの段にある命令には対応しない。命
令ストリームの実行を止める問題のほとんどは、パイプ
ラインの初めよりも終わりの近く、または終わりにおい
て検出される傾向にあるので、命令のためのプログラム
カウンタ値は命令が実行されている間維持されていなけ
ればならない。この値は実行ＰＣ値と呼ばれる。
【００１３】実行ＰＣ値を維持するには２つの方法が知
られている。第１の方法は、ある命令のＰＣ値が、その
命令とともにパイプラインを下っていくためのものであ
る。この方法では、各パイプライン段は実行ＰＣ値をス
トアするための付加的な記憶装置を必要とする。必要と
される付加的な記憶装置の量は、パイプライン段の数に
比例する。第２の方法は、パイプラインの終わりにおい
てＤＣ回路を二重にするものである。この方法では、命
令の長さの情報だけがパイプライン内の命令に伴う。非
分岐命令が完了する際、命令の長さの値は実行ＰＣ値に
加算され、次の命令のための実行ＰＣ値が提供される。
分岐命令の完了にあたっては、増分された値ではなく、
その分岐のための目的アドレスが実行ＰＣ値として提供
される。
られている。第１の方法は、ある命令のＰＣ値が、その
命令とともにパイプラインを下っていくためのものであ
る。この方法では、各パイプライン段は実行ＰＣ値をス
トアするための付加的な記憶装置を必要とする。必要と
される付加的な記憶装置の量は、パイプライン段の数に
比例する。第２の方法は、パイプラインの終わりにおい
てＤＣ回路を二重にするものである。この方法では、命
令の長さの情報だけがパイプライン内の命令に伴う。非
分岐命令が完了する際、命令の長さの値は実行ＰＣ値に
加算され、次の命令のための実行ＰＣ値が提供される。
分岐命令の完了にあたっては、増分された値ではなく、
その分岐のための目的アドレスが実行ＰＣ値として提供
される。
【００１４】
【発明の概要】別個に下位プログラムカウンタ値ビット
を提供するフェッチプログラムカウンタ回路と、下位プ
ログラムカウンタ値ビットを用いて実行プログラムカウ
ンタ値を発生する実行プログラムカウンタ回路とを設け
ることによって、実行プログラムカウンタ値を迅速かつ
効率的に発生することが可能になるということが発見さ
れている。また、複数個の下位プログラムカウンタビッ
ト値を受取り、単一の下位プログラムカウンタビット値
を選択する、実行プログラムカウンタ回路を設けること
により、多重パイプラインプロセッサにおいて実行プロ
グラムカウンタ値を容易に発生することが可能になると
いうことも、発見されている。
を提供するフェッチプログラムカウンタ回路と、下位プ
ログラムカウンタ値ビットを用いて実行プログラムカウ
ンタ値を発生する実行プログラムカウンタ回路とを設け
ることによって、実行プログラムカウンタ値を迅速かつ
効率的に発生することが可能になるということが発見さ
れている。また、複数個の下位プログラムカウンタビッ
ト値を受取り、単一の下位プログラムカウンタビット値
を選択する、実行プログラムカウンタ回路を設けること
により、多重パイプラインプロセッサにおいて実行プロ
グラムカウンタ値を容易に発生することが可能になると
いうことも、発見されている。
【００１５】
【詳細な説明】この発明を実施するために企図されるベ
ストモードの詳細な説明を以下に述べる。この説明は本
発明にとって例示的なものとして意図されており、限定
的なものととられるべきではない。
ストモードの詳細な説明を以下に述べる。この説明は本
発明にとって例示的なものとして意図されており、限定
的なものととられるべきではない。
【００１６】図１を参照して、本発明はＸ８６命令セッ
トを実行するスーパースカラＸ８６マイクロプロセッサ
１００との関連で最もよく理解することができる。マイ
クロプロセッサ１００は４８６ＸＬバスまたは他の従来
のマイクロプロセッサバスを介して物理的にアドレス指
定された外部メモリ１０１に結合される。マイクロプロ
セッサ１００は命令キャッシュ１０４を含み、命令キャ
ッシュ１０４はバイトキュー１０６に結合され、バイト
キュー１０６は命令デコーダ１０８に結合される。命令
デコーダ１０８はＲＩＳＣコア１１０に結合される。Ｒ
ＩＳＣコア１１０は、レジスタファイル１１２およびリ
オーダバッファ１１４を、算術論理ユニット１３１（Ａ
ＬＵ０）および算術論理ユニット・シフトユニット１３
２（ＡＬＵ１ ＆ ＳＨＦ）、特殊レジスタブロック１
３３（ＳＲＢ）、ロード／ストアユニット１３４（ＬＳ
ＳＥＣ）、分岐セクション１３５（ＢＲＮＳＥＣ）、お
よび浮動小数点ユニット１３６（ＦＰＵ）などの様々な
機能ユニットとともに含む。
トを実行するスーパースカラＸ８６マイクロプロセッサ
１００との関連で最もよく理解することができる。マイ
クロプロセッサ１００は４８６ＸＬバスまたは他の従来
のマイクロプロセッサバスを介して物理的にアドレス指
定された外部メモリ１０１に結合される。マイクロプロ
セッサ１００は命令キャッシュ１０４を含み、命令キャ
ッシュ１０４はバイトキュー１０６に結合され、バイト
キュー１０６は命令デコーダ１０８に結合される。命令
デコーダ１０８はＲＩＳＣコア１１０に結合される。Ｒ
ＩＳＣコア１１０は、レジスタファイル１１２およびリ
オーダバッファ１１４を、算術論理ユニット１３１（Ａ
ＬＵ０）および算術論理ユニット・シフトユニット１３
２（ＡＬＵ１ ＆ ＳＨＦ）、特殊レジスタブロック１
３３（ＳＲＢ）、ロード／ストアユニット１３４（ＬＳ
ＳＥＣ）、分岐セクション１３５（ＢＲＮＳＥＣ）、お
よび浮動小数点ユニット１３６（ＦＰＵ）などの様々な
機能ユニットとともに含む。
【００１７】ＲＩＳＣコア１１０は、ＡおよびＢオペラ
ンドバス１１６、タイプおよびディスパッチ（ＴＡＤ）
バス１１８、および結果バス１４０を含み、これらは機
能ユニットならびに変位および命令ストア（ＩＮＬＳ）
バス１１９に結合され、この変位および命令ロードスト
ア（ＩＮＬＳ）バス１１９は、命令デコーダ１０８とロ
ード／ストアユニット１３４との間に結合される。Ａお
よびＢオペランドバス１１６は、レジスタファイル１１
２およびリオーダバッファ１１４にも結合される。ＴＡ
Ｄバス１１８は命令デコーダ１０８にも結合される。結
果バス１４０はリオーダバッファ１１４にも結合され
る。加えて、分岐セクション１３５はリオーダバッファ
１１４、命令デコーダ１０８、および命令キャッシュ１
０４にＸ目的バス１０３を経由して結合される。Ａおよ
びＢオペランドバス１１６は４本の並列４１ビット幅Ａ
オペランドバスおよび４本の並列４１ビット幅Ｂオペラ
ンドバス、ならびに４本の並列１２ビット幅Ａタグバ
ス、４本の並列１２ビット幅Ｂタグバス、１本の１２ビ
ット幅Ａタグ有効バス、１本の１２ビット幅Ｂタグ有効
バス、４本の４ビット幅行先タグバス、および４本の８
ビット幅オペレーションコードバスを含む。タイプおよ
びディスパッチバス１１８は、４本の３ビット幅タイプ
コードバスおよび１本の４ビット幅ディスパッチバスを
含む。変位およびＩＮＬＳバス１１９は、２本の３２ビ
ット幅変位バスおよび２本の８ビット幅ＩＮＬＳバスを
含む。
ンドバス１１６、タイプおよびディスパッチ（ＴＡＤ）
バス１１８、および結果バス１４０を含み、これらは機
能ユニットならびに変位および命令ストア（ＩＮＬＳ）
バス１１９に結合され、この変位および命令ロードスト
ア（ＩＮＬＳ）バス１１９は、命令デコーダ１０８とロ
ード／ストアユニット１３４との間に結合される。Ａお
よびＢオペランドバス１１６は、レジスタファイル１１
２およびリオーダバッファ１１４にも結合される。ＴＡ
Ｄバス１１８は命令デコーダ１０８にも結合される。結
果バス１４０はリオーダバッファ１１４にも結合され
る。加えて、分岐セクション１３５はリオーダバッファ
１１４、命令デコーダ１０８、および命令キャッシュ１
０４にＸ目的バス１０３を経由して結合される。Ａおよ
びＢオペランドバス１１６は４本の並列４１ビット幅Ａ
オペランドバスおよび４本の並列４１ビット幅Ｂオペラ
ンドバス、ならびに４本の並列１２ビット幅Ａタグバ
ス、４本の並列１２ビット幅Ｂタグバス、１本の１２ビ
ット幅Ａタグ有効バス、１本の１２ビット幅Ｂタグ有効
バス、４本の４ビット幅行先タグバス、および４本の８
ビット幅オペレーションコードバスを含む。タイプおよ
びディスパッチバス１１８は、４本の３ビット幅タイプ
コードバスおよび１本の４ビット幅ディスパッチバスを
含む。変位およびＩＮＬＳバス１１９は、２本の３２ビ
ット幅変位バスおよび２本の８ビット幅ＩＮＬＳバスを
含む。
【００１８】命令キャッシュ１０４に加えて、マイクロ
プロセッサ１００はデータキャッシュ１５０（ＤＣＡＣ
ＨＥ）および物理タグ回路１６２をも含む。データキャ
ッシュ１５０はＲＩＳＣコアのロード／ストア機能ユニ
ット１３４に結合され、かつプロセッサ内アドレスおよ
びデータ（ＩＡＤ）バス１０２に結合される。命令キャ
ッシュ１０４はまた、ＩＡＤバス１０２とも結合され
る。物理タグ回路１６２は、命令キャッシュ１０４とデ
ータキャッシュ１５０との双方と、ＩＡＤバスを介して
対話する。命令キャッシュ１０４およびデータキャッシ
ュ１５０は双方とも線形にアドレス可能なキャッシュで
ある。命令キャッシュ１０４およびデータキャッシュ１
５０は物理的には分離しているが、しかしながらこれら
のキャッシュは双方とも同じアーキテクチャを用いて編
成される。
プロセッサ１００はデータキャッシュ１５０（ＤＣＡＣ
ＨＥ）および物理タグ回路１６２をも含む。データキャ
ッシュ１５０はＲＩＳＣコアのロード／ストア機能ユニ
ット１３４に結合され、かつプロセッサ内アドレスおよ
びデータ（ＩＡＤ）バス１０２に結合される。命令キャ
ッシュ１０４はまた、ＩＡＤバス１０２とも結合され
る。物理タグ回路１６２は、命令キャッシュ１０４とデ
ータキャッシュ１５０との双方と、ＩＡＤバスを介して
対話する。命令キャッシュ１０４およびデータキャッシ
ュ１５０は双方とも線形にアドレス可能なキャッシュで
ある。命令キャッシュ１０４およびデータキャッシュ１
５０は物理的には分離しているが、しかしながらこれら
のキャッシュは双方とも同じアーキテクチャを用いて編
成される。
【００１９】マイクロプロセッサ１００はまた、メモリ
管理ユニット（ＭＭＵ）１６４とバスインタフェースユ
ニット１６０（ＢＩＵ）とを含む。ＴＬＢ１６４はＩＡ
Ｄバスと物理タグ回路１６２とに結合される。バスイン
タフェースユニット１６０は物理タグ回路１６２、デー
タキャッシュ１５０、ならびにＩＡＤバス１０２および
４８６ＸＬバスなどの外部マイクロプロセッサバスに結
合される。
管理ユニット（ＭＭＵ）１６４とバスインタフェースユ
ニット１６０（ＢＩＵ）とを含む。ＴＬＢ１６４はＩＡ
Ｄバスと物理タグ回路１６２とに結合される。バスイン
タフェースユニット１６０は物理タグ回路１６２、デー
タキャッシュ１５０、ならびにＩＡＤバス１０２および
４８６ＸＬバスなどの外部マイクロプロセッサバスに結
合される。
【００２０】マイクロプロセッサ１００は命令のシーケ
ンスを含むコンピュータプログラムを実行する。コンピ
ュータプログラムは典型的には、ハードディスク、フロ
ッピーディスク、またはコンピュータシステム内に位置
づけられる他の不揮発性記憶媒体にストアされる。プロ
グラムが実行されると、そのプログラムは記憶媒体から
メインメモリ１０１にロードされる。一旦プログラムに
おける命令および関連のデータがメインメモリ１０１内
に入ると、個々の命令が実行のために準備され、最後に
マイクロプロセッサ１００によって実行される。
ンスを含むコンピュータプログラムを実行する。コンピ
ュータプログラムは典型的には、ハードディスク、フロ
ッピーディスク、またはコンピュータシステム内に位置
づけられる他の不揮発性記憶媒体にストアされる。プロ
グラムが実行されると、そのプログラムは記憶媒体から
メインメモリ１０１にロードされる。一旦プログラムに
おける命令および関連のデータがメインメモリ１０１内
に入ると、個々の命令が実行のために準備され、最後に
マイクロプロセッサ１００によって実行される。
【００２１】メインメモリ１０１内にストアされた後、
命令はバスインタフェースユニット１６０を経由して命
令キャッシュ１０４に送られ、そこで命令は一時的に保
持される。Ｘ８６命令は命令キャッシュ１０４によっ
て、命令キャッシュ１０４が発生するフェッチプログラ
ムカウンタ値を用いて命令デコーダ１０８に与えられ
る。
命令はバスインタフェースユニット１６０を経由して命
令キャッシュ１０４に送られ、そこで命令は一時的に保
持される。Ｘ８６命令は命令キャッシュ１０４によっ
て、命令キャッシュ１０４が発生するフェッチプログラ
ムカウンタ値を用いて命令デコーダ１０８に与えられ
る。
【００２２】命令デコーダ１０８は命令を調べ、行なう
べき適切な動作を判断する。たとえば、デコーダ１０８
はある特定の命令が、ＰＵＳＨ、ＰＯＰ、ＬＯＡＤ、Ｓ
ＴＯＲＥ、ＡＮＤ、ＯＲ、ＥＸＯＲ、ＡＤＤ、ＳＵＢ、
ＮＯＰ、ＪＵＭＰ、条件付きＪＵＭＰ（ＢＲＡＮＣ
Ｈ）、または他の命令のいずれであるかを判断するだろ
う。デコーダ１０８がどの特定の命令を存在しているも
のと判断するかに従い、対応する１つまたは複数のＲＩ
ＳＣ動作（ＲＯＰ）がＲＩＳＣコア１１０の適切な機能
ユニットにディスパッチされ、各ＲＯＰまたはＲＯＰの
セットに対応するデコードＰＣ値が発生される。デコー
ドＰＣ値はフェッチＰＣ値と非同期に発生される。
べき適切な動作を判断する。たとえば、デコーダ１０８
はある特定の命令が、ＰＵＳＨ、ＰＯＰ、ＬＯＡＤ、Ｓ
ＴＯＲＥ、ＡＮＤ、ＯＲ、ＥＸＯＲ、ＡＤＤ、ＳＵＢ、
ＮＯＰ、ＪＵＭＰ、条件付きＪＵＭＰ（ＢＲＡＮＣ
Ｈ）、または他の命令のいずれであるかを判断するだろ
う。デコーダ１０８がどの特定の命令を存在しているも
のと判断するかに従い、対応する１つまたは複数のＲＩ
ＳＣ動作（ＲＯＰ）がＲＩＳＣコア１１０の適切な機能
ユニットにディスパッチされ、各ＲＯＰまたはＲＯＰの
セットに対応するデコードＰＣ値が発生される。デコー
ドＰＣ値はフェッチＰＣ値と非同期に発生される。
【００２３】命令は、典型的には次に述べるフォーマッ
トで複数のフィールドを含む。すなわちこのフォーマッ
トは、ＯＰ ＣＯＤＥ、ＯＰＥＲＡＮＤ Ａ、ＯＰＥＲ
ＡＮＤ Ｂ、およびＤＥＳＴＩＮＡＴＩＯＮである。た
とえば、命令ＡＤＤ Ａ，Ｂ，Ｃは、レジスタＡの内容
をレジスタＢの内容に加算し、その結果をレジスタＣの
中に位置づけろ、という意味である。ＬＯＡＤおよびＳ
ＴＯＲＥ動作は、わずかに異なったフォーマットを用い
る。たとえば、命令ＬＯＡＤ Ａ，Ｂ，Ｃは、アドレス
から検索されたデータを結果バス上に位置づけろ、とい
うことを意味し、ここにおいてＡ、Ｂ、およびＣはＡオ
ペランドバス、Ｂオペランドバス、および変位バス上に
位置づけられたアドレスの構成要素を表わし、これらの
アドレスの構成要素は組合せられて論理アドレスを提供
し、この論理アドレスはセグメントベースと組合せられ
て線形アドレスを提供し、この線形アドレスからデータ
は検索される。またたとえば、命令ＳＴＯＲＥ Ａ，
Ｂ，Ｃは、あるアドレスによって指し示された位置にデ
ータをストアしろという意味であり、ここでＡはＡオペ
ランドバス上に位置づけられたストアデータであり、Ｂ
およびＣはＢオペランドバスおよび変位バス上に位置づ
けられたアドレスの構成要素を表わしており、これらの
アドレスの構成要素は組合せられて論理アドレスを形成
し、この論理アドレスはセグメントベースと結合されて
線形アドレスを提供し、この線形アドレスにデータはス
トアされる。
トで複数のフィールドを含む。すなわちこのフォーマッ
トは、ＯＰ ＣＯＤＥ、ＯＰＥＲＡＮＤ Ａ、ＯＰＥＲ
ＡＮＤ Ｂ、およびＤＥＳＴＩＮＡＴＩＯＮである。た
とえば、命令ＡＤＤ Ａ，Ｂ，Ｃは、レジスタＡの内容
をレジスタＢの内容に加算し、その結果をレジスタＣの
中に位置づけろ、という意味である。ＬＯＡＤおよびＳ
ＴＯＲＥ動作は、わずかに異なったフォーマットを用い
る。たとえば、命令ＬＯＡＤ Ａ，Ｂ，Ｃは、アドレス
から検索されたデータを結果バス上に位置づけろ、とい
うことを意味し、ここにおいてＡ、Ｂ、およびＣはＡオ
ペランドバス、Ｂオペランドバス、および変位バス上に
位置づけられたアドレスの構成要素を表わし、これらの
アドレスの構成要素は組合せられて論理アドレスを提供
し、この論理アドレスはセグメントベースと組合せられ
て線形アドレスを提供し、この線形アドレスからデータ
は検索される。またたとえば、命令ＳＴＯＲＥ Ａ，
Ｂ，Ｃは、あるアドレスによって指し示された位置にデ
ータをストアしろという意味であり、ここでＡはＡオペ
ランドバス上に位置づけられたストアデータであり、Ｂ
およびＣはＢオペランドバスおよび変位バス上に位置づ
けられたアドレスの構成要素を表わしており、これらの
アドレスの構成要素は組合せられて論理アドレスを形成
し、この論理アドレスはセグメントベースと結合されて
線形アドレスを提供し、この線形アドレスにデータはス
トアされる。
【００２４】ＯＰ ＣＯＤＥは、命令デコーダ１０８か
らオペレーションコードバスを介してＲＩＳＣコア１１
０の機能ユニットへ与えられる。特定の命令のためのＯ
ＰＣＯＤＥが適切な機能ユニットに与えられなければな
らないだけでなく、命令のための指定されたＯＰＥＲＡ
ＮＤも検索され、機能ユニットに送られなければならな
い。特定のオペランドの値がまだ計算されていなけれ
ば、機能ユニットが命令を実行できるようになる前に、
まずその値が計算され機能ユニットに与えられなければ
ならない。たとえば、現在の命令が先行する命令に依存
する場合、現在の命令が実行できるようになる前に、先
行する命令の結果が決定されなければならない。この状
況は、依存性と呼ばれる。
らオペレーションコードバスを介してＲＩＳＣコア１１
０の機能ユニットへ与えられる。特定の命令のためのＯ
ＰＣＯＤＥが適切な機能ユニットに与えられなければな
らないだけでなく、命令のための指定されたＯＰＥＲＡ
ＮＤも検索され、機能ユニットに送られなければならな
い。特定のオペランドの値がまだ計算されていなけれ
ば、機能ユニットが命令を実行できるようになる前に、
まずその値が計算され機能ユニットに与えられなければ
ならない。たとえば、現在の命令が先行する命令に依存
する場合、現在の命令が実行できるようになる前に、先
行する命令の結果が決定されなければならない。この状
況は、依存性と呼ばれる。
【００２５】特定の命令が機能ユニットによって実行さ
れるために必要なオペランドは、レジスタファイル１１
２、リオーダバッファ１１４によってオペランドバスに
与えられるか、結果バス１４０を介して機能ユニットか
ら送られるかのいずれかである。オペランドバスはオペ
ランドを適切な機能ユニットに伝える。一旦機能ユニッ
トがＯＰ ＣＯＤＥ、ＯＰＥＲＡＮＤ Ａ、およびＯＰ
ＥＲＡＮＤ Ｂを受取ると、機能ユニットはその命令を
実行し、その結果を結果バス１４０に位置づける。結果
バス１４０はすべての機能ユニットの出力およびリオー
ダバッファ１１４に結合されている。
れるために必要なオペランドは、レジスタファイル１１
２、リオーダバッファ１１４によってオペランドバスに
与えられるか、結果バス１４０を介して機能ユニットか
ら送られるかのいずれかである。オペランドバスはオペ
ランドを適切な機能ユニットに伝える。一旦機能ユニッ
トがＯＰ ＣＯＤＥ、ＯＰＥＲＡＮＤ Ａ、およびＯＰ
ＥＲＡＮＤ Ｂを受取ると、機能ユニットはその命令を
実行し、その結果を結果バス１４０に位置づける。結果
バス１４０はすべての機能ユニットの出力およびリオー
ダバッファ１１４に結合されている。
【００２６】リオーダバッファ１１４は先入れ先出し
（ＦＩＦＯ）装置として管理される。ある命令が命令デ
コーダ１０８によってデコードされると、対応するエン
トリがリオーダバッファ１１４内に割当てられる。命令
によって計算された結果値は次に、その命令の実行が完
了すると割当てられたエントリに書込まれる。結果値は
続いてレジスタファイル１１２に書込まれ、命令に関連
づけられた例外がなく、命令に影響を与える未決定の推
論的分岐がなければ、その命令はリタイアされる。命令
がリタイアされると、それに関連の実行プログラムカウ
ンタ値もレジスタファイル１１２内のプログラムカウン
タレジスタにストアされる。関連のエントリがリオーダ
バッファ１１４の先頭に到達しても命令が完了していな
かった場合、リオーダバッファ１１４の進行はその命令
が完了するまで止められる。しかしながらさらなるエン
トリを割当て続けることができる。
（ＦＩＦＯ）装置として管理される。ある命令が命令デ
コーダ１０８によってデコードされると、対応するエン
トリがリオーダバッファ１１４内に割当てられる。命令
によって計算された結果値は次に、その命令の実行が完
了すると割当てられたエントリに書込まれる。結果値は
続いてレジスタファイル１１２に書込まれ、命令に関連
づけられた例外がなく、命令に影響を与える未決定の推
論的分岐がなければ、その命令はリタイアされる。命令
がリタイアされると、それに関連の実行プログラムカウ
ンタ値もレジスタファイル１１２内のプログラムカウン
タレジスタにストアされる。関連のエントリがリオーダ
バッファ１１４の先頭に到達しても命令が完了していな
かった場合、リオーダバッファ１１４の進行はその命令
が完了するまで止められる。しかしながらさらなるエン
トリを割当て続けることができる。
【００２７】各機能ユニットは、その命令のためのオペ
ランドがまだ機能ユニットにとって利用可能なものでは
ないためにまだ完了していない命令からのＯＰ ＣＯＤ
Ｅをストアするためのそれぞれの予約ステーション回路
（ＲＳ）１２０〜１２６を含む。各予約ステーション回
路は命令のＯＰ ＣＯＤＥをタグとともにストアする。
このタグは後に予約ステーション回路に到達するであろ
う欠けているオペランドのための場所を予約しておくも
のである。この技術は、未決定の命令が予約ステーショ
ンにおいてそのオペランドとともに組立てられている間
に、マイクロプロセッサ１００が他の命令を実行し続け
ることができるようにすることによって、性能を強化す
るものである。
ランドがまだ機能ユニットにとって利用可能なものでは
ないためにまだ完了していない命令からのＯＰ ＣＯＤ
Ｅをストアするためのそれぞれの予約ステーション回路
（ＲＳ）１２０〜１２６を含む。各予約ステーション回
路は命令のＯＰ ＣＯＤＥをタグとともにストアする。
このタグは後に予約ステーション回路に到達するであろ
う欠けているオペランドのための場所を予約しておくも
のである。この技術は、未決定の命令が予約ステーショ
ンにおいてそのオペランドとともに組立てられている間
に、マイクロプロセッサ１００が他の命令を実行し続け
ることができるようにすることによって、性能を強化す
るものである。
【００２８】マイクロプロセッサ１００は、デコーダ１
０８をＲＩＳＣコア１１０の機能ユニットから分離する
ことによって、順序が乱れた発行に対処する。より特定
的には、リオーダバッファ１１４および機能ユニットの
予約ステーションは、分布命令ウインドウを効果的に確
立する。したがって、デコーダ１０８は命令がすぐには
実行できない場合でさえ、命令のデコードを続けること
ができる。命令ウインドウは命令のプールとして働く。
この命令のプールから、機能ユニットは前に進み続けつ
つ命令を引出し、実行する。命令ウインドウはこのよう
にして、マイクロプロセッサ１００にルックアヘッド能
力をもたらす。依存性がクリアされ、オペランドが利用
可能なものとなるにつれ、ウインドウ内のより多くの命
令が機能ユニットによって実行され、デコーダはさらに
多くのデコードされた命令でウインドウを充填し続け
る。
０８をＲＩＳＣコア１１０の機能ユニットから分離する
ことによって、順序が乱れた発行に対処する。より特定
的には、リオーダバッファ１１４および機能ユニットの
予約ステーションは、分布命令ウインドウを効果的に確
立する。したがって、デコーダ１０８は命令がすぐには
実行できない場合でさえ、命令のデコードを続けること
ができる。命令ウインドウは命令のプールとして働く。
この命令のプールから、機能ユニットは前に進み続けつ
つ命令を引出し、実行する。命令ウインドウはこのよう
にして、マイクロプロセッサ１００にルックアヘッド能
力をもたらす。依存性がクリアされ、オペランドが利用
可能なものとなるにつれ、ウインドウ内のより多くの命
令が機能ユニットによって実行され、デコーダはさらに
多くのデコードされた命令でウインドウを充填し続け
る。
【００２９】マイクロプロセッサ１００はＲＩＳＣコア
の分岐セクション１３５を用いてその性能を強化する。
分岐が起こると、次の命令はその分岐の結果に依存する
ので、プログラムにおける命令ストリーム内の分岐はマ
イクロプロセッサの命令をフェッチする能力の妨げとな
る。分岐セクション１３５は、分岐が行なわれるべきか
どうかを判断する。加えて、命令キャッシュ１０４は先
行する分岐の結果の実行記録をとり続けるための分岐目
的バッファを含む。この記録に基づき、ある特定のフェ
ッチされた分岐の間に、フェッチされた分岐命令がどの
分岐をとるであろうかを決定するための判断がなされ
る。例外または分岐セクション１３５の決定に基づく分
岐の誤予測があれば、その場合誤って予測された分岐命
令に続いて割当てられたリオーダバッファ１１４の内容
は廃棄される。
の分岐セクション１３５を用いてその性能を強化する。
分岐が起こると、次の命令はその分岐の結果に依存する
ので、プログラムにおける命令ストリーム内の分岐はマ
イクロプロセッサの命令をフェッチする能力の妨げとな
る。分岐セクション１３５は、分岐が行なわれるべきか
どうかを判断する。加えて、命令キャッシュ１０４は先
行する分岐の結果の実行記録をとり続けるための分岐目
的バッファを含む。この記録に基づき、ある特定のフェ
ッチされた分岐の間に、フェッチされた分岐命令がどの
分岐をとるであろうかを決定するための判断がなされ
る。例外または分岐セクション１３５の決定に基づく分
岐の誤予測があれば、その場合誤って予測された分岐命
令に続いて割当てられたリオーダバッファ１１４の内容
は廃棄される。
【００３０】図２は、命令キャッシュ１０４のブロック
図である。「可変バイト長命令に特に適した、プリデコ
ードされた命令キャッシュおよびそのための方法（Pre-
Decoded Instruction Cache and Method Therefor Part
iculary Suitable for Variable Byte-Length Instruct
ions）」と題された連続番号 で出願日が の米
国出願が、引用により援用されており、命令キャッシュ
１０４の構造および動作をより詳細に述べている。
図である。「可変バイト長命令に特に適した、プリデコ
ードされた命令キャッシュおよびそのための方法（Pre-
Decoded Instruction Cache and Method Therefor Part
iculary Suitable for Variable Byte-Length Instruct
ions）」と題された連続番号 で出願日が の米
国出願が、引用により援用されており、命令キャッシュ
１０４の構造および動作をより詳細に述べている。
【００３１】命令キャッシュ１０４は線形にアドレス指
定された１６キロバイトのフォーウェイセットアソシア
ティブキャッシュである。各セットは２５６個のエント
リを含み、各エントリは１６バイト命令ブロックと、線
形アドレスタグと、次に予測実行される分岐情報とを含
む。命令キャッシュ１０４はキャッシュ制御装置１７０
と、アドレス回路１７２と、プリデコード回路１７４
と、キャッシュアレイ１７６とを含む。キャッシュ制御
装置１７０は、命令キャッシュ１０４の様々な動作を統
制するための制御信号を与える。アドレス回路１７２
は、分岐セクション１３５から受取られる論理目的プロ
グラムカウンタ（ＴＡＲＧＥＴ ＰＣ）に基づく線形フ
ェッチプログラムカウンタ（ＦＥＴＣＨ ＰＣ）、また
は線形タグアレイ１８２からの線形タグ、およびサクセ
サアレイからの対応するサクセサ情報を発生する。アド
レス回路１７２はまた、アドレスの発生と、外部メモリ
からのプリフェッチ命令に関連のＸ８６保護検査とをも
たらす。アドレス回路１７２は論理アドレスと線形アド
レスとの間の変換を行なうための変換回路として機能す
る。プリデコード回路１７４はＩＡＤバス１０２を介し
てプリフェッチされたＸ８６命令バイトを受取り、各Ｘ
８６命令バイトのためのプリデコードビットを割当て、
プリデコードされたＸ８６命令バイトをキャッシュアレ
イ１７６の中に書込む。キャッシュアレイ１７６はプリ
デコード回路１７４から受取られた命令をストアし、線
形ＦＥＴＣＨ ＰＣ信号によってアドレス指定される
と、これらの命令をバイトキュー１０６に与える。
定された１６キロバイトのフォーウェイセットアソシア
ティブキャッシュである。各セットは２５６個のエント
リを含み、各エントリは１６バイト命令ブロックと、線
形アドレスタグと、次に予測実行される分岐情報とを含
む。命令キャッシュ１０４はキャッシュ制御装置１７０
と、アドレス回路１７２と、プリデコード回路１７４
と、キャッシュアレイ１７６とを含む。キャッシュ制御
装置１７０は、命令キャッシュ１０４の様々な動作を統
制するための制御信号を与える。アドレス回路１７２
は、分岐セクション１３５から受取られる論理目的プロ
グラムカウンタ（ＴＡＲＧＥＴ ＰＣ）に基づく線形フ
ェッチプログラムカウンタ（ＦＥＴＣＨ ＰＣ）、また
は線形タグアレイ１８２からの線形タグ、およびサクセ
サアレイからの対応するサクセサ情報を発生する。アド
レス回路１７２はまた、アドレスの発生と、外部メモリ
からのプリフェッチ命令に関連のＸ８６保護検査とをも
たらす。アドレス回路１７２は論理アドレスと線形アド
レスとの間の変換を行なうための変換回路として機能す
る。プリデコード回路１７４はＩＡＤバス１０２を介し
てプリフェッチされたＸ８６命令バイトを受取り、各Ｘ
８６命令バイトのためのプリデコードビットを割当て、
プリデコードされたＸ８６命令バイトをキャッシュアレ
イ１７６の中に書込む。キャッシュアレイ１７６はプリ
デコード回路１７４から受取られた命令をストアし、線
形ＦＥＴＣＨ ＰＣ信号によってアドレス指定される
と、これらの命令をバイトキュー１０６に与える。
【００３２】キャッシュアレイ１７６は３つの主要なア
レイに編成される。それらはすなわち、命令キャッシュ
ストアアレイ１８０と、線形タグアレイ１８２と、サク
セサアレイ１８４とである。命令キャッシュストアアレ
イ１８０は、１６バイト命令をストアする。線形タグア
レイ１８２は、命令に対応する線形アドレスタグをスト
アする。サクセサアレイ１８４は、命令に対応する、分
岐予測をサポートするために用いられる予測された分岐
情報をストアする。これらのアレイの各々は、アドレス
回路１７２によって提供される、線形ＦＥＴＣＨ ＰＣ
アドレスによってアドレス指定されている。
レイに編成される。それらはすなわち、命令キャッシュ
ストアアレイ１８０と、線形タグアレイ１８２と、サク
セサアレイ１８４とである。命令キャッシュストアアレ
イ１８０は、１６バイト命令をストアする。線形タグア
レイ１８２は、命令に対応する線形アドレスタグをスト
アする。サクセサアレイ１８４は、命令に対応する、分
岐予測をサポートするために用いられる予測された分岐
情報をストアする。これらのアレイの各々は、アドレス
回路１７２によって提供される、線形ＦＥＴＣＨ ＰＣ
アドレスによってアドレス指定されている。
【００３３】図３を参照して、命令デコーダ１０８は２
段のパイプライン化されたデコーダであって、これはバ
イトキュー１０６からプリデコードされたＸ８６命令バ
イトを受取り、それらをそれぞれのＲＯＰのシーケンス
に変換し、複数個のディスパッチ位置からＲＯＰを迅速
にディスパッチする。多数命令発行のための機会を最大
限にするため、最も単純な命令についてはこの変換はハ
ードワイヤード高速変換経路内で扱われる。好ましい実
施例では、ハードワイヤード高速変換経路は３つのＲＯ
Ｐまたはそれ未満のものにマッピングするＸ８６命令に
適用される。３つより多くのＲＯＰを必要とする命令お
よびあまり使われない命令は、マイクロコードＲＯＭ内
に含まれるマイクロコードシーケンスによって扱われ
る。Ｘ８６命令がマイクロコードＲＯＭにマッピングし
たときには常に、プリデコードされたＸ８６命令情報が
複数のディスパッチ位置において二重にされ、各ディス
パッチ位置が独立的かつ他のディスパッチ位置と並行に
動けるようにする。
段のパイプライン化されたデコーダであって、これはバ
イトキュー１０６からプリデコードされたＸ８６命令バ
イトを受取り、それらをそれぞれのＲＯＰのシーケンス
に変換し、複数個のディスパッチ位置からＲＯＰを迅速
にディスパッチする。多数命令発行のための機会を最大
限にするため、最も単純な命令についてはこの変換はハ
ードワイヤード高速変換経路内で扱われる。好ましい実
施例では、ハードワイヤード高速変換経路は３つのＲＯ
Ｐまたはそれ未満のものにマッピングするＸ８６命令に
適用される。３つより多くのＲＯＰを必要とする命令お
よびあまり使われない命令は、マイクロコードＲＯＭ内
に含まれるマイクロコードシーケンスによって扱われ
る。Ｘ８６命令がマイクロコードＲＯＭにマッピングし
たときには常に、プリデコードされたＸ８６命令情報が
複数のディスパッチ位置において二重にされ、各ディス
パッチ位置が独立的かつ他のディスパッチ位置と並行に
動けるようにする。
【００３４】第１のデコード段では、命令デコーダ１０
８はＸ８６のプリデコードされた命令のためのＲＯＰが
高速経路において発生されるべきかマイクロコードＲＯ
Ｍ経路において発生されるべきかを決定する。ＲＯＰシ
ーケンスのための情報は、ＲＯＰを４つまで用いて１サ
イクルあたり４つまでのＸ８６命令のための高速経路論
理によって発生されるか、または１つのプリデコードさ
れたＸ８６命令のためのマイクロコードＲＯＭから読出
されるかのいずれかである。高速経路およびＲＯＰを発
生することが要求されているマイクロコードＲＯＭ経路
からの情報は、ＲＯＰがそこに行くことが指定されてい
る機能ユニットのタイプ、機能ユニットで実行されるべ
き特定の単純なＲＩＳＣのような命令、ＲＯＰのための
ソースおよび行先ポインタ、ＲＯＰのサイズ情報、ロー
ドまたはストアＲＯＰの場合のアドレス指定モード、な
らびにもしあればＲＯＰのための命令からの即値フィー
ルドを含む。好ましくは、マイクロコードＲＯＭアクセ
スは高速経路デコード機能とは混合されない。これによ
りマイクロコードＲＯＰをシフトしなければならなくな
ることが回避される。第２のデコード段では、命令デコ
ーダ１０８は高速経路またはマイクロコードＲＯＭのい
ずれかからのＲＯＰ情報を選択して増加させ、完全なＲ
ＯＰをもたらし、これらは機能ユニット１３１〜１３６
において実行される。
８はＸ８６のプリデコードされた命令のためのＲＯＰが
高速経路において発生されるべきかマイクロコードＲＯ
Ｍ経路において発生されるべきかを決定する。ＲＯＰシ
ーケンスのための情報は、ＲＯＰを４つまで用いて１サ
イクルあたり４つまでのＸ８６命令のための高速経路論
理によって発生されるか、または１つのプリデコードさ
れたＸ８６命令のためのマイクロコードＲＯＭから読出
されるかのいずれかである。高速経路およびＲＯＰを発
生することが要求されているマイクロコードＲＯＭ経路
からの情報は、ＲＯＰがそこに行くことが指定されてい
る機能ユニットのタイプ、機能ユニットで実行されるべ
き特定の単純なＲＩＳＣのような命令、ＲＯＰのための
ソースおよび行先ポインタ、ＲＯＰのサイズ情報、ロー
ドまたはストアＲＯＰの場合のアドレス指定モード、な
らびにもしあればＲＯＰのための命令からの即値フィー
ルドを含む。好ましくは、マイクロコードＲＯＭアクセ
スは高速経路デコード機能とは混合されない。これによ
りマイクロコードＲＯＰをシフトしなければならなくな
ることが回避される。第２のデコード段では、命令デコ
ーダ１０８は高速経路またはマイクロコードＲＯＭのい
ずれかからのＲＯＰ情報を選択して増加させ、完全なＲ
ＯＰをもたらし、これらは機能ユニット１３１〜１３６
において実行される。
【００３５】命令デコーダ１０８はまた、完全にディス
パッチされプリデコードされたＸ８６命令がバイトキュ
ー１０６の外へシフトされ、次のディスパッチされてい
ないまたは部分的にディスパッチされているプリデコー
ドされたＸ８６命令が「キューの先頭」にシフトされる
ように、バイトキュー１０６におけるシフトを制御す
る。命令デコーダ１０８はまた、バイトキュー１０６に
おける問題を検出し、マイクロコードエントリポイント
を強制することによって、命令キャッシュ１０４を適切
なように間接的に再び導く。命令デコーダ１０８はま
た、命令キャッシュ１０４内のキャッシュ再充填論理に
よって、ならびに分岐セクション１３５における例外お
よびマイクロ分岐誤予測論理によって開始されるマイク
ロコードＲＯＭエントリポイントを受入れる。分岐セク
ション１３５によって発生されるマイクロコードエント
リポイントは、ＸＴＡＲＧＥＴバス１０３を介して命令
デコーダ１０８に伝えられる。命令デコーダ１０８はま
た、各ＲＯＰに対応するデコードプログラムカウンタ値
を発生する。
パッチされプリデコードされたＸ８６命令がバイトキュ
ー１０６の外へシフトされ、次のディスパッチされてい
ないまたは部分的にディスパッチされているプリデコー
ドされたＸ８６命令が「キューの先頭」にシフトされる
ように、バイトキュー１０６におけるシフトを制御す
る。命令デコーダ１０８はまた、バイトキュー１０６に
おける問題を検出し、マイクロコードエントリポイント
を強制することによって、命令キャッシュ１０４を適切
なように間接的に再び導く。命令デコーダ１０８はま
た、命令キャッシュ１０４内のキャッシュ再充填論理に
よって、ならびに分岐セクション１３５における例外お
よびマイクロ分岐誤予測論理によって開始されるマイク
ロコードＲＯＭエントリポイントを受入れる。分岐セク
ション１３５によって発生されるマイクロコードエント
リポイントは、ＸＴＡＲＧＥＴバス１０３を介して命令
デコーダ１０８に伝えられる。命令デコーダ１０８はま
た、各ＲＯＰに対応するデコードプログラムカウンタ値
を発生する。
【００３６】命令デコーダ１０８は、ＲＯＰマルチプレ
クサ２００と、４つのディスパッチ位置回路２１０、２
１１、２１２、２１３と、４つのＲＯＰセレクタ回路２
２０、２２１、２２２、２２３と、ＲＯＰ共有回路２２
６とを、命令デコード制御回路２３０、ＲＯＭ制御２４
０、およびデコードプログラムカウンタ回路２４２とと
もに含む。ＲＯＰマルチプレクサ２００（ＲＯＰＭＵ
Ｘ）は、バイトキュー１０６のエントリを４つのディス
パッチ位置２１０〜２１３に導く。各ディスパッチ位置
は、それぞれの高速コンバータ２５０、２５１、２５
２、２５３（それぞれＦＡＳＴＣＯＮＶ０、ＦＡＳＴＣ
ＯＮＶ１、ＦＡＳＴＣＯＮＶ２、およびＦＡＳＴＣＯＮ
Ｖ３）と、それぞれの共通段２６０、２６１、２６２、
２６３（それぞれＩＣＯＭＭＯＮ０、ＩＣＯＭＭＯＮ
１、ＩＣＯＭＭＯＮ２、およびＩＣＯＭＭＯＮ３）と、
それぞれのマイクロコードＲＯＭ２７０、２７１、２７
２、２７３（それぞれＭＲＯＭ０、ＭＲＯＭ１、ＭＲＯ
Ｍ２、およびＭＲＯＭ３）とを含む。マイクロコードＲ
ＯＭ２７０〜２７３は、マイクロコードＲＯＭ命令デコ
ード制御装置２４０（ＩＤＥＣＣＮＴＬ）によって制御
される。ＲＯＰマルチプレクサ２００、ディスパッチ位
置回路２１０〜２１３、マイクロコードＲＯＭ命令デコ
ード制御装置２３０、およびデコードプログラムカウン
タ回路２４２は、一般に命令デコーダ１０８の第１段を
形成する。命令デコーダ１０８の第２段は一般に、ＲＯ
Ｐセレクタ回路２２０〜２２３（それぞれＲＯＰＳＥＬ
ＥＣＴ０、ＲＯＰＳＥＬＥＣＴ１、ＲＯＰＳＥＬＥＣＴ
２、およびＲＯＰＳＥＬＥＣＴ３）、およびＲＯＰ共有
回路２２６（ＲＯＰＳＨＡＲＥＤ）において実現され
る。
クサ２００と、４つのディスパッチ位置回路２１０、２
１１、２１２、２１３と、４つのＲＯＰセレクタ回路２
２０、２２１、２２２、２２３と、ＲＯＰ共有回路２２
６とを、命令デコード制御回路２３０、ＲＯＭ制御２４
０、およびデコードプログラムカウンタ回路２４２とと
もに含む。ＲＯＰマルチプレクサ２００（ＲＯＰＭＵ
Ｘ）は、バイトキュー１０６のエントリを４つのディス
パッチ位置２１０〜２１３に導く。各ディスパッチ位置
は、それぞれの高速コンバータ２５０、２５１、２５
２、２５３（それぞれＦＡＳＴＣＯＮＶ０、ＦＡＳＴＣ
ＯＮＶ１、ＦＡＳＴＣＯＮＶ２、およびＦＡＳＴＣＯＮ
Ｖ３）と、それぞれの共通段２６０、２６１、２６２、
２６３（それぞれＩＣＯＭＭＯＮ０、ＩＣＯＭＭＯＮ
１、ＩＣＯＭＭＯＮ２、およびＩＣＯＭＭＯＮ３）と、
それぞれのマイクロコードＲＯＭ２７０、２７１、２７
２、２７３（それぞれＭＲＯＭ０、ＭＲＯＭ１、ＭＲＯ
Ｍ２、およびＭＲＯＭ３）とを含む。マイクロコードＲ
ＯＭ２７０〜２７３は、マイクロコードＲＯＭ命令デコ
ード制御装置２４０（ＩＤＥＣＣＮＴＬ）によって制御
される。ＲＯＰマルチプレクサ２００、ディスパッチ位
置回路２１０〜２１３、マイクロコードＲＯＭ命令デコ
ード制御装置２３０、およびデコードプログラムカウン
タ回路２４２は、一般に命令デコーダ１０８の第１段を
形成する。命令デコーダ１０８の第２段は一般に、ＲＯ
Ｐセレクタ回路２２０〜２２３（それぞれＲＯＰＳＥＬ
ＥＣＴ０、ＲＯＰＳＥＬＥＣＴ１、ＲＯＰＳＥＬＥＣＴ
２、およびＲＯＰＳＥＬＥＣＴ３）、およびＲＯＰ共有
回路２２６（ＲＯＰＳＨＡＲＥＤ）において実現され
る。
【００３７】命令デコーダ１０８は命令デコード制御装
置２３０によって制御される。命令デコード制御装置２
３０は、ＴＡＤバス１１８上に命令タイプ情報をもたら
し、現在のディスパッチウインドウ内のＲＯＰのうちい
くつがＲＩＳＣコア１１０によって受入れられ得るかを
予測し、この予測を鑑みてどのようにバイトキュー１０
６をシフトさせるか命令キャッシュ１０４に知らせ、バ
イトキュー１０６の先頭におけるプリデコードされたＸ
８６命令のためにまだこれからディスパッチされるべき
ＲＯＰの数をＲＯＰマルチプレクサ２００に知らせ、マ
イクロコードおよび制御ＲＯＭにアクセスするなど、一
般的な制御機能を提供するために、組合せ論理またはプ
ログラマブルアレイ論理において実現される論理を含
む。これらの機能を提供するために、命令デコード制御
装置２３０はＲＩＳＣコア１１０の機能ユニット１３１
〜１３６およびプロセッサ１００の他のユニットから様
々な情報を受取る。
置２３０によって制御される。命令デコード制御装置２
３０は、ＴＡＤバス１１８上に命令タイプ情報をもたら
し、現在のディスパッチウインドウ内のＲＯＰのうちい
くつがＲＩＳＣコア１１０によって受入れられ得るかを
予測し、この予測を鑑みてどのようにバイトキュー１０
６をシフトさせるか命令キャッシュ１０４に知らせ、バ
イトキュー１０６の先頭におけるプリデコードされたＸ
８６命令のためにまだこれからディスパッチされるべき
ＲＯＰの数をＲＯＰマルチプレクサ２００に知らせ、マ
イクロコードおよび制御ＲＯＭにアクセスするなど、一
般的な制御機能を提供するために、組合せ論理またはプ
ログラマブルアレイ論理において実現される論理を含
む。これらの機能を提供するために、命令デコード制御
装置２３０はＲＩＳＣコア１１０の機能ユニット１３１
〜１３６およびプロセッサ１００の他のユニットから様
々な情報を受取る。
【００３８】各高速コンバータ２５０、２５１、２５
２、および２５３は、「単純な」Ｘ８６命令（すなわち
３つ以下のＲＯＰにマッピングするもの）に対して多く
のタイプの高速変換を行なう。各ディスパッチ位置にお
ける高速コンバータはＸ８６命令を、そのＸ８６命令を
実行するのに必要なＲＯＰのシーケンスのそれぞれ１つ
（１つのシーケンスは１つまたはそれ以上のＲＯＰであ
る）に変換し、ある一定のプレフィックスおよびＳＩＢ
バイトのためのＲＯＰの動作を変形する。高速コンバー
タ２５０〜２５３はプログラマブルアレイ論理として実
現されるか、第２のデコード段の位相１において前にラ
ッチされた組合せ論理しとて実現されるかのいずれかで
ある。
２、および２５３は、「単純な」Ｘ８６命令（すなわち
３つ以下のＲＯＰにマッピングするもの）に対して多く
のタイプの高速変換を行なう。各ディスパッチ位置にお
ける高速コンバータはＸ８６命令を、そのＸ８６命令を
実行するのに必要なＲＯＰのシーケンスのそれぞれ１つ
（１つのシーケンスは１つまたはそれ以上のＲＯＰであ
る）に変換し、ある一定のプレフィックスおよびＳＩＢ
バイトのためのＲＯＰの動作を変形する。高速コンバー
タ２５０〜２５３はプログラマブルアレイ論理として実
現されるか、第２のデコード段の位相１において前にラ
ッチされた組合せ論理しとて実現されるかのいずれかで
ある。
【００３９】めったに使われないＸ８６命令および実行
するのに３つより多くのＲＯＰからなるＲＯＰシーケン
スを必要とするＸ８６命令は、マイクロコードＲＯＭに
マッピングされる。一般に３つより多くのＲＯＰにマッ
ピングするＸ８６命令は、ＣＡＬＬゲート命令、ＳＴＲ
ＩＮＧ移動命令、および卓越した浮動小数点ルーチンな
どの複合対話型命令である。この場合、命令デコーダ１
０８内のＲＯＭ制御装置２４０は、エントリポイントと
して知られるマイクロコードＲＯＭアドレスを形成し、
このエントリポイントに基づき、マイクロコードＲＯＭ
２７０〜２７３にストアされたマイクロコードＲＯＭ命
令からのＲＯＰシーケンスを、１サイクルあたり４つの
ＲＯＰにおいて読出す。各マイクロコードＲＯＭ２７
０、２７１、２７２、および２７３は、高速コンバータ
においては変換可能でないＸ８６命令を扱うための１０
２４×５９ＲＯＭアレイである。
するのに３つより多くのＲＯＰからなるＲＯＰシーケン
スを必要とするＸ８６命令は、マイクロコードＲＯＭに
マッピングされる。一般に３つより多くのＲＯＰにマッ
ピングするＸ８６命令は、ＣＡＬＬゲート命令、ＳＴＲ
ＩＮＧ移動命令、および卓越した浮動小数点ルーチンな
どの複合対話型命令である。この場合、命令デコーダ１
０８内のＲＯＭ制御装置２４０は、エントリポイントと
して知られるマイクロコードＲＯＭアドレスを形成し、
このエントリポイントに基づき、マイクロコードＲＯＭ
２７０〜２７３にストアされたマイクロコードＲＯＭ命
令からのＲＯＰシーケンスを、１サイクルあたり４つの
ＲＯＰにおいて読出す。各マイクロコードＲＯＭ２７
０、２７１、２７２、および２７３は、高速コンバータ
においては変換可能でないＸ８６命令を扱うための１０
２４×５９ＲＯＭアレイである。
【００４０】ディスパッチ位置２１０、２１１、２１
２、および２１３もまた、それぞれの共通段２６０、２
６１、２６２、および２６３を含む。各共通段はパイプ
ライン段として機能する。各共通段２６０、２６１、２
６２、および２６３はそれぞれの高速コンバータおよび
マイクロコードＲＯＭと関連づけられている。命令が高
速経路命令であるかマイクロコードＲＯＭ命令であるか
に関わりなくある特定のやり方で効率的に扱うことがで
き、かつマイクロコードＲＯＭにおける発生を必要とは
しないＸ８６命令変換動作は部分的に、変換を必要とし
ない共通データとともに、高速コンバータまたはマイク
ロコードＲＯＭにおける様々な段の命令部分の処理を伴
うステップでそれぞれの共通段を介して、実行されパイ
プライン化される。各共通段はまた、高速経路命令およ
びＭＲＯＭ命令の双方によって用いられる内部命令デコ
ーダアドレス計算を行なうために使用されるレジスタポ
インタを追跡する。
２、および２１３もまた、それぞれの共通段２６０、２
６１、２６２、および２６３を含む。各共通段はパイプ
ライン段として機能する。各共通段２６０、２６１、２
６２、および２６３はそれぞれの高速コンバータおよび
マイクロコードＲＯＭと関連づけられている。命令が高
速経路命令であるかマイクロコードＲＯＭ命令であるか
に関わりなくある特定のやり方で効率的に扱うことがで
き、かつマイクロコードＲＯＭにおける発生を必要とは
しないＸ８６命令変換動作は部分的に、変換を必要とし
ない共通データとともに、高速コンバータまたはマイク
ロコードＲＯＭにおける様々な段の命令部分の処理を伴
うステップでそれぞれの共通段を介して、実行されパイ
プライン化される。各共通段はまた、高速経路命令およ
びＭＲＯＭ命令の双方によって用いられる内部命令デコ
ーダアドレス計算を行なうために使用されるレジスタポ
インタを追跡する。
【００４１】各セレクタ回路２２０、２２１、２２２、
および２２３は、高速コンバータおよびパイプライン段
の出力またはマイクロコードＲＯＭおよびパイプライン
段の出力のいずれかを選択し、ディスパッチ情報を発生
する。各セレクタ回路はまた、即値フィールド定数値を
選択し、機能ユニット１３１〜１３６への即値アドレス
または定数を駆動する。ＲＯＰ共有ユニット２２６はデ
ィスパッチ位置２１０〜２１３の各々におけるＲＯＰ選
択回路からの情報に応答し、すべてのディスパッチ位置
によって共有されるリソースのためのディスパッチ情報
を発生する。デコードプログラムカウンタ回路２４２は
バイトキュー１０６から送られるＸ８６命令の各々にお
ける論理プログラムカウンタ値を追跡する。バイトキュ
ー１０６はプリフェッチストリーム内に非順次フェッチ
を検出すると、その目的のバイトおよび新しい目的アド
レスをデコードプログラムカウンタ回路２４２に示す。
デコードプログラムカウンタ回路２４２は次にデコード
プログラムカウンタ値を発生し、これは分岐セクション
１３５ならびにディスパッチされた各ＲＯＰのためのデ
コードプログラムカウンタ値における下位ビットおよび
キャリービットに与えられる。ＬＰＣビットおよびキャ
リービットは、命令デコーダ１０８によってリオーダバ
ッファ１１４に与えられる。
および２２３は、高速コンバータおよびパイプライン段
の出力またはマイクロコードＲＯＭおよびパイプライン
段の出力のいずれかを選択し、ディスパッチ情報を発生
する。各セレクタ回路はまた、即値フィールド定数値を
選択し、機能ユニット１３１〜１３６への即値アドレス
または定数を駆動する。ＲＯＰ共有ユニット２２６はデ
ィスパッチ位置２１０〜２１３の各々におけるＲＯＰ選
択回路からの情報に応答し、すべてのディスパッチ位置
によって共有されるリソースのためのディスパッチ情報
を発生する。デコードプログラムカウンタ回路２４２は
バイトキュー１０６から送られるＸ８６命令の各々にお
ける論理プログラムカウンタ値を追跡する。バイトキュ
ー１０６はプリフェッチストリーム内に非順次フェッチ
を検出すると、その目的のバイトおよび新しい目的アド
レスをデコードプログラムカウンタ回路２４２に示す。
デコードプログラムカウンタ回路２４２は次にデコード
プログラムカウンタ値を発生し、これは分岐セクション
１３５ならびにディスパッチされた各ＲＯＰのためのデ
コードプログラムカウンタ値における下位ビットおよび
キャリービットに与えられる。ＬＰＣビットおよびキャ
リービットは、命令デコーダ１０８によってリオーダバ
ッファ１１４に与えられる。
【００４２】デコードＰＣ回路２４２レジスタ内のデコ
ードＰＣレジスタの中に維持されるＲＯＰデコードプロ
グラムカウンタ値が、Ｘ８６アーキテクチャにおける論
理アドレスとして維持されるので、セグメント間分岐を
行なうときには、命令キャッシュ１０４にアクセスする
のに用いられる線形アドレスからデコードＰＣレジスタ
を更新するために必要な論理アドレスへの変換が必要で
ある。これは命令キャッシュ１０４において、まず線形
アドレスからセグメントベースポインタを減算して取除
き、論理アドレスを得ることによってなし遂げられる。
この３２ビットの論理アドレスは次に命令デコーダ１０
８のデコードプログラムカウンタ回路２４２に駆動さ
れ、これは次にＲＯＰデコードプログラムカウンタ値を
発生する。セグメント間分岐を行なわない場合、デコー
ドＰＣ値はデコードプログラムカウンタ回路２４２で更
新される。
ードＰＣレジスタの中に維持されるＲＯＰデコードプロ
グラムカウンタ値が、Ｘ８６アーキテクチャにおける論
理アドレスとして維持されるので、セグメント間分岐を
行なうときには、命令キャッシュ１０４にアクセスする
のに用いられる線形アドレスからデコードＰＣレジスタ
を更新するために必要な論理アドレスへの変換が必要で
ある。これは命令キャッシュ１０４において、まず線形
アドレスからセグメントベースポインタを減算して取除
き、論理アドレスを得ることによってなし遂げられる。
この３２ビットの論理アドレスは次に命令デコーダ１０
８のデコードプログラムカウンタ回路２４２に駆動さ
れ、これは次にＲＯＰデコードプログラムカウンタ値を
発生する。セグメント間分岐を行なわない場合、デコー
ドＰＣ値はデコードプログラムカウンタ回路２４２で更
新される。
【００４３】分岐に続く順次命令については、デコード
プログラムカウンタ回路２４２は開始位置と終了位置と
の間でバイトキュー内のＸ８６バイトの数をカウント
し、これを開始論理デコードプログラムカウンタ値に加
算して、次のデコードプログラムカウンタ値を発生す
る。
プログラムカウンタ回路２４２は開始位置と終了位置と
の間でバイトキュー内のＸ８６バイトの数をカウント
し、これを開始論理デコードプログラムカウンタ値に加
算して、次のデコードプログラムカウンタ値を発生す
る。
【００４４】命令デコーダ制御装置２３０は、命令デコ
ーダ１０８の様々なユニットの動作を制御するための適
切なステートマシンのいずれかである。
ーダ１０８の様々なユニットの動作を制御するための適
切なステートマシンのいずれかである。
【００４５】図４を参照して、デコードプログラムカウ
ンタ発生器回路２４２は、キュー３００と、スキャン論
理３０２と、上位部分プログラムカウンタラッチ３０４
と、下位部分プログラムカウンタラッチ３０６と、上位
部分プログラムカウンタ発生器回路３０８と、下位部分
プログラムカウンタ発生器回路３１０と、プログラムカ
ウンタ値セレクタ回路３１２とを含む。
ンタ発生器回路２４２は、キュー３００と、スキャン論
理３０２と、上位部分プログラムカウンタラッチ３０４
と、下位部分プログラムカウンタラッチ３０６と、上位
部分プログラムカウンタ発生器回路３０８と、下位部分
プログラムカウンタ発生器回路３１０と、プログラムカ
ウンタ値セレクタ回路３１２とを含む。
【００４６】キュー３００は３２ビット非順次プログラ
ムカウンタ値を有効ビットと同様に保持し、非順次プロ
グラムカウンタ値のビット４：３１を上位部分プログラ
ムカウンタラッチ３０４に与える。キュー３００は非順
次プログラムカウンタ値のビット０：３をスキャン論理
３０２に与える。
ムカウンタ値を有効ビットと同様に保持し、非順次プロ
グラムカウンタ値のビット４：３１を上位部分プログラ
ムカウンタラッチ３０４に与える。キュー３００は非順
次プログラムカウンタ値のビット０：３をスキャン論理
３０２に与える。
【００４７】スキャン論理３０２は命令デコーダ１０８
によって処理されている４つのＲＯＰに対応する４つの
４ビットオフセット値を下位プログラムカウンタ発生器
回路３１０に与える。４つのオフセット値の各々は、キ
ュー１０６内にストアされるＸ８６命令とキュー３００
内にストアされる現在のデコードプログラムカウンタ値
との間のオフセットを表わす。キュー１０６内にストア
される各Ｘ８６命令は、１つより多くのＲＯＰにマッピ
ングしてもよい。同じサイクル内で命令デコーダ１０８
によって処理されている４つのＲＯＰが１つのＸ８６命
令に対応していてもよいため、４つのオフセット値はす
べて同じ値を有していてもよい。これらのオフセット値
は、キュー１０６の先頭における命令のための開始ビッ
トとキュー１０６内の次の命令のための開始ビットとを
選択するスキャン論理３０２によって発生される。オフ
セットは、同じサイクル内の命令デコーダ１０８によっ
て処理されている４つのＲＯＰに対して累積される。す
なわち、オフセットは第１のＲＯＰとオフセットがその
ために発生されているＲＯＰとの間のバイトの数に等し
く、これは２つのＲＯＰ間にいくつのＲＯＰがあるかに
は関わりがない。
によって処理されている４つのＲＯＰに対応する４つの
４ビットオフセット値を下位プログラムカウンタ発生器
回路３１０に与える。４つのオフセット値の各々は、キ
ュー１０６内にストアされるＸ８６命令とキュー３００
内にストアされる現在のデコードプログラムカウンタ値
との間のオフセットを表わす。キュー１０６内にストア
される各Ｘ８６命令は、１つより多くのＲＯＰにマッピ
ングしてもよい。同じサイクル内で命令デコーダ１０８
によって処理されている４つのＲＯＰが１つのＸ８６命
令に対応していてもよいため、４つのオフセット値はす
べて同じ値を有していてもよい。これらのオフセット値
は、キュー１０６の先頭における命令のための開始ビッ
トとキュー１０６内の次の命令のための開始ビットとを
選択するスキャン論理３０２によって発生される。オフ
セットは、同じサイクル内の命令デコーダ１０８によっ
て処理されている４つのＲＯＰに対して累積される。す
なわち、オフセットは第１のＲＯＰとオフセットがその
ために発生されているＲＯＰとの間のバイトの数に等し
く、これは２つのＲＯＰ間にいくつのＲＯＰがあるかに
は関わりがない。
【００４８】下位プログラムカウンタ発生器回路３１０
は、加算器３２０〜３２３とマルチプレクサ３２６とを
含む。各加算器３２０、３２１、３２２、３２３は、４
ビットオフセット値の１つを受取る。加算器３２０〜３
２３は、これらの４ビットオフセット値をラッチ３０６
からの現在のデコードプログラムカウンタ値におけるビ
ット０：３に加算し、次に来るかもしれないプログラム
カウンタ値における下位ビットすなわちビット０：３を
得る。次に来るかもしれないプログラムカウンタ値の各
々は、ディスパッチされるべきＲＯＰに対応する。次に
来るかもしれないプログラムカウンタ値のビット０：３
は、マルチプレクサ３２６に与えられる。マルチプレク
サ３２６はこれらの次に来るかもしれないプログラムカ
ウンタ値をマルチプレクスして、対応するＲＯＰが命令
デコーダ１０８によってディスパッチされる際にどの命
令がキュー３００から取除かれるかに基づき、次のプロ
グラムカウンタ値をデコードプログラムカウンタラッチ
３０６に与える。ラッチ３０６はマルチプレクスされた
値を現在のデコードプログラムカウンタ値としてストア
し、次のデコードプログラムカウンタ値を得るにあたっ
て用いる。
は、加算器３２０〜３２３とマルチプレクサ３２６とを
含む。各加算器３２０、３２１、３２２、３２３は、４
ビットオフセット値の１つを受取る。加算器３２０〜３
２３は、これらの４ビットオフセット値をラッチ３０６
からの現在のデコードプログラムカウンタ値におけるビ
ット０：３に加算し、次に来るかもしれないプログラム
カウンタ値における下位ビットすなわちビット０：３を
得る。次に来るかもしれないプログラムカウンタ値の各
々は、ディスパッチされるべきＲＯＰに対応する。次に
来るかもしれないプログラムカウンタ値のビット０：３
は、マルチプレクサ３２６に与えられる。マルチプレク
サ３２６はこれらの次に来るかもしれないプログラムカ
ウンタ値をマルチプレクスして、対応するＲＯＰが命令
デコーダ１０８によってディスパッチされる際にどの命
令がキュー３００から取除かれるかに基づき、次のプロ
グラムカウンタ値をデコードプログラムカウンタラッチ
３０６に与える。ラッチ３０６はマルチプレクスされた
値を現在のデコードプログラムカウンタ値としてストア
し、次のデコードプログラムカウンタ値を得るにあたっ
て用いる。
【００４９】下位プログラムカウンタ発生器回路３１０
は、各加算器からのキャリービットを上位プログラムカ
ウンタ発生器回路３０８のキャリーセレクタ３３４に与
える。下位プログラムカウンタ発生器回路３１０はま
た、これらのキャリービットをカウンタ値選択回路３１
２にも与える。
は、各加算器からのキャリービットを上位プログラムカ
ウンタ発生器回路３０８のキャリーセレクタ３３４に与
える。下位プログラムカウンタ発生器回路３１０はま
た、これらのキャリービットをカウンタ値選択回路３１
２にも与える。
【００５０】上位プログラムカウンタラッチ３０４は、
次のプログラムカウンタ値のビット４：３１を上位プロ
グラムカウンタ発生器回路３０８に与える。上位プログ
ラムカウンタ発生器回路は、アドレスインクリメンタ３
３０と、マルチプレクサ３３２と、キャリーセレクタ３
３４とを含む。インクリメンタ３３０は現在のデコード
ＰＣ値の上位２８ビットを受取り、増分されたデコード
ＰＣ値、すなわち上位２８ビットが１だけ増分された値
を提供する。この増分されたデコードＰＣ値は、やはり
現在のデコードＰＣ値を受取るマルチプレクサ３３４に
与えられる。マルチプレクサ３３２はこれら２つの値の
うち１つを、キャリーセレクタ回路３３４の制御下で次
のデコードＰＣ値として提供する。キャリーセレクタ回
路３３４は下位部分プログラムカウンタ発生器回路３１
０からのキャリービットを用いて、キャリービットのう
ちどれがディスパッチされるべき次のＲＯＰに対応する
かを判断し、かつこのキャリービットの値を用いてマル
チプレクサ３３２を制御する。ディスパッチされるべき
次のＲＯＰのキャリービットが、キャリーを示す活性で
あれば、次のデコードＰＣ値の上位２８ビットには増分
されたデコードＰＣ値が用いられる。そうでなければ、
次のデコードＰＣ値の上位２８ビットには現在のデコー
ドＰＣ値の上位２８ビットが用いられる。
次のプログラムカウンタ値のビット４：３１を上位プロ
グラムカウンタ発生器回路３０８に与える。上位プログ
ラムカウンタ発生器回路は、アドレスインクリメンタ３
３０と、マルチプレクサ３３２と、キャリーセレクタ３
３４とを含む。インクリメンタ３３０は現在のデコード
ＰＣ値の上位２８ビットを受取り、増分されたデコード
ＰＣ値、すなわち上位２８ビットが１だけ増分された値
を提供する。この増分されたデコードＰＣ値は、やはり
現在のデコードＰＣ値を受取るマルチプレクサ３３４に
与えられる。マルチプレクサ３３２はこれら２つの値の
うち１つを、キャリーセレクタ回路３３４の制御下で次
のデコードＰＣ値として提供する。キャリーセレクタ回
路３３４は下位部分プログラムカウンタ発生器回路３１
０からのキャリービットを用いて、キャリービットのう
ちどれがディスパッチされるべき次のＲＯＰに対応する
かを判断し、かつこのキャリービットの値を用いてマル
チプレクサ３３２を制御する。ディスパッチされるべき
次のＲＯＰのキャリービットが、キャリーを示す活性で
あれば、次のデコードＰＣ値の上位２８ビットには増分
されたデコードＰＣ値が用いられる。そうでなければ、
次のデコードＰＣ値の上位２８ビットには現在のデコー
ドＰＣ値の上位２８ビットが用いられる。
【００５１】カウンタ値選択回路３１２は、マルチプレ
クサ３３６とディスパッチ割当マルチプレクサ３３８を
含む。マルチプレクサ３３６は、キュー３００からどの
命令が、命令デコーダ１０８によって対応するＲＯＰが
ディスパッチされる際に取除かれるかに基づき、デコー
ドプログラムカウンタ値（ＤＰＣ）のビット０：３とし
て、次に来るかもしれない４つの下位プログラムカウン
タ値のうち１つを選択する。マルチプレクサ３３６はこ
のデコードプログラムカウンタ値をリオーダバッファ１
１４に与える。ディスパッチ割当マルチプレクサ３３８
は次の下位プログラムカウンタ値（ＬＰＣ）およびキャ
リー値（ＣＡＲＲＹ）を受取り、これらの値をディスパ
ッチされる各ＲＯＰのためにリオーダバッファ１１４に
与える。
クサ３３６とディスパッチ割当マルチプレクサ３３８を
含む。マルチプレクサ３３６は、キュー３００からどの
命令が、命令デコーダ１０８によって対応するＲＯＰが
ディスパッチされる際に取除かれるかに基づき、デコー
ドプログラムカウンタ値（ＤＰＣ）のビット０：３とし
て、次に来るかもしれない４つの下位プログラムカウン
タ値のうち１つを選択する。マルチプレクサ３３６はこ
のデコードプログラムカウンタ値をリオーダバッファ１
１４に与える。ディスパッチ割当マルチプレクサ３３８
は次の下位プログラムカウンタ値（ＬＰＣ）およびキャ
リー値（ＣＡＲＲＹ）を受取り、これらの値をディスパ
ッチされる各ＲＯＰのためにリオーダバッファ１１４に
与える。
【００５２】上位プログラムカウンタ発生器回路３０８
はデコードプログラムカウンタ値のビット４：３１をプ
ログラムカウンタ値選択回路３１２に与える。プログラ
ムカウンタ値選択回路３１２はこれらのビットをマルチ
プレクサ３３６からの選択された下位ビット０：３と組
合せ、完全な、すなわちビット０〜３１の、デコードプ
ログラムカウンタ（ＤＰＣ）値を提供する。
はデコードプログラムカウンタ値のビット４：３１をプ
ログラムカウンタ値選択回路３１２に与える。プログラ
ムカウンタ値選択回路３１２はこれらのビットをマルチ
プレクサ３３６からの選択された下位ビット０：３と組
合せ、完全な、すなわちビット０〜３１の、デコードプ
ログラムカウンタ（ＤＰＣ）値を提供する。
【００５３】図５を参照して、リオーダバッファ１１４
は循環先入れ先出し（ＦＩＦＯ）回路であって、推論的
に実行されるＲＯＰの相対的な順序を追跡する。リオー
ダバッファの記憶位置は、それぞれリタイアの結果をレ
ジスタファイル１１２に送り、命令デコーダ１０８から
の不整合なＲＯＰを受取るために先頭および末尾キュー
ポインタを用いて、動的に割当てられる。命令がデコー
ドされると、その結果値はリオーダバッファ１１４内の
位置または行先に割当てられ、その行先レジスタ番号は
この位置と関連づけられる。依存性のない後続の命令に
ついては、関連づけられたＡおよびＢオペランドバスが
レジスタファイル１１２から駆動される。しかしなが
ら、後続する命令が依存性を有しており、名前を変更さ
れた行先レジスタを参照してその中にストアされている
と考えられる値を得る場合、リオーダバッファ１１４内
でエントリがアクセスされる。結果をその中で得ること
ができれば、それはオペランドバスにもたらされる。結
果が得られない場合、このリオーダバッファエントリを
識別するタグが、ＡおよびＢオペランドタグバス１１６
の１本のオペランドタグバスに与えられる。結果または
タグはオペランドバスまたはオペランドタグバスを介し
て機能ユニットにもたらされる。機能ユニットにおける
実行の完了により結果が得られた場合、その結果および
それらのそれぞれの結果タグは、バス５本分の幅の結果
バスと５本の結果タグバス１４０とを介してリオーダバ
ッファ１１４および機能ユニットの予約ステーションに
もたらされる。
は循環先入れ先出し（ＦＩＦＯ）回路であって、推論的
に実行されるＲＯＰの相対的な順序を追跡する。リオー
ダバッファの記憶位置は、それぞれリタイアの結果をレ
ジスタファイル１１２に送り、命令デコーダ１０８から
の不整合なＲＯＰを受取るために先頭および末尾キュー
ポインタを用いて、動的に割当てられる。命令がデコー
ドされると、その結果値はリオーダバッファ１１４内の
位置または行先に割当てられ、その行先レジスタ番号は
この位置と関連づけられる。依存性のない後続の命令に
ついては、関連づけられたＡおよびＢオペランドバスが
レジスタファイル１１２から駆動される。しかしなが
ら、後続する命令が依存性を有しており、名前を変更さ
れた行先レジスタを参照してその中にストアされている
と考えられる値を得る場合、リオーダバッファ１１４内
でエントリがアクセスされる。結果をその中で得ること
ができれば、それはオペランドバスにもたらされる。結
果が得られない場合、このリオーダバッファエントリを
識別するタグが、ＡおよびＢオペランドタグバス１１６
の１本のオペランドタグバスに与えられる。結果または
タグはオペランドバスまたはオペランドタグバスを介し
て機能ユニットにもたらされる。機能ユニットにおける
実行の完了により結果が得られた場合、その結果および
それらのそれぞれの結果タグは、バス５本分の幅の結果
バスと５本の結果タグバス１４０とを介してリオーダバ
ッファ１１４および機能ユニットの予約ステーションに
もたらされる。
【００５４】リオーダバッファ１１４は実行プログラム
カウンタレジスタを更新するためにＲＯＰと関連してい
るプログラムカウンタ値を保持する圧縮形式を用いる。
この圧縮形式に必要なのは、下位４バイトとビット増分
すなわちキャリーの表示のみである。順次的Ｘ８６バイ
トについては、付加されるバイトの数は１５個以下であ
り、非順次的フェッチについては、分岐が成功裏に完了
すると、新しい分岐目的が結果バスに駆動され、それに
より命令デコーダ１０８からリオーダバッファ１１４へ
の新しい分岐位置の書込みは必要でなくなる。
カウンタレジスタを更新するためにＲＯＰと関連してい
るプログラムカウンタ値を保持する圧縮形式を用いる。
この圧縮形式に必要なのは、下位４バイトとビット増分
すなわちキャリーの表示のみである。順次的Ｘ８６バイ
トについては、付加されるバイトの数は１５個以下であ
り、非順次的フェッチについては、分岐が成功裏に完了
すると、新しい分岐目的が結果バスに駆動され、それに
より命令デコーダ１０８からリオーダバッファ１１４へ
の新しい分岐位置の書込みは必要でなくなる。
【００５５】リオーダバッファ１１４は、リオーダバッ
ファ制御およびステータス回路４００と、リオーダバッ
ファアレイ４０２と、リオーダバッファオペランドバス
ドライバ４０４とを含む。リオーダバッファアレイ４０
２は一時記憶メモリであって、リオーダバッファ制御お
よびステータス回路４００によって制御される。命令デ
コーダ１０８がＲＯＰをディスパッチすると、命令デコ
ーダ１０８は行先ポインタ（ＤＥＳＴ ＲＥＧ）バスの
１本に信号をもたらす。リオーダバッファ制御およびス
テータス回路４００はその後、リオーダバッファアレイ
４０２のエントリを割当てる。リオーダバッファアレイ
４０２の各エントリは、一時行先レジスタを提供するた
めに割当てられ、ＲＯＰが完了するとそこに結果が書込
まれる。リオーダバッファおよびステータス回路４００
内の実行プログラムカウンタレジスタの中にストアされ
る実行ＰＣ値は、命令がリタイアされると更新される。
複数のリオーダバッファエントリが、レジスタファイル
１１２内の単一のレジスタに対応することができ、それ
によりレジスタの一時的な名前変更に備えることができ
る。リオーダバッファ制御およびステータス回路４００
は、完了されたＲＯＰがいつレジスタ１１２内にリタイ
アされ得るかを決定する。命令がリタイアされると、実
行プログラムカウンタレジスタは更新される。
ファ制御およびステータス回路４００と、リオーダバッ
ファアレイ４０２と、リオーダバッファオペランドバス
ドライバ４０４とを含む。リオーダバッファアレイ４０
２は一時記憶メモリであって、リオーダバッファ制御お
よびステータス回路４００によって制御される。命令デ
コーダ１０８がＲＯＰをディスパッチすると、命令デコ
ーダ１０８は行先ポインタ（ＤＥＳＴ ＲＥＧ）バスの
１本に信号をもたらす。リオーダバッファ制御およびス
テータス回路４００はその後、リオーダバッファアレイ
４０２のエントリを割当てる。リオーダバッファアレイ
４０２の各エントリは、一時行先レジスタを提供するた
めに割当てられ、ＲＯＰが完了するとそこに結果が書込
まれる。リオーダバッファおよびステータス回路４００
内の実行プログラムカウンタレジスタの中にストアされ
る実行ＰＣ値は、命令がリタイアされると更新される。
複数のリオーダバッファエントリが、レジスタファイル
１１２内の単一のレジスタに対応することができ、それ
によりレジスタの一時的な名前変更に備えることができ
る。リオーダバッファ制御およびステータス回路４００
は、完了されたＲＯＰがいつレジスタ１１２内にリタイ
アされ得るかを決定する。命令がリタイアされると、実
行プログラムカウンタレジスタは更新される。
【００５６】リオーダバッファ制御およびステータス回
路４００は命令デコーダ１０８からのＡおよびＢオペラ
ンドポインタを受取る。リオーダバッファ制御およびス
テータス回路４００はこれらのポインタを用いてリオー
ダバッファアレイ４０２内のエントリに問合わせをし、
ディスパッチされたＲＯＰの実行に必要なオペランドが
リオーダバッファアレイ４０２内に含まれているかどう
かを判断する。
路４００は命令デコーダ１０８からのＡおよびＢオペラ
ンドポインタを受取る。リオーダバッファ制御およびス
テータス回路４００はこれらのポインタを用いてリオー
ダバッファアレイ４０２内のエントリに問合わせをし、
ディスパッチされたＲＯＰの実行に必要なオペランドが
リオーダバッファアレイ４０２内に含まれているかどう
かを判断する。
【００５７】図６を参照して、リオーダバッファアレイ
４０２は、レジスタファイルにライトバックされるべき
送られたオペランドの結果を、その結果がもはやプロセ
ッサの推論的状態の一部ではない場合に一時的にストア
するための１６個のエントリを含む。１６個のリオーダ
バッファエントリの各々は、４１ビット結果フィールド
（ＲＥＳＵＬＴ）、９ビット行先ポインタフィールド
（Ｐ）、４ビット下位プログラムカウンタ値フィールド
（ＬＰＣ）および１１ビット浮動小数点オペレーション
コードフィールド（ＦＰＯＦ）、１１ビット浮動小数点
フラグレジスタフィールド（ＦＰＦＲ）、ならびに２４
ビット制御およびステータスフィールド（ＣＳ）を含
む。
４０２は、レジスタファイルにライトバックされるべき
送られたオペランドの結果を、その結果がもはやプロセ
ッサの推論的状態の一部ではない場合に一時的にストア
するための１６個のエントリを含む。１６個のリオーダ
バッファエントリの各々は、４１ビット結果フィールド
（ＲＥＳＵＬＴ）、９ビット行先ポインタフィールド
（Ｐ）、４ビット下位プログラムカウンタ値フィールド
（ＬＰＣ）および１１ビット浮動小数点オペレーション
コードフィールド（ＦＰＯＦ）、１１ビット浮動小数点
フラグレジスタフィールド（ＦＰＦＲ）、ならびに２４
ビット制御およびステータスフィールド（ＣＳ）を含
む。
【００５８】結果フィールドは機能ユニットからの結果
データをストアする。４１ビット結果フィールドは浮動
小数点結果を２つのリオーダバッファエントリ内にスト
アできるようにする。整数結果は４１ビットのうちの３
２ビットにストアされる。
データをストアする。４１ビット結果フィールドは浮動
小数点結果を２つのリオーダバッファエントリ内にスト
アできるようにする。整数結果は４１ビットのうちの３
２ビットにストアされる。
【００５９】各リオーダバッファエントリの行先ポイン
タフィールドは、ライトバック中に書込まれるべき命令
の実行よりの結果のための、レジスタファイル１１２内
の行先レジスタアドレスを指定する。リオーダバッファ
制御およびステータス回路４００は行先レジスタ（ＤＥ
ＳＴ ＲＥＧ）バスを介して命令デコーダ１０８から行
先ポインタを受取り、そのポインタをリオーダバッファ
アレイ４０２の行先ポインタフィールドにロードし、ポ
インタと関連するＲＯＰがリタイアされているときのた
めにそれをストアさせる。ＲＯＰがディスパッチされる
と、リオーダバッファ１１４はリオーダバッファアレイ
４０２のすべての行先ポインタフィールドをスキャンす
ることによって依存性チェックを行ない、行先ポインタ
とＡまたはＢオペランドとの間に整合があるかどうかを
判断する。整合があるということは、データ依存性があ
るということを示す。
タフィールドは、ライトバック中に書込まれるべき命令
の実行よりの結果のための、レジスタファイル１１２内
の行先レジスタアドレスを指定する。リオーダバッファ
制御およびステータス回路４００は行先レジスタ（ＤＥ
ＳＴ ＲＥＧ）バスを介して命令デコーダ１０８から行
先ポインタを受取り、そのポインタをリオーダバッファ
アレイ４０２の行先ポインタフィールドにロードし、ポ
インタと関連するＲＯＰがリタイアされているときのた
めにそれをストアさせる。ＲＯＰがディスパッチされる
と、リオーダバッファ１１４はリオーダバッファアレイ
４０２のすべての行先ポインタフィールドをスキャンす
ることによって依存性チェックを行ない、行先ポインタ
とＡまたはＢオペランドとの間に整合があるかどうかを
判断する。整合があるということは、データ依存性があ
るということを示す。
【００６０】浮動小数点オペレーションコードフィール
ドは、リオーダバッファエントリに割当てられた浮動小
数点オペレーションコードのビットのサブセットにセッ
トされる。浮動小数点フラグレジスタフィールドは浮動
小数点動作によりもたらされる浮動小数点フラグの状態
をストアする。浮動小数点フラグは浮動小数点機能ユニ
ット１３６により検出された、精度、アンダーフロー、
オーバーフロー、ゼロ分割、正規化を取止められたオペ
ランド、および無効オペランドエラーに関連の情報をス
トアする。整数オペランドについては、整数演算により
もたらされるフラグは４１ビット結果フィールドの上位
ビット内に保持されるため、対応するフラグフィールド
は必要ではない。
ドは、リオーダバッファエントリに割当てられた浮動小
数点オペレーションコードのビットのサブセットにセッ
トされる。浮動小数点フラグレジスタフィールドは浮動
小数点動作によりもたらされる浮動小数点フラグの状態
をストアする。浮動小数点フラグは浮動小数点機能ユニ
ット１３６により検出された、精度、アンダーフロー、
オーバーフロー、ゼロ分割、正規化を取止められたオペ
ランド、および無効オペランドエラーに関連の情報をス
トアする。整数オペランドについては、整数演算により
もたらされるフラグは４１ビット結果フィールドの上位
ビット内に保持されるため、対応するフラグフィールド
は必要ではない。
【００６１】ステータスおよび制御フィールドは、ＲＯ
Ｂエントリのステータス、たとえばリオーダバッファエ
ントリが割当てられているか、分岐が誤って予測されて
いるか、または命令の実行が例外またはエラー条件をも
たらしているのではないか、ということを示すビットを
含む。ステータスおよび制御フィールドはまた、実行プ
ログラムカウンタ値を発生することに関連のビットをも
含む。より特定的には、ステータスおよび制御フィール
ドは、各ＲＯＰのためにデコードＰＣ発生器回路によっ
て与えられるキャリービット、セットされるとＲＯＰが
ある特定のＸ８６命令についてＲＯＰのシーケンスのう
ちの最後のＲＯＰであるということを示す出口ビット、
および結果が有効であることを示して命令が完了してい
ることを表わす完了（または有効）ビットを含む。出口
ビットは、実行プログラムカウンタレジスタ内にストア
された実行ＰＣ値をいつ更新すべきかを示す。実行プロ
グラムカウンタ値が更新されるのは、特定のＸ８６命令
のためのＲＯＰシーケンスが完了したときのみである。
Ｂエントリのステータス、たとえばリオーダバッファエ
ントリが割当てられているか、分岐が誤って予測されて
いるか、または命令の実行が例外またはエラー条件をも
たらしているのではないか、ということを示すビットを
含む。ステータスおよび制御フィールドはまた、実行プ
ログラムカウンタ値を発生することに関連のビットをも
含む。より特定的には、ステータスおよび制御フィール
ドは、各ＲＯＰのためにデコードＰＣ発生器回路によっ
て与えられるキャリービット、セットされるとＲＯＰが
ある特定のＸ８６命令についてＲＯＰのシーケンスのう
ちの最後のＲＯＰであるということを示す出口ビット、
および結果が有効であることを示して命令が完了してい
ることを表わす完了（または有効）ビットを含む。出口
ビットは、実行プログラムカウンタレジスタ内にストア
された実行ＰＣ値をいつ更新すべきかを示す。実行プロ
グラムカウンタ値が更新されるのは、特定のＸ８６命令
のためのＲＯＰシーケンスが完了したときのみである。
【００６２】再び図５を参照して、ＲＯＰを実行して結
果を発生する機能ユニットは、その結果を行先タグを用
いて適切なリオーダバッファエントリに導く。ディスパ
ッチの際、機能ユニットに接続される４つの行先タグバ
スのうちの１つに行先タグがセットされる。機能ユニッ
トは結果バス１４０のうち１本にその結果を位置づけ、
対応する結果タグおよびステータスバス上に行先タグを
位置づける。リオーダバッファ制御およびステータス回
路４００は結果タグバスからの結果タグを受取り、この
タグをリオーダバッファアレイ４０２内のエントリをア
ドレス指定するのに用いる。結果バスおよびステータス
バスのうち１つに対応する結果バスの１本の上の信号
が、結果タグ値により指定されるリオーダバッファアレ
イエントリにロードされる。
果を発生する機能ユニットは、その結果を行先タグを用
いて適切なリオーダバッファエントリに導く。ディスパ
ッチの際、機能ユニットに接続される４つの行先タグバ
スのうちの１つに行先タグがセットされる。機能ユニッ
トは結果バス１４０のうち１本にその結果を位置づけ、
対応する結果タグおよびステータスバス上に行先タグを
位置づける。リオーダバッファ制御およびステータス回
路４００は結果タグバスからの結果タグを受取り、この
タグをリオーダバッファアレイ４０２内のエントリをア
ドレス指定するのに用いる。結果バスおよびステータス
バスのうち１つに対応する結果バスの１本の上の信号
が、結果タグ値により指定されるリオーダバッファアレ
イエントリにロードされる。
【００６３】リオーダバッファ制御およびステータス回
路４００はまた、データ依存性についてもチェックし、
未解決の依存性が起こると、オペランドバスと関連のＡ
およびＢオペランドタグバスを用いてオペランドにタグ
をつける。タグは機能ユニットの予約ステーションによ
って用いられるために、依存性が基づいている結果を識
別する。リオーダバッファ１１４はデータ依存性が検出
されるとレジスタファイル読出を無効にする。リオーダ
バッファ制御およびステータス回路４００は、ディスパ
ッチの際にデータ依存性を検出した場合、レジスタファ
イルオペランドバスドライバ４０４に与えられる無効化
バスのビットをセットすることによって、リオーダバッ
ファアレイ４０２のエントリ内におけるいかなる依存性
オペランドの読出動作をも無効にする。無効化バスは、
各オペランドバスのための無効化信号を含む。
路４００はまた、データ依存性についてもチェックし、
未解決の依存性が起こると、オペランドバスと関連のＡ
およびＢオペランドタグバスを用いてオペランドにタグ
をつける。タグは機能ユニットの予約ステーションによ
って用いられるために、依存性が基づいている結果を識
別する。リオーダバッファ１１４はデータ依存性が検出
されるとレジスタファイル読出を無効にする。リオーダ
バッファ制御およびステータス回路４００は、ディスパ
ッチの際にデータ依存性を検出した場合、レジスタファ
イルオペランドバスドライバ４０４に与えられる無効化
バスのビットをセットすることによって、リオーダバッ
ファアレイ４０２のエントリ内におけるいかなる依存性
オペランドの読出動作をも無効にする。無効化バスは、
各オペランドバスのための無効化信号を含む。
【００６４】リオーダバッファ１１４が、ソースオペラ
ンドデータが利用可能でないデータには依存しておら
ず、レジスタファイル１１２またはリオーダバッファ１
１４から得ることができると判断した場合、オペランド
データはオペランドバス１１６を介して機能ユニット予
約ステーションに送られる。読出ポインタのレジスタア
ドレスがエントリの行先ポインタアドレスに一致した場
合、データはリオーダバッファ１１４内にアドレス指定
される。ＡまたはＢオペランド読出ポインタ（Ａ−ＲＤ
ＰＴＲまたはＢ−ＲＤＰＴＲ）の読出ポインタは、リオ
ーダバッファ制御およびステータス回路４００を介して
リオーダバッファアレイ４０２をアドレス指定し、オペ
ランドデータをリオーダバッファオペランドバスドライ
バ４０４に与える。リオーダバッファオペランドバスド
ライバ４０４は、オペランドデータをＡおよびＢオペラ
ンドバス１１６に駆動する。
ンドデータが利用可能でないデータには依存しておら
ず、レジスタファイル１１２またはリオーダバッファ１
１４から得ることができると判断した場合、オペランド
データはオペランドバス１１６を介して機能ユニット予
約ステーションに送られる。読出ポインタのレジスタア
ドレスがエントリの行先ポインタアドレスに一致した場
合、データはリオーダバッファ１１４内にアドレス指定
される。ＡまたはＢオペランド読出ポインタ（Ａ−ＲＤ
ＰＴＲまたはＢ−ＲＤＰＴＲ）の読出ポインタは、リオ
ーダバッファ制御およびステータス回路４００を介して
リオーダバッファアレイ４０２をアドレス指定し、オペ
ランドデータをリオーダバッファオペランドバスドライ
バ４０４に与える。リオーダバッファオペランドバスド
ライバ４０４は、オペランドデータをＡおよびＢオペラ
ンドバス１１６に駆動する。
【００６５】ＲＯＰは、リオーダバッファ制御およびス
テータス回路４００がリオーダバッファアレイ４０２か
らの結果をレジスタファイル１１２に書込み、その結果
をライトバックバスの１つに位置づけて行先ポインタを
ライトバックバスに対応する書込ポインタに書込むにつ
れ、リタイアされる。書込ポインタはレジスタファイル
１１２内のレジスタアドレスを指定し、リタイアされた
結果を受取る。ＲＯＰがリタイアされると、リオーダバ
ッファオペランドバスドライバ４０４はリオーダバッフ
ァアレイ４０２のＬＰＣフィールドを用いて実行プログ
ラムカウンタ値を発生する。
テータス回路４００がリオーダバッファアレイ４０２か
らの結果をレジスタファイル１１２に書込み、その結果
をライトバックバスの１つに位置づけて行先ポインタを
ライトバックバスに対応する書込ポインタに書込むにつ
れ、リタイアされる。書込ポインタはレジスタファイル
１１２内のレジスタアドレスを指定し、リタイアされた
結果を受取る。ＲＯＰがリタイアされると、リオーダバ
ッファオペランドバスドライバ４０４はリオーダバッフ
ァアレイ４０２のＬＰＣフィールドを用いて実行プログ
ラムカウンタ値を発生する。
【００６６】リオーダバッファステータスおよび制御回
路４００はリオーダバッファ１１４の様々な条件を検出
し、リオーダ条件バスを用いてプロセッサ１００におけ
る様々な回路へ条件信号をリレーする。リオーダ条件バ
スの信号は４つのＡおよびＢオペランドの各々のために
レジスタファイル１１２によって受取られ、リオーダバ
ッファ１１４がいつ送られたオペランドを実行のために
与えるかを示す。充満、空、または単一エントリのリオ
ーダバッファ条件を反映するリオーダバッファ条件バス
上の他の信号は、命令デコーダ１０８によって受取られ
る。
路４００はリオーダバッファ１１４の様々な条件を検出
し、リオーダ条件バスを用いてプロセッサ１００におけ
る様々な回路へ条件信号をリレーする。リオーダ条件バ
スの信号は４つのＡおよびＢオペランドの各々のために
レジスタファイル１１２によって受取られ、リオーダバ
ッファ１１４がいつ送られたオペランドを実行のために
与えるかを示す。充満、空、または単一エントリのリオ
ーダバッファ条件を反映するリオーダバッファ条件バス
上の他の信号は、命令デコーダ１０８によって受取られ
る。
【００６７】図７を参照して、ＲＯＢ制御およびステー
タス回路４００内に含まれる実行プログラムカウンタ発
生器回路５９８は、下位プログラムカウンタ発生器６０
０と、上位プログラムカウンタ発生器下位６０２と、実
行プログラムカウンタ制御装置６０４とを含む。下位プ
ログラムカウンタ発生器６００は、エントリマルチプレ
クサ６１０と、分岐マルチプレクサ６１２と、レジスタ
６１４とを含む。エントリマルチプレクサ６１０は、最
も古い４つのリオーダバッファエントリ４０２にストア
される４つの命令のためのプログラムカウンタ値の下位
４ビットの部分を受取る。エントリマルチプレクサ６１
０は、これらの下位プログラムカウンタ値の１つを分岐
マルチプレクサ６１２に与え、分岐マルチプレクサ６１
２はまた、分岐プログラムカウンタ値の下位ビットをも
受取る。分岐マルチプレクサ６１２はレジスタ６１４に
４ビット下位実行プログラムカウンタ値を与え、レジス
タ６１４はこの値を次の実行プログラムカウンタ値とし
て提供する。エントリマルチプレクサ６１０、分岐マル
チプレクサ６１２、およびレジスタ６１４は、実行プロ
グラムカウンタ制御回路６０４により制御される。
タス回路４００内に含まれる実行プログラムカウンタ発
生器回路５９８は、下位プログラムカウンタ発生器６０
０と、上位プログラムカウンタ発生器下位６０２と、実
行プログラムカウンタ制御装置６０４とを含む。下位プ
ログラムカウンタ発生器６００は、エントリマルチプレ
クサ６１０と、分岐マルチプレクサ６１２と、レジスタ
６１４とを含む。エントリマルチプレクサ６１０は、最
も古い４つのリオーダバッファエントリ４０２にストア
される４つの命令のためのプログラムカウンタ値の下位
４ビットの部分を受取る。エントリマルチプレクサ６１
０は、これらの下位プログラムカウンタ値の１つを分岐
マルチプレクサ６１２に与え、分岐マルチプレクサ６１
２はまた、分岐プログラムカウンタ値の下位ビットをも
受取る。分岐マルチプレクサ６１２はレジスタ６１４に
４ビット下位実行プログラムカウンタ値を与え、レジス
タ６１４はこの値を次の実行プログラムカウンタ値とし
て提供する。エントリマルチプレクサ６１０、分岐マル
チプレクサ６１２、およびレジスタ６１４は、実行プロ
グラムカウンタ制御回路６０４により制御される。
【００６８】上位プログラムカウンタ発生器６０２は、
エントリマルチプレクサ６２０と、分岐マルチプレクサ
６２２と、発生上位増分回路６２４と、加算器回路６２
６と、レジスタ６２８とを含む。エントリマルチプレク
サ６２０は、下位の４つのリオーダバッファエントリに
ストアされる４つの命令からの分岐目的値を受取り、分
岐目的マルチプレクサがこれらのエントリのうち１つを
実行プログラムカウンタ制御回路６０４の制御下にある
次の分岐目的として与える。次の分岐目的値は、２８ビ
ットの上位分岐目的値と、４ビットの下位分岐目的値と
を含む。上位分岐目的値は分岐マルチプレクサ６２２に
与えられ、分岐マルチプレクサ６２２は、レジスタ６２
８からの２８ビットの上位実行プログラムカウンタ値を
も受取る。分岐マルチプレクサ６２２はマルチプレクス
された予備的な上位実行プログラムカウンタ値を加算器
回路６２６に与え、加算器回路６２６は、発生上位増分
回路６２４からの増分信号をも受取る。加算器回路６２
６はこの加算に基づき、上位実行プログラムカウンタ値
をレジスタ回路６２８に与える。レジスタ回路６２８は
クロックド上位実行プログラムカウンタ値を制御回路６
０４の制御下で提供する。
エントリマルチプレクサ６２０と、分岐マルチプレクサ
６２２と、発生上位増分回路６２４と、加算器回路６２
６と、レジスタ６２８とを含む。エントリマルチプレク
サ６２０は、下位の４つのリオーダバッファエントリに
ストアされる４つの命令からの分岐目的値を受取り、分
岐目的マルチプレクサがこれらのエントリのうち１つを
実行プログラムカウンタ制御回路６０４の制御下にある
次の分岐目的として与える。次の分岐目的値は、２８ビ
ットの上位分岐目的値と、４ビットの下位分岐目的値と
を含む。上位分岐目的値は分岐マルチプレクサ６２２に
与えられ、分岐マルチプレクサ６２２は、レジスタ６２
８からの２８ビットの上位実行プログラムカウンタ値を
も受取る。分岐マルチプレクサ６２２はマルチプレクス
された予備的な上位実行プログラムカウンタ値を加算器
回路６２６に与え、加算器回路６２６は、発生上位増分
回路６２４からの増分信号をも受取る。加算器回路６２
６はこの加算に基づき、上位実行プログラムカウンタ値
をレジスタ回路６２８に与える。レジスタ回路６２８は
クロックド上位実行プログラムカウンタ値を制御回路６
０４の制御下で提供する。
【００６９】制御装置６０４は下位の４つのリオーダバ
ッファエントリの各々からの制御情報を受取る。この制
御情報は各エントリのための分岐発生信号および各エン
トリからの更新プログラムカウンタ信号、ならびに各エ
ントリのための有効信号および更新実行プログラムカウ
ンタ信号を含む。この制御情報に基づき、実行プログラ
ムカウンタ制御装置６０４は上位および下位実行プログ
ラムカウンタ値の発生を制御する。分岐発生信号は、分
岐が行なわれたかどうかを示すものであって、分岐が行
なわれたときに活性であり、それにより分岐アドレスが
用いられるべきであることを示す。有効信号は、ＲＯＰ
の結果が機能ユニットから返されたこと、すなわち有効
結果が存在するということを示し、分岐結果が返された
ときに活性である。更新実行プログラムカウンタ値信号
は、実行プログラムカウンタ値をいつ更新すべきかを示
し、ＲＯＰがリタイアされたときに活性である。
ッファエントリの各々からの制御情報を受取る。この制
御情報は各エントリのための分岐発生信号および各エン
トリからの更新プログラムカウンタ信号、ならびに各エ
ントリのための有効信号および更新実行プログラムカウ
ンタ信号を含む。この制御情報に基づき、実行プログラ
ムカウンタ制御装置６０４は上位および下位実行プログ
ラムカウンタ値の発生を制御する。分岐発生信号は、分
岐が行なわれたかどうかを示すものであって、分岐が行
なわれたときに活性であり、それにより分岐アドレスが
用いられるべきであることを示す。有効信号は、ＲＯＰ
の結果が機能ユニットから返されたこと、すなわち有効
結果が存在するということを示し、分岐結果が返された
ときに活性である。更新実行プログラムカウンタ値信号
は、実行プログラムカウンタ値をいつ更新すべきかを示
し、ＲＯＰがリタイアされたときに活性である。
【００７０】下位プログラムカウンタ発生器６０２は新
しい下位実行プログラムカウンタ値を発生するのにマル
チプレクサを用いるので、より大きいパイプラインのた
めの実行プログラムカウンタ値を、下位プログラムカウ
ンタ値が与えられるマルチプレクサの幅を広くするだけ
で発生することが可能である。
しい下位実行プログラムカウンタ値を発生するのにマル
チプレクサを用いるので、より大きいパイプラインのた
めの実行プログラムカウンタ値を、下位プログラムカウ
ンタ値が与えられるマルチプレクサの幅を広くするだけ
で発生することが可能である。
【００７１】図８を参照して、Ｘ８６バイトの順次的ス
トリームを実行するプロセッサ１００のタイミングが示
される。この例では、予測実行された経路は実際にとら
れており、命令キャッシュ１０４から直接得ることがで
きる。動作中、マイクロプロセッサパイプラインの効果
的な実行のパイプライン段は５つある。
トリームを実行するプロセッサ１００のタイミングが示
される。この例では、予測実行された経路は実際にとら
れており、命令キャッシュ１０４から直接得ることがで
きる。動作中、マイクロプロセッサパイプラインの効果
的な実行のパイプライン段は５つある。
【００７２】フェッチサイクルは実行の第１段である。
フェッチクロックサイクルは命令キャッシュ１０４の中
で費やされる。命令キャッシュ１０４はクロックサイク
ルのＰＨ１の間に新しいフェッチプログラムカウンタ値
を形成し、次にフェッチクロックサイクルのＰＨ２にお
いてキャッシュアレイ１８０および１８２にアクセスす
る。フェッチプログラムカウンタ値（ＦＰＣ（３１：
０））は、ストアアレイと並行して線形命令キャッシュ
タグアレイにアクセスする。フェッチサイクルのＰＨ２
の終わりの方で、線形タグがフェッチプログラムカウン
タの線形アドレスに一致するかどうかの判断が行なわれ
る。一致していれば、予測実行されたバイトはバイトキ
ュー１０６に送られる。
フェッチクロックサイクルは命令キャッシュ１０４の中
で費やされる。命令キャッシュ１０４はクロックサイク
ルのＰＨ１の間に新しいフェッチプログラムカウンタ値
を形成し、次にフェッチクロックサイクルのＰＨ２にお
いてキャッシュアレイ１８０および１８２にアクセスす
る。フェッチプログラムカウンタ値（ＦＰＣ（３１：
０））は、ストアアレイと並行して線形命令キャッシュ
タグアレイにアクセスする。フェッチサイクルのＰＨ２
の終わりの方で、線形タグがフェッチプログラムカウン
タの線形アドレスに一致するかどうかの判断が行なわれ
る。一致していれば、予測実行されたバイトはバイトキ
ュー１０６に送られる。
【００７３】タグおよびストアアレイへのアクセスに加
えて、フェッチプログラムカウンタ値はまた、命令キャ
ッシュ１０４の分岐予測アレイ１８４にもアクセスす
る。分岐予測アレイ１８４はＸ８６バイトのうちどれが
予測実行されるかを識別し、かつ次の予測実行されるブ
ロックが順次的であるか非順次的であるかを識別する。
フェッチサイクルのＰＨ２においてもアクセスされるこ
の情報は、現在フェッチされているブロックのどのバイ
トが有効なバイトとしてバイトキュー１０６に駆動され
るかを決定する。
えて、フェッチプログラムカウンタ値はまた、命令キャ
ッシュ１０４の分岐予測アレイ１８４にもアクセスす
る。分岐予測アレイ１８４はＸ８６バイトのうちどれが
予測実行されるかを識別し、かつ次の予測実行されるブ
ロックが順次的であるか非順次的であるかを識別する。
フェッチサイクルのＰＨ２においてもアクセスされるこ
の情報は、現在フェッチされているブロックのどのバイ
トが有効なバイトとしてバイトキュー１０６に駆動され
るかを決定する。
【００７４】加えて、フェッチクロックサイクルの間、
バイトキュー１８６は前にフェッチされているがまだ機
能ユニットに発行されてはいないＸ８６バイトを保持し
ていてもよい。その場合、命令キャッシュ１０４にバイ
ト充填位置が示され、現在のサイクルの第１の予測され
たバイトが、保持されているＸ８６バイトを超えて現在
フェッチされているバイトを充填するためにバイトキュ
ー１０６が保持しているバイトの数に等しい量だけシフ
トされる。
バイトキュー１８６は前にフェッチされているがまだ機
能ユニットに発行されてはいないＸ８６バイトを保持し
ていてもよい。その場合、命令キャッシュ１０４にバイ
ト充填位置が示され、現在のサイクルの第１の予測され
たバイトが、保持されているＸ８６バイトを超えて現在
フェッチされているバイトを充填するためにバイトキュ
ー１０６が保持しているバイトの数に等しい量だけシフ
トされる。
【００７５】分岐予測情報はフェッチサイクルのＰＨ２
において発生するため、プリフェッチされるべき次のブ
ロックは順次的でも非順次的でもあり得る。いずれの場
合も、再びアレイにアクセスするクロックサイクルは１
つある。したがって、分岐予測アレイにより、ブロック
外の分岐は次の順次的ブロックにアクセスするのと同じ
相対的な性能を有する。
において発生するため、プリフェッチされるべき次のブ
ロックは順次的でも非順次的でもあり得る。いずれの場
合も、再びアレイにアクセスするクロックサイクルは１
つある。したがって、分岐予測アレイにより、ブロック
外の分岐は次の順次的ブロックにアクセスするのと同じ
相対的な性能を有する。
【００７６】第１のデコードサイクルの始まりで、プリ
フェッチされ予測実行されたバイトは指定された充填位
置においてバイトキュー１８６に駆動される。これは図
８では第１のデコードサイクルのＰＨ１において起こる
バイトキュー充填として示される。これらのバイトは次
に、バイトキュー１０６の中の未決定のバイトのいずれ
とでもマージされる。
フェッチされ予測実行されたバイトは指定された充填位
置においてバイトキュー１８６に駆動される。これは図
８では第１のデコードサイクルのＰＨ１において起こる
バイトキュー充填として示される。これらのバイトは次
に、バイトキュー１０６の中の未決定のバイトのいずれ
とでもマージされる。
【００７７】バイトキュー１０６はプリデコード状態の
５ビットに加えて生のＸ８６バイトを、命令の境界がど
こにあるかを示すために含む。バイトキューの先頭は常
に次の予測実行されるＸ８６命令の始まりである。第１
のデコード段のＰＨ１の中途で、バイトキュー１０６は
命令キャッシュ１０４からのバイトの次のストリーム
を、バイトキュー１０６における既存のバイトとマージ
し、マージされたバイトのストリームを命令デコーダ１
０８に提示する。命令デコーダ１０８は各命令がとるＲ
ＯＰの数およびオペレーションコードの位置を決定し、
これらのオペレーションコードを対応するＲＯＰ発行位
置０〜３（ここで０は次に発行すべきＲＯＰである）と
整列させる。
５ビットに加えて生のＸ８６バイトを、命令の境界がど
こにあるかを示すために含む。バイトキューの先頭は常
に次の予測実行されるＸ８６命令の始まりである。第１
のデコード段のＰＨ１の中途で、バイトキュー１０６は
命令キャッシュ１０４からのバイトの次のストリーム
を、バイトキュー１０６における既存のバイトとマージ
し、マージされたバイトのストリームを命令デコーダ１
０８に提示する。命令デコーダ１０８は各命令がとるＲ
ＯＰの数およびオペレーションコードの位置を決定し、
これらのオペレーションコードを対応するＲＯＰ発行位
置０〜３（ここで０は次に発行すべきＲＯＰである）と
整列させる。
【００７８】命令デコーダ１０８は命令の境界間のバイ
ト数をカウントするか、命令キャッシュ１０４内に分岐
を検出して、プログラムカウンタ値をその位置からフェ
ッチされた第１のＸ８６バイトに付与することによっ
て、バイトキュー１０８内のＸ８６命令の各々に対応す
るＲＯＰのためのデコードプログラムカウンタ値を維持
する。オペレーションコードおよびＲＯＰ位置決め情報
をバイトキュー１０６内にストアされた即値フィールド
と同様に用いて、命令デコーダ１０８は第１のデコード
サイクルにおけるＰＨ２および第２のデコードサイクル
におけるＰＨ１の間にデコードＰＣ値を静的に決定す
る。第２のデコードサイクルのＰＨ１の終わりまでに
は、レジスタ読出および書込ポインタはすべて解決さ
れ、動作が決定される。これは、読出書込ポインタ値の
アサートとして図８に示される。
ト数をカウントするか、命令キャッシュ１０４内に分岐
を検出して、プログラムカウンタ値をその位置からフェ
ッチされた第１のＸ８６バイトに付与することによっ
て、バイトキュー１０８内のＸ８６命令の各々に対応す
るＲＯＰのためのデコードプログラムカウンタ値を維持
する。オペレーションコードおよびＲＯＰ位置決め情報
をバイトキュー１０６内にストアされた即値フィールド
と同様に用いて、命令デコーダ１０８は第１のデコード
サイクルにおけるＰＨ２および第２のデコードサイクル
におけるＰＨ１の間にデコードＰＣ値を静的に決定す
る。第２のデコードサイクルのＰＨ１の終わりまでに
は、レジスタ読出および書込ポインタはすべて解決さ
れ、動作が決定される。これは、読出書込ポインタ値の
アサートとして図８に示される。
【００７９】加えて、第２のデコードサイクルにおける
ＰＨ１の間のタイミングは、次のクロック位相において
発行するかもしれない対応するＲＯＰのためのリオーダ
バッファエントリを割当ている。したがって、最大４つ
までの付加的なＲＯＰが各々ＰＨ１の間にリオーダバッ
ファ１１４内の１６個のエントリのうちの１つに割当て
られる。ＰＨ２の間、割当てられたすべてのＲＯＰのた
めのソース読出ポインタが、レジスタファイル１１２か
ら読出され、一方で同時にリオーダバッファ１１４にお
ける推論的ＲＯＰのキューにアクセスする。
ＰＨ１の間のタイミングは、次のクロック位相において
発行するかもしれない対応するＲＯＰのためのリオーダ
バッファエントリを割当ている。したがって、最大４つ
までの付加的なＲＯＰが各々ＰＨ１の間にリオーダバッ
ファ１１４内の１６個のエントリのうちの１つに割当て
られる。ＰＨ２の間、割当てられたすべてのＲＯＰのた
めのソース読出ポインタが、レジスタファイル１１２か
ら読出され、一方で同時にリオーダバッファ１１４にお
ける推論的ＲＯＰのキューにアクセスする。
【００８０】この、双方のアレイに対する同時のアクセ
スは、実際のレジスタファイルを用いるかリオーダバッ
ファ１１４からオペランドまたはタグを進めるかについ
て、遅い選択をできるようにする。まずＰＨＩにおいて
４つのＲＯＰエントリを割当て、次にＰＨ２においてリ
オーダバッファ１１４をスキャンすることによって、デ
ィスパッチされている現在のＲＯＰ内の読出依存性はま
だ推論的状態にある以前のＲＯＰすべてとともに同時に
調査されてよい。
スは、実際のレジスタファイルを用いるかリオーダバッ
ファ１１４からオペランドまたはタグを進めるかについ
て、遅い選択をできるようにする。まずＰＨＩにおいて
４つのＲＯＰエントリを割当て、次にＰＨ２においてリ
オーダバッファ１１４をスキャンすることによって、デ
ィスパッチされている現在のＲＯＰ内の読出依存性はま
だ推論的状態にある以前のＲＯＰすべてとともに同時に
調査されてよい。
【００８１】実行サイクルは標準的なスカラプロセッサ
の実行サイクルに比類するものである。ＲＯＰは上述の
読出オペランドバスだけでなく専用のオペレーションコ
ードバスをも介して発行される。これらのオペランドバ
スはタイミング図において実行サイクルのＰＨ１でディ
スチャージしているのを見ることができる。これは信号
Ａ／Ｂ読出オペランドバスにおいて示される。
の実行サイクルに比類するものである。ＲＯＰは上述の
読出オペランドバスだけでなく専用のオペレーションコ
ードバスをも介して発行される。これらのオペランドバ
スはタイミング図において実行サイクルのＰＨ１でディ
スチャージしているのを見ることができる。これは信号
Ａ／Ｂ読出オペランドバスにおいて示される。
【００８２】実行サイクルのＰＨ１の終わりの方で、機
能ユニットはそれらに対してどのＲＯＰが発行されたか
ということと、それらにそれらの局所予約ステーション
から発行される準備のできた未決定のＲＯＰがあるかど
うかということを判断する。機能ユニットの予約ステー
ション内では、ＦＩＦＯが常に維持されており、最も古
い命令が確実に最初に実行されるようになっている。機
能ユニット内である命令の実行される準備が整っていれ
ば、機能ユニットはＰＨ１の最後の方で実行を開始し、
ＰＨ２を通じて実行を継続する。このタイミングはＡＬ
Ｕ１２２に関連している。
能ユニットはそれらに対してどのＲＯＰが発行されたか
ということと、それらにそれらの局所予約ステーション
から発行される準備のできた未決定のＲＯＰがあるかど
うかということを判断する。機能ユニットの予約ステー
ション内では、ＦＩＦＯが常に維持されており、最も古
い命令が確実に最初に実行されるようになっている。機
能ユニット内である命令の実行される準備が整っていれ
ば、機能ユニットはＰＨ１の最後の方で実行を開始し、
ＰＨ２を通じて実行を継続する。このタイミングはＡＬ
Ｕ１２２に関連している。
【００８３】ＰＨ２の終わりでは、待ち時間１のすべて
の機能ユニットについて、結果が準備されており、機能
ユニットは５つの結果バスのうちの１つのために仲裁を
行なう。これはタイミング図では結果バス仲裁信号のア
サートとして示される。実行サイクルのＰＨ２において
アクセスが許可されると、アクセスを許可された機能ユ
ニットは結果サイクルのＰＨ１において割当てられた結
果バスを駆動する。
の機能ユニットについて、結果が準備されており、機能
ユニットは５つの結果バスのうちの１つのために仲裁を
行なう。これはタイミング図では結果バス仲裁信号のア
サートとして示される。実行サイクルのＰＨ２において
アクセスが許可されると、アクセスを許可された機能ユ
ニットは結果サイクルのＰＨ１において割当てられた結
果バスを駆動する。
【００８４】結果サイクルはＲＩＳＣの４段パイプライ
ン上での書込に比類される。結果サイクルは値を直接他
の機能ユニットに送って実行させる。これはＲＩＳＣシ
ステムにおけるＡＬＵの送信に大変似ている。マイクロ
プロセッサ１００は発行されているＲＯＰの推論的性質
のために結果サイクルとリタイアサイクルとの双方を含
んでおり、その命令がリタイアされるべき次の命令とな
るまでは、レジスタファイルへの直接の書込は行なえな
い。リオーダバッファ１１４および結果バス１４０の送
信は、このサイクルをいかなる実行プログラムにとって
もトランスペアレントなものとし、リオーダバッファ１
１４への書込のオーバーヘッドについては立ち往生は全
く起こらない。結果サイクルのＰＨ１では、リオーダバ
ッファ１１４内の推論的ＲＯＰの位置は行先結果および
いかなるステータスとともにでも書込まれる。リオーダ
バッファ１１４内のこのエントリは次に、そのエントリ
が有効でありかつ割当てられているということを示すべ
くセットされる。したがって、このエントリが要求され
た場合、要求される読出アクセスにタグを送る代わり
に、リオーダバッファ１１４は直接データを送る。
ン上での書込に比類される。結果サイクルは値を直接他
の機能ユニットに送って実行させる。これはＲＩＳＣシ
ステムにおけるＡＬＵの送信に大変似ている。マイクロ
プロセッサ１００は発行されているＲＯＰの推論的性質
のために結果サイクルとリタイアサイクルとの双方を含
んでおり、その命令がリタイアされるべき次の命令とな
るまでは、レジスタファイルへの直接の書込は行なえな
い。リオーダバッファ１１４および結果バス１４０の送
信は、このサイクルをいかなる実行プログラムにとって
もトランスペアレントなものとし、リオーダバッファ１
１４への書込のオーバーヘッドについては立ち往生は全
く起こらない。結果サイクルのＰＨ１では、リオーダバ
ッファ１１４内の推論的ＲＯＰの位置は行先結果および
いかなるステータスとともにでも書込まれる。リオーダ
バッファ１１４内のこのエントリは次に、そのエントリ
が有効でありかつ割当てられているということを示すべ
くセットされる。したがって、このエントリが要求され
た場合、要求される読出アクセスにタグを送る代わり
に、リオーダバッファ１１４は直接データを送る。
【００８５】結果サイクルのＰＨ２では、新しく割当て
られたタグはそれがそのソースオペランドの１つである
ことを要求する後続のＲＯＰによって検出され得る。こ
れはタイミング図では、読出および書込ポインタを用い
てのソースＡ／ＢオペランドバスへのＲＯＢタグ送信を
介しての結果の直接送信として示される。
られたタグはそれがそのソースオペランドの１つである
ことを要求する後続のＲＯＰによって検出され得る。こ
れはタイミング図では、読出および書込ポインタを用い
てのソースＡ／ＢオペランドバスへのＲＯＢタグ送信を
介しての結果の直接送信として示される。
【００８６】リタイアサイクルはパイプラインの最終段
である。これは、実行プログラムカウンタ値が実行プロ
グラムカウンタレジスタ内にストアされるサイクルであ
る。リタイアサイクルのＰＨ１では、動作の結果はレジ
スタファイルに書込まれ、実行プログラムカウンタレジ
スタ内の実行プログラムカウンタ値は次にリタイアされ
るべき命令を指し示すべく更新される。リタイアサイク
ルのＰＨ１では、リオーダバッファ１１４内のエントリ
は割当を解除され、リオーダバッファ１１４から書込ま
れる。エントリが割当を解除されているため、結果に対
する後に続く参照は、リオーダバッファ１１４からの推
論的な読出よりもむしろレジスタファイル１１２からの
読出において誘発される。レジスタファイル１１２から
の読出は、プロセッサ１００の実際の状態を示す。
である。これは、実行プログラムカウンタ値が実行プロ
グラムカウンタレジスタ内にストアされるサイクルであ
る。リタイアサイクルのＰＨ１では、動作の結果はレジ
スタファイルに書込まれ、実行プログラムカウンタレジ
スタ内の実行プログラムカウンタ値は次にリタイアされ
るべき命令を指し示すべく更新される。リタイアサイク
ルのＰＨ１では、リオーダバッファ１１４内のエントリ
は割当を解除され、リオーダバッファ１１４から書込ま
れる。エントリが割当を解除されているため、結果に対
する後に続く参照は、リオーダバッファ１１４からの推
論的な読出よりもむしろレジスタファイル１１２からの
読出において誘発される。レジスタファイル１１２から
の読出は、プロセッサ１００の実際の状態を示す。
【００８７】したがって、マイクロプロセッサ１００は
パイプラインの異なった段において複数個のプログラム
カウンタ値を用いる５段パイプラインを含む。このよう
なパイプラインとともにこれらのプログラムカウンタ値
を用いることで、マイクロプロセッサ１００はクロック
サイクル１つあたり４つまでの単純なＸ８６命令を発行
できるようになる。
パイプラインの異なった段において複数個のプログラム
カウンタ値を用いる５段パイプラインを含む。このよう
なパイプラインとともにこれらのプログラムカウンタ値
を用いることで、マイクロプロセッサ１００はクロック
サイクル１つあたり４つまでの単純なＸ８６命令を発行
できるようになる。
【００８８】
【その他の実施例】その他の実施例は前掲の特許請求の
範囲内に含まれる。
範囲内に含まれる。
【００８９】たとえば図９を参照して、フェッチプログ
ラムカウンタ値を発生するには、下位プログラムカウン
タ値をキャリー情報とともに提供するものである限り他
の回路を用いてもよい。より特定的には、代替的なフェ
ッチプログラムカウンタ回路７００は、キュー７０２、
上位部分プログラムカウンタラッチ７０４、下位部分プ
ログラムカウンタラッチ７０６、上位部分プログラムカ
ウンタ発生器回路７０８、下位部分プログラムカウンタ
発生器回路７１０、およびプログラムカウンタ値セレク
タ回路７１２を含む。
ラムカウンタ値を発生するには、下位プログラムカウン
タ値をキャリー情報とともに提供するものである限り他
の回路を用いてもよい。より特定的には、代替的なフェ
ッチプログラムカウンタ回路７００は、キュー７０２、
上位部分プログラムカウンタラッチ７０４、下位部分プ
ログラムカウンタラッチ７０６、上位部分プログラムカ
ウンタ発生器回路７０８、下位部分プログラムカウンタ
発生器回路７１０、およびプログラムカウンタ値セレク
タ回路７１２を含む。
【００９０】キュー７０２は、３２ビット非順次プログ
ラムカウンタ値を有効ビット値とともに保持しており、
かつ非順次プログラムカウンタ値のビット４：３１を上
位部分プログラムカウンタ発生器回路７０８に与え、非
順次プログラムカウンタ値のビット０：３を下位部分プ
ログラムカウンタ発生器回路７１０に与える。非順次プ
ログラムカウンタ値はまた、下位部分プログラムカウン
タラッチ７０６にも与えられる。
ラムカウンタ値を有効ビット値とともに保持しており、
かつ非順次プログラムカウンタ値のビット４：３１を上
位部分プログラムカウンタ発生器回路７０８に与え、非
順次プログラムカウンタ値のビット０：３を下位部分プ
ログラムカウンタ発生器回路７１０に与える。非順次プ
ログラムカウンタ値はまた、下位部分プログラムカウン
タラッチ７０６にも与えられる。
【００９１】下位プログラムカウンタラッチは次のプロ
グラムカウンタ値のビット０：３を下位プログラムカウ
ンタ発生器回路７１０に与える。上位プログラムカウン
タラッチ７０４は、次のプログラムカウンタ値のビット
４：３１を上位プログラムカウンタ発生器回路７０８に
与える。下位プログラムカウンタ発生器回路７１０は、
キャリービットを上位プログラムカウンタ発生器回路７
０８およびプログラムカウンタ値選択回路７１２に与え
る。上位プログラムカウンタ発生器回路７０８は、プロ
グラムカウンタ値のビット４：３１をプログラムカウン
タ値選択回路７１２に与える。
グラムカウンタ値のビット０：３を下位プログラムカウ
ンタ発生器回路７１０に与える。上位プログラムカウン
タラッチ７０４は、次のプログラムカウンタ値のビット
４：３１を上位プログラムカウンタ発生器回路７０８に
与える。下位プログラムカウンタ発生器回路７１０は、
キャリービットを上位プログラムカウンタ発生器回路７
０８およびプログラムカウンタ値選択回路７１２に与え
る。上位プログラムカウンタ発生器回路７０８は、プロ
グラムカウンタ値のビット４：３１をプログラムカウン
タ値選択回路７１２に与える。
【００９２】下位プログラムカウンタ発生器回路７１０
は、加算器７２０〜７２３と、マルチプレクサ７３０〜
７３３と、マルチプレクサ７４０〜７４３およびマルチ
プレクサ７５０とを含む。加算器７２０〜７２３の１
つ、マルチプレクサ７３０〜７３３の１つ、およびマル
チプレクサ７４０〜７４３の１つの組合せが、次に来る
かもしれないデコードプログラムカウンタ値における下
位の４ビットを提供する。次に来るかもしれないデコー
ドプログラムカウンタ値の各々は、キュー７０２からの
ＲＯＰに対応する。マルチプレクサ７３０〜７３３は、
以前のデコードＰＣ値が分岐であったかどうかに基づ
き、それぞれの加算器７２０〜７２３への入力の１つを
提供する。マルチプレクサ７４０〜７４３は、Ｘ８６命
令のバイト長およびＸ８６命令にいくつのＲＯＰが対応
するかに基づき、それぞれの加算器７２０〜７２３への
他の入力を提供する。各加算器７２０〜７２３は、次に
来るかもしれないデコードＰＣ値の下位４ビットとキャ
リービットとを与える。次に来るかもしれないデコード
ＰＣ値は、これらの値の１つを次のデコードＰＣ値とし
て与えるマルチプレクサ７５０へ、およびこれらの値を
リオーダバッファ１１４に与えるプログラムカウンタ値
選択回路７１２に提供される。
は、加算器７２０〜７２３と、マルチプレクサ７３０〜
７３３と、マルチプレクサ７４０〜７４３およびマルチ
プレクサ７５０とを含む。加算器７２０〜７２３の１
つ、マルチプレクサ７３０〜７３３の１つ、およびマル
チプレクサ７４０〜７４３の１つの組合せが、次に来る
かもしれないデコードプログラムカウンタ値における下
位の４ビットを提供する。次に来るかもしれないデコー
ドプログラムカウンタ値の各々は、キュー７０２からの
ＲＯＰに対応する。マルチプレクサ７３０〜７３３は、
以前のデコードＰＣ値が分岐であったかどうかに基づ
き、それぞれの加算器７２０〜７２３への入力の１つを
提供する。マルチプレクサ７４０〜７４３は、Ｘ８６命
令のバイト長およびＸ８６命令にいくつのＲＯＰが対応
するかに基づき、それぞれの加算器７２０〜７２３への
他の入力を提供する。各加算器７２０〜７２３は、次に
来るかもしれないデコードＰＣ値の下位４ビットとキャ
リービットとを与える。次に来るかもしれないデコード
ＰＣ値は、これらの値の１つを次のデコードＰＣ値とし
て与えるマルチプレクサ７５０へ、およびこれらの値を
リオーダバッファ１１４に与えるプログラムカウンタ値
選択回路７１２に提供される。
【００９３】上位プログラムカウンタ発生器回路７１２
は、インクリメンタ７６０、マルチプレクサ７６１、イ
ンクリメンタ７６２、およびキャリーセレクタ７６４を
含む。インクリメンタ７６０は、ＰＣラッチ７０４内に
ストアされる現在のデコードＰＣ値の上位部分を増分
し、この増分された値をマルチプレクサ７６１に与え
る。マルチプレクサ７６１はまた、キュー７０２から非
順次ＰＣ値をも受取る。マルチプレクサ７６１は、分岐
が起こったかどうかに基づき、これらの値の１つをイン
クリメンタ７６２に与える。インクリメンタ７６２はこ
の値を受取り、この値をＰＣラッチ７０４に与える。イ
ンクリメンタ７６０および７６２は、キャリーセレクタ
７６４によって与えられるキャリービットに基づき、増
分を行なう。キャリーセレクタ７６４はリオーダバッフ
ァ１１４にディスパッチされるべき最後の命令における
キャリービットを提供する。インクリメンタ７６０は次
のデコードＰＣ値のビット４：３１を分岐セクション１
３５に与える。
は、インクリメンタ７６０、マルチプレクサ７６１、イ
ンクリメンタ７６２、およびキャリーセレクタ７６４を
含む。インクリメンタ７６０は、ＰＣラッチ７０４内に
ストアされる現在のデコードＰＣ値の上位部分を増分
し、この増分された値をマルチプレクサ７６１に与え
る。マルチプレクサ７６１はまた、キュー７０２から非
順次ＰＣ値をも受取る。マルチプレクサ７６１は、分岐
が起こったかどうかに基づき、これらの値の１つをイン
クリメンタ７６２に与える。インクリメンタ７６２はこ
の値を受取り、この値をＰＣラッチ７０４に与える。イ
ンクリメンタ７６０および７６２は、キャリーセレクタ
７６４によって与えられるキャリービットに基づき、増
分を行なう。キャリーセレクタ７６４はリオーダバッフ
ァ１１４にディスパッチされるべき最後の命令における
キャリービットを提供する。インクリメンタ７６０は次
のデコードＰＣ値のビット４：３１を分岐セクション１
３５に与える。
【図１】本発明に従うマイクロプロセッサのブロック図
である。
である。
【図２】本発明に従う線形にアドレス指定された命令キ
ャッシュのブロック図である。
ャッシュのブロック図である。
【図３】本発明に従う命令デコーダのブロック図であ
る。
る。
【図４】本発明に従う命令デコーダプログラムカウンタ
回路のブロック図である。
回路のブロック図である。
【図５】本発明に従うリオーダバッファのブロック図で
ある。
ある。
【図６】本発明に従うリオーダバッファアレイのブロッ
ク図である。
ク図である。
【図７】本発明に従うリオーダバッファプログラムカウ
ンタ回路のブロック図である。
ンタ回路のブロック図である。
【図８】本発明に従う図１のマイクロプロセッサにおけ
る動作のタイミング図である。
る動作のタイミング図である。
【図９】本発明に従う代替的なフェッチプログラムカウ
ンタのブロック図である。
ンタのブロック図である。
４００ ＲＯＰ制御およびステータス回路 ５９８ 実行プログラムカウンタ発生器回路 ６００ 下位プログラムカウンタ発生器 ６０２ 上位プログラムカウンタ発生器 ６０４ 実行プログラムカウンタ制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・エイ・ホワイト アメリカ合衆国、78748 テキサス州、オ ースティン、ペレンニアル・コート、 11303 (72)発明者 マイケル・ディー・ゴッダード アメリカ合衆国、78739 テキサス州、オ ースティン、オールド・ハーバー・レー ン、6434
Claims (12)
- 【請求項１】 命令を処理するためのパイプラインを有
するマイクロプロセッサにおいて用いるためのプログラ
ムカウンタ値を発生する装置であって、 上位の第１のプログラムカウンタ部分と、下位の第１の
プログラムカウンタ部分と、第１のキャリー信号とを有
する第１のプログラムカウンタ値を提供するための第１
のプログラムカウンタ回路を備え、第１のカウンタ値は
検索された命令のプログラムカウント値を表わし、さら
に下位の第１のプログラムカウンタ部分および第１のキ
ャリー信号を受取り、下位の第１のプログラムカウンタ
部分を用いて実行プログラムカウンタ値を発生するため
の実行プログラムカウンタ回路を備え、実行プログラム
カウンタ回路は第１のプログラムカウンタ回路に結合さ
れ、実行プログラムカウンタ値は実行された命令のプロ
グラムカウンタ値を表わす、命令を処理するためのパイ
プラインを有するマイクロプロセッサにおいて用いるた
めのプログラムカウンタ値を発生する装置。 - 【請求項２】 下位の第１のプログラムカウンタ部分お
よびキャリー信号をストアするためのパイプラインにお
ける各段に対応する記憶位置をさらに備え、記憶位置は
第１のプログラムカウンタ回路および実行プログラムカ
ウンタ回路に結合されるパイプラインの各段に対応す
る、請求項１に記載の装置。 - 【請求項３】 第１のプログラムカウンタ回路は、下位
プログラムカウンタ値発生器回路と上位プログラムカウ
ンタ値発生器回路とを含む、請求項１に記載の装置。 - 【請求項４】 下位プログラムカウンタ値発生器回路
は、複数個の加算器回路を含み、各加算器回路は現在の
プログラムカウンタ値および命令長値を受取り、現在の
プログラムカウンタ値を命令長値に加算して、次のプロ
グラムカウンタ値における下位部分およびキャリー信号
を提供する、請求項３に記載の装置。 - 【請求項５】 上位プログラムカウンタ値発生器回路は
インクリメンタ回路を含み、インクリメンタ回路は現在
のプログラムカウンタ値の上位ビットおよび増分信号を
受取り、かつ次のプログラムカウンタ値の上位部分を提
供する、請求項３に記載の装置。 - 【請求項６】 上位プログラムカウンタ値発生器回路は
キャリーセレクタ回路を含み、キャリーセレクタ回路は
キャリー信号を受取り、かつキャリー信号に基づく増分
信号を提供する、請求項５に記載の装置。 - 【請求項７】 命令を処理するためのパイプラインを有
するマイクロプロセッサ装置であって、 マイクロプロセッサコアを備え、マイクロプロセッサコ
アは命令を実行するための機能ユニットを含み、さらに
上位の第１のプログラムカウンタ部分、下位の第１のプ
ログラムカウンタ部分、および第１のキャリー信号を有
する第１のプログラムカウンタ値を提供するための第１
のプログラムカウンタ回路を備え、第１のカウンタ値は
検索された命令におけるプログラムカウント値を表わ
し、さらに下位の第１のプログラムカウンタ部分および
第１のキャリー信号を受取り、下位の第１のプログラム
カウンタ部分を用いて実行プログラムカウンタ値を発生
するための実行プログラムカウンタ回路を備え、実行プ
ログラムカウンタ回路は第１のプログラムカウンタ回路
に結合され、実行プログラムカウンタ値は実行された命
令のプログラムカウンタ値を表わし、機能ユニットは命
令を実行するとき実行プログラムカウンタ値を用いる、
命令を処理するためのパイプラインを有するマイクロプ
ロセッサ装置。 - 【請求項８】 下位の第１のプログラムカウンタ部分お
よびキャリー信号をストアするためのパイプラインの各
段に対応する記憶位置をさらに備え、記憶位置は第１の
プログラムカウンタ回路および実行プログラムカウンタ
回路に結合されるパイプラインの各段に対応する、請求
項７に記載の装置。 - 【請求項９】 第１のプログラムカウンタ回路は下位プ
ログラムカウンタ値発生器回路と上位プログラムカウン
タ値発生器回路とを含む、請求項７に記載の装置。 - 【請求項１０】 下位プログラムカウンタ値発生器回路
は複数個の加算器回路を含み、各加算器回路は現在のプ
ログラムカウンタ値および命令長値を受取り、現在のプ
ログラムカウンタ値を命令長値に加算して、次のプログ
ラムカウンタ値の下位の部分およびキャリー信号を提供
する、請求項９に記載の装置。 - 【請求項１１】 上位プログラムカウンタ値発生器回路
はインクリメンタ回路を含み、インクリメンタ回路は現
在のプログラムカウンタ値の上位ビットおよび増分信号
を受取り、かつ次のプログラムカウンタ値の上位部分を
提供する、請求項９に記載の装置。 - 【請求項１２】 上位プログラムカウンタ値発生器回路
はキャリーセレクタ回路を含み、キャリーセレクタ回路
はキャリー信号を受取り、かつキャリー信号に基づき増
分信号を提供する、請求項１１に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/252,030 US5559975A (en) | 1994-06-01 | 1994-06-01 | Program counter update mechanism |
| US252030 | 1994-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334361A true JPH07334361A (ja) | 1995-12-22 |
| JP3628379B2 JP3628379B2 (ja) | 2005-03-09 |
Family
ID=22954326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13401195A Expired - Fee Related JP3628379B2 (ja) | 1994-06-01 | 1995-05-31 | 命令を処理するためのパイプラインを有するマイクロプロセッサ装置およびそれにおいて用いるためのプログラムカウンタ値を発生する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US5559975A (ja) |
| EP (1) | EP0685788B1 (ja) |
| JP (1) | JP3628379B2 (ja) |
| AT (1) | ATE170011T1 (ja) |
| DE (1) | DE69504135T2 (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200289A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 情報処理装置 |
| US5819057A (en) * | 1995-01-25 | 1998-10-06 | Advanced Micro Devices, Inc. | Superscalar microprocessor including an instruction alignment unit with limited dispatch to decode units |
| US5708788A (en) * | 1995-03-03 | 1998-01-13 | Fujitsu, Ltd. | Method for adjusting fetch program counter in response to the number of instructions fetched and issued |
| US5819059A (en) * | 1995-04-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Predecode unit adapted for variable byte-length instruction set processors and method of operating the same |
| WO1996038783A1 (en) * | 1995-06-01 | 1996-12-05 | Hal Computer Systems, Inc. | Method and apparatus for rotating active instructions in a parallel data processor |
| US5875315A (en) * | 1995-06-07 | 1999-02-23 | Advanced Micro Devices, Inc. | Parallel and scalable instruction scanning unit |
| US7301541B2 (en) | 1995-08-16 | 2007-11-27 | Microunity Systems Engineering, Inc. | Programmable processor and method with wide operations |
| US5854921A (en) * | 1995-08-31 | 1998-12-29 | Advanced Micro Devices, Inc. | Stride-based data address prediction structure |
| US5752069A (en) * | 1995-08-31 | 1998-05-12 | Advanced Micro Devices, Inc. | Superscalar microprocessor employing away prediction structure |
| US5835747A (en) * | 1996-01-26 | 1998-11-10 | Advanced Micro Devices, Inc. | Hierarchical scan logic for out-of-order load/store execution control |
| US6038657A (en) * | 1995-10-06 | 2000-03-14 | Advanced Micro Devices, Inc. | Scan chains for out-of-order load/store execution control |
| US5872947A (en) * | 1995-10-24 | 1999-02-16 | Advanced Micro Devices, Inc. | Instruction classification circuit configured to classify instructions into a plurality of instruction types prior to decoding said instructions |
| US5787241A (en) * | 1995-12-18 | 1998-07-28 | Integrated Device Technology, Inc. | Method and apparatus for locating exception correction routines |
| US5930489A (en) * | 1996-02-09 | 1999-07-27 | Advanced Micro Devices, Inc. | Microprocessor configured to detect memory operations having data addresses indicative of a boundary between instructions sets |
| US5961580A (en) * | 1996-02-20 | 1999-10-05 | Advanced Micro Devices, Inc. | Apparatus and method for efficiently calculating a linear address in a microprocessor |
| US5790826A (en) * | 1996-03-19 | 1998-08-04 | S3 Incorporated | Reduced register-dependency checking for paired-instruction dispatch in a superscalar processor with partial register writes |
| US5835968A (en) * | 1996-04-17 | 1998-11-10 | Advanced Micro Devices, Inc. | Apparatus for providing memory and register operands concurrently to functional units |
| US6085302A (en) * | 1996-04-17 | 2000-07-04 | Advanced Micro Devices, Inc. | Microprocessor having address generation units for efficient generation of memory operation addresses |
| EP0896700A1 (en) * | 1996-05-01 | 1999-02-17 | Advanced Micro Devices, Inc. | Superscalar microprocessor including a high performance instruction alignment unit |
| EP0919025B1 (en) * | 1996-07-16 | 2001-09-26 | Advanced Micro Devices, Inc. | A parallel and scalable instruction scanning unit |
| US5867680A (en) * | 1996-07-24 | 1999-02-02 | Advanced Micro Devices, Inc. | Microprocessor configured to simultaneously dispatch microcode and directly-decoded instructions |
| US6049863A (en) * | 1996-07-24 | 2000-04-11 | Advanced Micro Devices, Inc. | Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor |
| US6370636B1 (en) | 1996-07-31 | 2002-04-09 | Hyundai Electronics Industries Co., Ltd. | Accessing byte lines from dual memory blocks and aligning for variable length instruction execution |
| DE19634031A1 (de) * | 1996-08-23 | 1998-02-26 | Siemens Ag | Prozessor mit Pipelining-Aufbau |
| US5889975A (en) * | 1996-11-07 | 1999-03-30 | Intel Corporation | Method and apparatus permitting the use of a pipe stage having an unknown depth with a single microprocessor core |
| US5852727A (en) * | 1997-03-10 | 1998-12-22 | Advanced Micro Devices, Inc. | Instruction scanning unit for locating instructions via parallel scanning of start and end byte information |
| US6289437B1 (en) * | 1997-08-27 | 2001-09-11 | International Business Machines Corporation | Data processing system and method for implementing an efficient out-of-order issue mechanism |
| US6167506A (en) * | 1997-11-17 | 2000-12-26 | Advanced Micro Devices, Inc. | Replacing displacement in control transfer instruction with encoding indicative of target address, including offset and target cache line location |
| US6134649A (en) * | 1997-11-17 | 2000-10-17 | Advanced Micro Devices, Inc. | Control transfer indication in predecode which identifies control transfer instruction and an alternate feature of an instruction |
| US6108774A (en) * | 1997-12-19 | 2000-08-22 | Advanced Micro Devices, Inc. | Branch prediction with added selector bits to increase branch prediction capacity and flexibility with minimal added bits |
| US6061786A (en) * | 1998-04-23 | 2000-05-09 | Advanced Micro Devices, Inc. | Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction |
| EP0953898A3 (en) * | 1998-04-28 | 2003-03-26 | Matsushita Electric Industrial Co., Ltd. | A processor for executing Instructions from memory according to a program counter, and a compiler, an assembler, a linker and a debugger for such a processor |
| US6175908B1 (en) | 1998-04-30 | 2001-01-16 | Advanced Micro Devices, Inc. | Variable byte-length instructions using state of function bit of second byte of plurality of instructions bytes as indicative of whether first byte is a prefix byte |
| US6141745A (en) * | 1998-04-30 | 2000-10-31 | Advanced Micro Devices, Inc. | Functional bit identifying a prefix byte via a particular state regardless of type of instruction |
| ATE557342T1 (de) * | 1998-08-24 | 2012-05-15 | Microunity Systems Eng | Prozessor und verfahren zur matrixmultiplikation mit einem breiten operand |
| US6393527B1 (en) * | 1998-12-18 | 2002-05-21 | Ati International Srl | Prefetch buffer with continue detect |
| US6038660A (en) * | 1999-05-26 | 2000-03-14 | Infineon Technologies North America Corp. | Method and apparatus for updating a program counter |
| US6438664B1 (en) | 1999-10-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Microcode patch device and method for patching microcode using match registers and patch routines |
| US6918028B1 (en) * | 2000-03-28 | 2005-07-12 | Analog Devices, Inc. | Pipelined processor including a loosely coupled side pipe |
| US6874081B2 (en) * | 2001-05-17 | 2005-03-29 | Broadcom Corporation | Selection of link and fall-through address using a bit in a branch address for the selection |
| US20040167786A1 (en) * | 2002-03-08 | 2004-08-26 | Grace John J. | System for optimizing selection of a college or a university and a method for utilizing the system provided by a program |
| TW588243B (en) * | 2002-07-31 | 2004-05-21 | Trek 2000 Int Ltd | System and method for authentication |
| US7877581B2 (en) * | 2002-12-12 | 2011-01-25 | Pmc-Sierra Us, Inc. | Networked processor for a pipeline architecture |
| US6957319B1 (en) | 2003-02-19 | 2005-10-18 | Advanced Micro Devices, Inc. | Integrated circuit with multiple microcode ROMs |
| US20050050278A1 (en) * | 2003-09-03 | 2005-03-03 | Advanced Micro Devices, Inc. | Low power way-predicted cache |
| US7117290B2 (en) * | 2003-09-03 | 2006-10-03 | Advanced Micro Devices, Inc. | MicroTLB and micro tag for reducing power in a processor |
| US7281120B2 (en) * | 2004-03-26 | 2007-10-09 | International Business Machines Corporation | Apparatus and method for decreasing the latency between an instruction cache and a pipeline processor |
| US7649879B2 (en) * | 2004-03-30 | 2010-01-19 | Extreme Networks, Inc. | Pipelined packet processor |
| US7889750B1 (en) * | 2004-04-28 | 2011-02-15 | Extreme Networks, Inc. | Method of extending default fixed number of processing cycles in pipelined packet processor architecture |
| US20060149931A1 (en) * | 2004-12-28 | 2006-07-06 | Akkary Haitham | Runahead execution in a central processing unit |
| US7822033B1 (en) | 2005-12-30 | 2010-10-26 | Extreme Networks, Inc. | MAC address detection device for virtual routers |
| US7817633B1 (en) | 2005-12-30 | 2010-10-19 | Extreme Networks, Inc. | Method of providing virtual router functionality through abstracted virtual identifiers |
| US7894451B2 (en) * | 2005-12-30 | 2011-02-22 | Extreme Networks, Inc. | Method of providing virtual router functionality |
| KR20070101998A (ko) * | 2006-04-13 | 2007-10-18 | 한국과학기술원 | 마이크로 컨트롤러의 프로그램 카운터 및 그 제어방법 |
| US8035650B2 (en) * | 2006-07-25 | 2011-10-11 | Qualcomm Incorporated | Tiled cache for multiple software programs |
| US7852486B2 (en) * | 2008-02-07 | 2010-12-14 | Board Of Regents, The University Of Texas System | Wavelength and intensity monitoring of optical cavity |
| US8495699B2 (en) * | 2008-12-23 | 2013-07-23 | At&T Intellectual Property I, L.P. | Distributed content analysis network |
| US20100223673A1 (en) * | 2009-02-27 | 2010-09-02 | At&T Intellectual Property I, L.P. | Providing multimedia content with access restrictions |
| US20100223660A1 (en) * | 2009-02-27 | 2010-09-02 | At&T Intellectual Property I, L.P. | Providing multimedia content with time limit restrictions |
| KR101059899B1 (ko) * | 2009-04-23 | 2011-08-29 | 광주과학기술원 | 마이크로 프로세서 |
| US8904421B2 (en) | 2009-06-30 | 2014-12-02 | At&T Intellectual Property I, L.P. | Shared multimedia experience including user input |
| US8605732B2 (en) | 2011-02-15 | 2013-12-10 | Extreme Networks, Inc. | Method of providing virtual router functionality |
| US9785565B2 (en) | 2014-06-30 | 2017-10-10 | Microunity Systems Engineering, Inc. | System and methods for expandably wide processor instructions |
| US10198260B2 (en) | 2016-01-13 | 2019-02-05 | Oracle International Corporation | Processing instruction control transfer instructions |
| US10061580B2 (en) | 2016-02-25 | 2018-08-28 | International Business Machines Corporation | Implementing a received add program counter immediate shift (ADDPCIS) instruction using a micro-coded or cracked sequence |
| US10719248B2 (en) | 2018-04-20 | 2020-07-21 | Micron Technology, Inc. | Apparatuses and methods for counter update operations |
| CN112233715B (zh) * | 2019-07-15 | 2024-06-18 | 美光科技公司 | 用于存储器系统的维护操作 |
| CN114741117B (zh) * | 2022-03-09 | 2024-08-09 | 上交所技术有限责任公司 | 一种跨平台的程序指令重排的验证方法 |
Family Cites Families (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781808A (en) * | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
| US3875391A (en) * | 1973-11-02 | 1975-04-01 | Raytheon Co | Pipeline signal processor |
| AT354159B (de) * | 1975-02-10 | 1979-12-27 | Siemens Ag | Assoziativspeicher mit getrennt assoziierbaren bereichen |
| US4155119A (en) * | 1977-09-21 | 1979-05-15 | Sperry Rand Corporation | Method for providing virtual addressing for externally specified addressed input/output operations |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4200912A (en) * | 1978-07-31 | 1980-04-29 | Motorola, Inc. | Processor interrupt system |
| US4384343A (en) * | 1979-02-12 | 1983-05-17 | Honeywell Information Systems Inc. | Firmware controlled search and verify apparatus and method for a data processing system |
| US4453212A (en) * | 1981-07-13 | 1984-06-05 | Burroughs Corporation | Extended address generating apparatus and method |
| US4807115A (en) * | 1983-10-07 | 1989-02-21 | Cornell Research Foundation, Inc. | Instruction issuing mechanism for processors with multiple functional units |
| FR2554952B1 (fr) * | 1983-11-15 | 1989-04-28 | Telecommunications Sa | Procede et systeme d'adressage pour memoire dynamique |
| JPH0658631B2 (ja) * | 1983-12-19 | 1994-08-03 | 株式会社日立製作所 | デ−タ処理装置 |
| US4685078A (en) * | 1984-10-31 | 1987-08-04 | International Business Machines Corporation | Dual incrementor |
| US5133062A (en) * | 1986-03-06 | 1992-07-21 | Advanced Micro Devices, Inc. | RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory |
| AU587714B2 (en) * | 1986-08-27 | 1989-08-24 | Amdahl Corporation | Cache storage queue |
| US4853889A (en) * | 1986-09-03 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Arrangement and method for speeding the operation of branch instructions |
| US5131086A (en) * | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5056006A (en) * | 1988-09-12 | 1991-10-08 | General Electric Company | Parallel processor with single program storage and sequencer and simultaneous instruction processing |
| US5051885A (en) * | 1988-10-07 | 1991-09-24 | Hewlett-Packard Company | Data processing system for concurrent dispatch of instructions to multiple functional units |
| US5113515A (en) * | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
| US5067069A (en) * | 1989-02-03 | 1991-11-19 | Digital Equipment Corporation | Control of multiple functional units with parallel operation in a microcoded execution unit |
| US5155816A (en) * | 1989-02-10 | 1992-10-13 | Intel Corporation | Pipelined apparatus and method for controlled loading of floating point data in a microprocessor |
| US5155820A (en) * | 1989-02-21 | 1992-10-13 | Gibson Glenn A | Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits |
| US5226126A (en) * | 1989-02-24 | 1993-07-06 | Nexgen Microsystems | Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags |
| CA2016068C (en) * | 1989-05-24 | 2000-04-04 | Robert W. Horst | Multiple instruction issue computer architecture |
| US5136697A (en) * | 1989-06-06 | 1992-08-04 | Advanced Micro Devices, Inc. | System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache |
| US5471593A (en) * | 1989-12-11 | 1995-11-28 | Branigin; Michael H. | Computer processor with an efficient means of executing many instructions simultaneously |
| US5185871A (en) * | 1989-12-26 | 1993-02-09 | International Business Machines Corporation | Coordination of out-of-sequence fetching between multiple processors using re-execution of instructions |
| US5546551A (en) * | 1990-02-14 | 1996-08-13 | Intel Corporation | Method and circuitry for saving and restoring status information in a pipelined computer |
| US5226130A (en) * | 1990-02-26 | 1993-07-06 | Nexgen Microsystems | Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency |
| JP2822588B2 (ja) * | 1990-04-30 | 1998-11-11 | 日本電気株式会社 | キャッシュメモリ装置 |
| ATE146611T1 (de) * | 1990-05-04 | 1997-01-15 | Ibm | Maschinenarchitektur für skalaren verbundbefehlssatz |
| CA2037708C (en) * | 1990-05-04 | 1998-01-20 | Richard J. Eickemeyer | General purpose compound apparatus for instruction-level parallel processors |
| CA2045773A1 (en) * | 1990-06-29 | 1991-12-30 | Compaq Computer Corporation | Byte-compare operation for high-performance processor |
| US5325499A (en) * | 1990-09-28 | 1994-06-28 | Tandon Corporation | Computer system including a write protection circuit for preventing illegal write operations and a write poster with improved memory |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| KR100299691B1 (ko) * | 1991-07-08 | 2001-11-22 | 구사마 사부로 | 확장가능알아이에스씨마이크로프로세서구조 |
| JPH0820949B2 (ja) * | 1991-11-26 | 1996-03-04 | 松下電器産業株式会社 | 情報処理装置 |
| DE69311330T2 (de) * | 1992-03-31 | 1997-09-25 | Seiko Epson Corp., Tokio/Tokyo | Befehlsablauffolgeplanung von einem risc-superskalarprozessor |
| US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
| US5367650A (en) * | 1992-07-31 | 1994-11-22 | Intel Corporation | Method and apparauts for parallel exchange operation in a pipelined processor |
| US5450560A (en) * | 1992-12-21 | 1995-09-12 | Motorola, Inc. | Pointer for use with a buffer and method of operation |
| US5467473A (en) * | 1993-01-08 | 1995-11-14 | International Business Machines Corporation | Out of order instruction load and store comparison |
| US5465373A (en) * | 1993-01-08 | 1995-11-07 | International Business Machines Corporation | Method and system for single cycle dispatch of multiple instructions in a superscalar processor system |
| US5454117A (en) * | 1993-08-25 | 1995-09-26 | Nexgen, Inc. | Configurable branch prediction for a processor performing speculative execution |
| IE80854B1 (en) * | 1993-08-26 | 1999-04-07 | Intel Corp | Processor ordering consistency for a processor performing out-of-order instruction execution |
| US5574928A (en) * | 1993-10-29 | 1996-11-12 | Advanced Micro Devices, Inc. | Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments |
| DE69429061T2 (de) * | 1993-10-29 | 2002-07-18 | Advanced Micro Devices, Inc. | Superskalarmikroprozessoren |
-
1994
- 1994-06-01 US US08/252,030 patent/US5559975A/en not_active Expired - Lifetime
-
1995
- 1995-05-30 EP EP95303671A patent/EP0685788B1/en not_active Expired - Lifetime
- 1995-05-30 DE DE69504135T patent/DE69504135T2/de not_active Expired - Lifetime
- 1995-05-30 AT AT95303671T patent/ATE170011T1/de not_active IP Right Cessation
- 1995-05-31 JP JP13401195A patent/JP3628379B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-23 US US08/716,764 patent/US5799162A/en not_active Expired - Lifetime
-
1998
- 1998-02-10 US US09/037,436 patent/US6035386A/en not_active Expired - Lifetime
-
2000
- 2000-01-14 US US09/483,493 patent/US6351801B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69504135D1 (de) | 1998-09-24 |
| EP0685788A1 (en) | 1995-12-06 |
| US6351801B1 (en) | 2002-02-26 |
| US5799162A (en) | 1998-08-25 |
| US5559975A (en) | 1996-09-24 |
| EP0685788B1 (en) | 1998-08-19 |
| US6035386A (en) | 2000-03-07 |
| ATE170011T1 (de) | 1998-09-15 |
| JP3628379B2 (ja) | 2005-03-09 |
| DE69504135T2 (de) | 1999-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3628379B2 (ja) | 命令を処理するためのパイプラインを有するマイクロプロセッサ装置およびそれにおいて用いるためのプログラムカウンタ値を発生する装置 | |
| EP0952517B1 (en) | Microprocessors load/store functional units and data caches | |
| JP3662296B2 (ja) | スーパースカラマイクロプロセッサおよびｒｏｐを処理する方法 | |
| JP3751049B2 (ja) | パイプラインプロセッサおよびその動作方法 | |
| EP0859980B1 (en) | Microcode patching apparatus and method | |
| EP0651322B1 (en) | Instruction caches for variable byte-length instructions | |
| US5850543A (en) | Microprocessor with speculative instruction pipelining storing a speculative register value within branch target buffer for use in speculatively executing instructions after a return | |
| US5655097A (en) | High performance superscalar microprocessor including an instruction cache circuit for byte-aligning CISC instructions stored in a variable byte-length format | |
| JP3182740B2 (ja) | 単一クロック・サイクルに非連続命令を取り出すための方法およびシステム。 | |
| JP3977016B2 (ja) | 仮想レジスタ番号を用いて論理レジスタ番号を物理レジスタ番号にマッピングするように構成されるプロセッサ | |
| US5113515A (en) | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer | |
| EP0651324B1 (en) | Speculative instruction queue for variable byte length instructions | |
| US6684323B2 (en) | Virtual condition codes | |
| JPH07182163A (ja) | スーパスカラ命令デコード／発行装置 | |
| WO1998057254A1 (en) | Tagging floating point values for rapid detection of special floatint point numbers | |
| JP3866920B2 (ja) | 命令のリタイアメント時に物理レジスタを選択的に自由にするよう構成されたプロセッサ | |
| US5895497A (en) | Microprocessor with pipelining, memory size evaluation, micro-op code and tags | |
| McMahan et al. | 6/spl times/86: the Cyrix solution to executing/spl times/86 binaries on a high performance microprocessor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |