JPH07334370A - ファジィ推論装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はファジィ推論装置に関し、ルールの
前件部に記述されているラベルの数がいかなる場合であ
っても、演算の並列性を維持して、高速にファジィ推論
を実現可能にすることを目的とする。 【構成】 最小値演算回路Min.１〜Min.４と、最小値演
算結果を記憶するレジスタReg.１〜Reg.４と、マルチプ
レクサMpx.１〜Mpx.４と、最大値演算回路Max と、最大
値演算結果を記憶するαレジスタ群と、マルチプレクサ
Mpx.５を設けた。最小値演算回路は、複数のファジィ推
論ルールについてその入力値（グレード値）と、各レジ
スタReg.１〜Reg.４の値との最小値演算を並列に実行
し、最大値演算回路Max は、マルチプレクサMpx.１〜Mp
x.５の出力を基に、最小値演算の終了したルールに関し
て、そのルールの最後の最小値演算の結果と、前記αレ
ジスタ群の対応した値との最大値演算を行う回路とし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種電子機器、電気機
器、各種制御システム等の制御を行う場合に使用される
ファジィ推論装置に関する。特に、本発明は、前記ファ
ジィ推論装置を構成する前件部演算回路を改善したファ
ジィ推論装置に関する。

【０００２】

【従来の技術】従来、ファジィ推論装置は、各種電子機
器、電気機器、各種制御システム等の制御に使用されて
いる。このようなファジィ推論装置では、ファジィ推論
の前件部の処理と、後件部の処理を実行する必要があ
る。

【０００３】ところで、一般的に、ファジィ推論ルール
の基本的な形式は「ｉｆ（前件部）ｔｈｅｎ（後件
部）」の形式で表現される。そして、前記前件部は、例
えば「（Ａ）ｉｓ（Ｂ）」のような条件を記述し、後件
部は、前件部の条件を満たした場合の結論を記述する。

【０００４】前記ファジィ推論の前件部の処理を行う場
合、ソフトウェアにより実行させるものと、ファジィ推
論専用プロセッサによりハードウェアで実行するものと
がある。

【０００５】前記ファジィ推論の前件部の処理をソフト
ウェアで実行する場合は、ファジィ推論ルールを１個ず
つ、しかもこれらのルールの前件部に記述されているレ
ベルのグレード値を１個ずつ順番に、最小値演算を施し
て、各々のファジィ推論ルールの有効度を得ていた。

【０００６】また、前記ファジィ推論専用プロセッサを
構成する前件部演算回路の１例として、例えば、特開平
４−３５４０２８号公報に開示された前件部演算回路
（前記公報の図１参照）が知られていた。

【０００７】この前件部演算回路は、メンバシップ関数
前件部の度合い演算を行った結果得られるメンバシップ
値を保持するための複数のレジスタ群と、前記レジスタ
群のメンバシップ値を選択する複数の選択回路（ＭＵ
Ｘ）と、前記複数の選択回路で得られる複数のメンバシ
ップ値中の最小値を求める最小演算回路（ＭＩＮ）と、
最小値演算回路の演算結果を記憶するレジスタ（ＲＥ
Ｇ）と、前記最小演算回路（ＭＩＮ）で順次得られるメ
ンバシップ値中の最大値を求める最大演算回路（ＭＡ
Ｘ）と、最大値演算回路の演算結果を記憶するレジスタ
（ＲＥＧ）を備えている。

【０００８】そして、前記最小演算回路、及び最大演算
回路が、前記レジスタ群から送られてくるメンバシップ
値の数に応じて演算処理を行うことにより、レジスタ群
から送られてくるメンバシップ値の数が少ない場合に
も、最小演算回路、及び最大演算回路を有効利用して、
演算速度を向上させている。

【０００９】しかし、前記前件部演算回路では、前件部
の条件の数（入力数）が所定数（例えば、８個）までし
か許されず、前件部所定数より少ない場合は、回路（ハ
ードウェア）が無駄になってしまう。

【００１０】そこで、前記最小値演算回路、及び最大値
演算回路の組み合わせを複数設け、前記レジスタ群から
送られてくるメンバシップ値の数に応じて並列処理を行
う回路も考えられていた（前記公報の図２参照）。

【００１１】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 (1) ：ファジィ推論の前件部の処理をソフトウェアで実
行する場合は、ファジィ推論ルールを１個ずつ、しかも
それらの前件部のラベルについて、順番に最小演算処理
（ＭＩＮ演算処理）を実行していた。従って、多数の推
論ルールを処理するのに多くの処理時間を必要としてい
た。

【００１２】(2) ：ファジィ推論専用プロセッサにより
ハードウェアで実行する場合は、最小値演算回路の数の
制限があるために、ファジィ推論ルールの前件部に記述
されているラベルの数にも制限をつける必要があった。

【００１３】また、ファジィ推論ルールの前件部に記述
されているラベルの数によっては、使用しない最小演算
ユニットが生じてしまい、その分、ハードウェアが無駄
になる場合もあった。

【００１４】例えば、前記の前件部演算回路の例では、
前件部の条件の数（入力数）が８個までしか許されず、
８個より少ないと、回路（ハードウェア）が無駄になっ
てしまう。

【００１５】(3) ：前記ファジィ推論専用プロセッサを
構成する前件部演算回路、すなわち、最小値演算回路、
及び最大値演算回路の組み合わせを複数設け、前記レジ
スタ群から送られてくるメンバシップ値の数に応じて並
列処理を行う回路では、メンバシップ値の数が増える
と、回路が複雑になり、かつハードウェアの量が極めて
多くなる。

【００１６】本発明は、このような従来の課題を解決
し、ファジィ推論ルールの前件部に記述されているラベ
ルの数がいかなる場合であっても、常に演算の並列性を
維持して、高速でファジィ推論処理ができるようにする
ことを目的とする。

【００１７】また、本発明は、無駄なく、ハードウェア
を使用し、かつ、少ないハードウェアで、高速にファジ
ィ推論処理ができるようにすることを目的とする。

【００１８】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、Min.１〜Min.４は最小値演算回路、
Reg.１〜Reg.４はレジスタ、Mpx.１〜Mpx.４、Mpx.５は
マルチプレクサ、Maxは最大値演算回路、Reg.αＮＬ、R
eg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰＳ、Re
g.αＰＭ、Reg.αＰＬはレジスタ（αレジスタ群）を示
す。

【００１９】本発明は前記の目的を達成するため、ファ
ジィ推論装置の前件部演算回路に、予め決められた処理
の順番で、順次入力するファジィ推論ルールの入力値
（グレード値）に対して、最小値を求める演算を行う複
数の最小値演算回路Min.１〜Min.４と、各最小値演算回
路Min.１〜Min.４の出力を記憶する複数のレジスタReg.
１〜Reg.４と、各最小値演算回路Min.１〜Min.４の出
力、及びデータ０を入力して選択処理を行い、最小値演
算の終了したルールに関して、そのルールの最後の最小
値演算結果を出力する複数のマルチプレクサMpx.１〜Mp
x.４と、マルチプレクサMpx.１〜Mpx.４の出力を基に、
最大値を求めるための最大値演算を行う最大値演算回路
Max と、後件部のラベルに対応して、最大値演算回路Ma
x の出力（最大値）を記憶する複数のレジスタReg.αＮ
Ｌ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰ
Ｓ、Reg.αＰＭ、Reg.αＰＬ（αレジスタ群）と、前記
レジスタ（αレジスタ群）に記憶された値（最大値）の
内、最小値演算の終了したルールに対応した値を選択し
て出力するマルチプレクサMpx.５とを設けた。

【００２０】そして、前記最小値演算回路Min.１〜Min.
４は、複数のファジィ推論ルールについて、その入力値
（グレード値）と、各レジスタReg.１〜Reg.４の値との
最小値演算を並列に実行する回路とし、前記最大値演算
回路Max は、マルチプレクサMpx.１〜Mpx.４の出力、及
びマルチプレクサMpx.５の出力を基に、最小値演算の終
了したルールに関して、そのルールの最後の最小値演算
の結果と、前記レジスタ（最大値αレジスタ群）の対応
した値との最大値演算を行う回路とした。

【００２１】

【作用】前記構成に基づく本発明の作用を、図１に基づ
いて説明する。複数のファジィ推論ルールに関して、先
ず並列に処理するルールの順番を決める。この場合、ル
ールが複数同時に終了する場合、それらは等しい後件部
のラベルを持たなければならないという制約がある。

【００２２】各最小値演算回路Min.１〜Min.４では、前
記ファジィ推論ルールを入力し、この入力値（グレード
値）と、各レジスタReg.１〜Reg.４の値との最小値演算
を並列に実行し、最小値演算の結果を、各最小値演算回
路Min.１〜Min.４に対応したレジスタReg.１〜Reg.４に
記憶して保存する。

【００２３】この時、マルチプレクサMpx.１〜Mpx.４で
は、各最小値演算回路Min.１〜Min.４の出力と、０デー
タを入力して選択処理を行い、最小値演算の終了したル
ールに関して、そのルールの最後の最小値演算結果を出
力する。

【００２４】そして、最大値演算回路Max では、前記マ
ルチプレクサMpx.１〜Mpx.４の出力と、マルチプレクサ
Mpx.５の出力とを入力して最大値演算を行う。すなわ
ち、最大値演算回路Max では、最小値演算処理の終了し
たルールに関して、このルールの最後の最小値演算の結
果と、レジスタReg.αＮＬ、Reg.αＮＭ、Reg.αＮＳ、
Reg.αＺＲ、Reg.αＰＳ、Reg.αＰＭ、Reg.αＰＬ（α
レジスタ群）の対応する値との最大値演算を行い、その
結果を前記レジスタ（αレジスタ群）に記憶して保存す
る。

【００２５】このような並列処理を繰り返すことによっ
て、前件部に記述されるラベルの数が任意のファジィ推
論ルールについて、等しい後件部のラベルを持つルール
の適合度の最大値αを高速に得ることができる。

【００２６】従って、ファジィ推論ルールの前件部に記
述されているラベルの数がいかなる場合であっても、常
に演算の並列性を維持して、高速にファジィ推論処理が
できるようにすることが可能となる。また、無駄なく、
ハードウェアを使用し、かつ、少ないハードウェアで、
高速にファジィ推論処理を行うことが可能となる。

【００２７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （実施例１の説明）図２〜図１０は、本発明の実施例１
を示した図であり、図２〜図１０中、Min.１〜Min.４は
最小値演算回路、Reg.１〜Reg.４はレジスタ、Mpx.１〜
Mpx.５はマルチプレクサ、Max は最大値演算回路、Reg.
αＮＬ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.α
ＰＳ、Reg.αＰＭ、Reg.αＰＬはα（最大値）レジスタ
群の各レジスタを示す。また、ｆｆは最大値を示し、図
の８は、８ビット構成であることを示す。

【００２８】§１：実施例１の装置（前件部の演算回
路）の構成説明・・・図２参照 図２は実施例１の装置構成図である。以下、図２に基づ
いて、実施例１のファジィ推論装置の構成を説明する。

【００２９】図２に示した回路は、ファジィ推論装置の
前件部演算回路である。この回路には、４個の最小値演
算回路Min.１〜Min.４と、４個のレジスタReg.１〜Reg.
４と、４個のマルチプレクサMpx.１〜Mpx.４と、５入力
の最大値演算回路Max と、７個のレジスタReg.αＮＬ、
Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰＳ、Re
g.αＰＭ、Reg.αＰＬからなるαレジスタ群（α：最大
値）と、１個のマルチプレクサMpx.５が設けてある。前
記各部は次の通りである。

【００３０】(1) ：最小値演算回路Min.１〜Min.４は、
２入力（入力１、入力２）の回路であり、それぞれ、入
力値に対応したグレード値（８ビット）と、レジスタRe
g.１〜Reg.４の値（８ビット）とを入力して、各入力の
最小値を求める演算を行い、演算結果のデータ（最小値
データ）を出力（８ビット）する回路である。

【００３１】なお、これらの最小値演算回路は、複数の
ファジィ推論ルールに対し、並列に実行する回路であ
る。 (2) ：レジスタReg.１〜Reg.４は、それぞれ、最小値演
算回路Min.１〜Min.４の数と同数だけ設けられ、該最小
値演算回路の出力データを格納（記憶）するレジスタで
ある。

【００３２】なお、このレジスタは、それぞれ、制御装
置（図示省略）からの制御信号（クリア、ライトイネー
ブル等の信号）により、データの書き込み／読み出しが
制御される。

【００３３】例えば、ライトイネーブル信号（write en
able）がオフ（ローレベル）の状態で、クリア信号（cl
ear ）がオン（ハイレベル）になると、該当するレジス
タの値が最大値ｆｆにセットされる。また、クリア信号
がオフ（ローレベル）の状態で、ライトイネーブル信号
がオンになると、該当するレジスタの入力データ（最小
値演算回路の出力）がレジスタに書き込まれる。

【００３４】(3) ：マルチプレクサMpx.１〜Mpx.４は、
前記最小値演算回路の数と同数だけ設けた２入力の回路
であり、前記最小値演算回路Min.１〜Min.４の各出力
（８ビット）と、データ０とを選択する回路である。

【００３５】なお、このマルチプレクサは、それぞれ、
制御装置（図示省略）からの制御信号により、データの
選択動作が制御される。また、前記データ０は、前記制
御装置から送られる。

【００３６】例えば、各マルチプレクサMpx.１〜Mpx.４
に対し、前記制御装置より、セレクト信号（select）が
送られ、このセレクト信号がオフ（ローレベル）なら
ば、該当するマルチプレクサでは、前記データ０を出力
し、セレクト信号がオン（ハイレベル）ならば、最小値
演算回路の演算結果を出力する。

【００３７】(4) ：最大値演算回路Max は、５入力の回
路であり、前記マルチプレクサMpx.１〜Mpx.４の出力
（８ビット）と、Mpx.５の出力（８ビット）を入力し
て、各入力の最大値を求める演算を行い、演算結果のデ
ータ（最大値データ）を出力するものである。

【００３８】(5) ：αレジスタ群を構成する７個のレジ
スタReg.αＮＬ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺ
Ｒ、Reg.αＰＳ、Reg.αＰＭ、Reg.αＰＬは、それぞれ
後件部のラベルに対応して、最大値演算回路Max の出力
（８ビット）を記憶しておくレジスタである（α：最大
値）。

【００３９】例えば、レジスタReg.αＮＬは、後件部の
ラベルＮＬ（Negative Large）に対応した値（最大値）
を記憶するレジスタであり、レジスタReg.αＮＭは、後
件部のラベルＮＭ（Negative Medium ）に対応した値
（最大値）を記憶するレジスタであり、レジスタReg.α
ＮＳは、後件部のラベルＮＳ（Negative Small）に対応
した値（最大値）を記憶するレジスタであり、レジスタ
Reg.αＺＲは、後件部のラベルＺＲ（Zero）に対応した
値（最大値）を記憶するレジスタである。

【００４０】また、レジスタReg.αＰＳは、後件部のラ
ベルＰＳ（Positive Small）に対応した値（最大値）を
記憶するレジスタであり、レジスタReg.αＰＭは、後件
部のラベルＰＭ（Positive Medium ）に対応した値（最
大値）を記憶するレジスタであり、レジスタReg.αＰＬ
は、後件部のラベルＰＬ（Positive Large）に対応した
値（最大値）を記憶するレジスタである。

【００４１】なお、このレジスタは、それぞれ、制御装
置（図示省略）からの制御信号により、データの読み出
し／書き込みが制御される。例えば、ライトイネーブル
信号（write enable）がオフ（ローレベル）の状態で、
クリア信号（clear ）がオン（ハイレベル）になると、
該当するレジスタの値がクリア（００にリセット）され
る。また、クリア信号がオフ（ローレベル）の状態で、
ライトイネーブル信号がオンになると、最大値演算回路
Max の出力が該当するレジスタに書き込まれる。

【００４２】(6) ：マルチプレクサMpx.５は、前記αレ
ジスタ群の各レジスタの出力（８ビット）を選択するも
のである。なお、このマルチプレクサは、それぞれ、制
御装置（図示省略）からの制御信号により、データの選
択動作が制御される。

【００４３】例えば、各マルチプレクサMpx.５に対し、
前記制御装置より、セレクト信号（select）が送られ、
このセレクト信号がオフ（ローレベル）ならば、該当す
るレジスタ（αレジスタ群のレジスタ）の値は出力しな
いが、セレクト信号がオン（ハイレベル）ならば、該当
するレジスタ（αレジスタ群のレジスタ）の値を出力す
る。

【００４４】§２：ファジィ推論ルールの説明・・・図
３参照 図３は実施例１のファジィ推論ルール例を示した図であ
る。以下、図３に基づいて、ファジィ推論ルールについ
て説明する。なお、図３において、ＮＬはネガティブ・
ラージ（Negative Large）、ＮＭはネガティブ・ミディ
アム（NegativeMedium ）、ＮＳはネガティブ・スモー
ル（Negative Small）、ＺＲはゼロ（Zero）、ＰＳはポ
ジティブ・スモール（Positive Small）、ＰＭはポジテ
ィブ・ミディアム（Positive Medium ）、ＰＬはポジテ
ィブ・ラージ（Positive Large）を示す。

【００４５】例えば、後件部出力変数Ｙ＝ＮＬのルール
は、ルール１が「If X1=NS and X3=PM and X6=ZR and X
7=NS Then Y=NL」、ルール２が「If X4=PL and X6=ZR T
henY=NL」、ルール３が「If X2=NS and X3=NS and X4=Z
R and X5=PL and X7=PM andX8=NS Then Y=NL」、ルール
４が「If X5=ZR and X7=PM Then Y=NL」である。

【００４６】また、後件部出力変数Ｙ＝ＮＭのルール
は、ルール５が「If X1=PM and X3=PMand X4=ZR and X5
=NL and X7=PS Then Y=NM」、ルール6 が「If X2=NM an
d X3=ZR and X6=NL and X8=NS Then Y=NM」である。

【００４７】更に、後件部出力変数Ｙ＝ＮＳのルール
は、ルール７が「If X2=NM and X3=ZRand X4=PS and X6
=NL and X8=NS Then Y=NS」・・・である。例えば、前
記後件部出力変数Ｙ＝ＮＬのルールにおいて、ルール１
は、もし X1=NS and X3=PM and X6=ZR and X7=NSの条件
を満たしたら、Y=NLとなることを示しており、ルール２
は、もし X4=PL and X6=ZRの条件を満たしたら、Y=NLと
なることを示している。なお、他のルールについても同
様である。

【００４８】§３：前件部の処理説明・・・図４参照 図４は実施例１の前件部処理説明図である。図４におい
て、Min.１、Min.２、Min.３、Min.４は、図２に示した
前件部の最小値演算回路であり、Ｓ１〜Ｓ９は処理の順
番を示す。以下、図４に基づいて、図２に示した前件部
演算回路の処理を説明する。

【００４９】前件部回路には、図２に示したように、最
小値演算回路を４個、５入力の最大値演算回路を１個使
用する。この前件部回路で、例えば、図３に示したファ
ジィ推論ルールを処理する場合について説明する。な
お、以下に示すｆｆは最大値である。

【００５０】ファジィ推論を実行する前に、先ず、図４
に示すように、処理するルールの順番を決める。図中、
Ｓ１〜Ｓ９の順に、入力に対して得られた４個のグレー
ド値が同時に、最小値演算回路Min.１〜Min.４へ送ら
れ、各最小値演算回路で最小値演算が実行される。この
場合、前記複数（４種類）のファジィ推論ルール（ルー
ル１〜ルール４）に関して同時に最小値演算を実行する
（並列処理）。

【００５１】前記最小値演算の結果、最小値演算回路Mi
n.１〜Min.４の出力は、それぞれレジスタReg.１〜Reg.
４へ書き込まれ、同時にマルチプレクサMpx.１〜Mpx.４
へ送られる。

【００５２】そして、Ｓ１では、最小値演算回路Min.１
〜Min.４の出力は、それぞれレジスタReg.１〜Reg.４へ
書き込まれる。この時、どのルールもまだ終了しないの
で、最大値演算回路Max の出力は、どのレジスタ（αレ
ジスタ群）へも書き込まれない。

【００５３】Ｓ２では、最小値演算回路Min.１とMin.３
の値は、それぞれレジスタReg.１とReg.３へ書き込まれ
る。この時、ルール２、ルール４は処理が終了するの
で、レジスタReg.２とReg.４はｆｆ（最大値）にセット
される。

【００５４】また、マルチプレクサMpx.２とMpx.４は、
それぞれ最小値演算回路Min.２とMin.４の値を選択し、
それ以外のマルチプレクサMpx.１とMpx.３は０を選択
し、マルチプレクサMpx.５はレジスタReg.αＮＬを選択
し、最大値演算回路Max の出力はレジスタReg.αＮＬへ
書き込まれる。

【００５５】Ｓ３では、最小値演算回路Min.１、Min.
２、Min.３の出力は、それぞれレジスタReg.１、Reg.
２、Reg.３へ書き込まれ、レジスタReg.４はｆｆにセッ
トされたままである。この時、どのルールも終了しない
ので、最大値演算回路Max の出力は、どのレジスタ（α
レジスタ群）へも書き込まれない。

【００５６】Ｓ４では、最小値演算回路Min.２、Min.
３、Min.４の出力は、それぞれレジスタReg.２、Reg.
３、Reg.４へ書き込まれる。この時、ルール１が終了す
るので、レジスタReg.１はｆｆにセットされ、マルチプ
レクサMpx.１のみは、最小値演算回路Min.１の結果を出
力し、マルチプレクサMpx.５はレジスタReg.αＮＬを選
択し、最大値演算回路Max の演算結果はレジスタReg.α
ＮＬへ書き込まれる。

【００５７】Ｓ５では、最小値演算回路Min.１〜Min.４
の出力は、それぞれ、レジスタReg.１〜Reg.４へ書き込
まれる。この時、どのルールも終了しないので、最大値
演算回路Max の出力はどのレジスタ（αレジスタ群）へ
も書き込まれない。

【００５８】Ｓ６では、最小値演算回路Min.１、Min.
２、Min.４の出力は、それぞれレジスタReg.１、Reg.
２、Reg.４へ書き込まれる。この時、ルール３が終了し
たので、レジスタReg.３はｆｆにセットされ、マルチプ
レクサMpx.３は最小値演算回路Min.３の値を選択し、マ
ルチプレクサMpx.５はレジスタReg.αＮＬ値を選択し、
最大値演算回路Max の出力は、レジスタReg.αＮＬへ書
き込まれる。

【００５９】ここで、ルール３が終了した時点で、後件
部のラベルにＮＬを持つルールの処理は終了したことに
なり、レジスタReg.αＮＬの値が決定し、この値は、こ
の後の後件部の処理へ送られることになる。

【００６０】以下、前記と同様に処理を行い、レジスタ
（αレジスタ群）の値が順次決定されて行く。ここで、
前記図３に示したファジィ推論ルールに関して１つの制
約がある。これは、同時に複数のルールが終了する場合
には、そのルールは、同じ後件部のラベルを持ったもの
でなければならないということである。

【００６１】しかし、この制約は極めて緩いものである
から、前記の処理により、ファジィ推論ルールの前件部
のラベル数が幾つあっても、隙間なく並列処理を実行す
ることが可能となる。

【００６２】§４：タイムチャートによる前件部の処理
説明・・・図５〜図１０参照 図５〜図１０は実施例１のタイムチャートを示した図で
ある。以下、図５〜図１０に基づいて、実施例１の処理
を説明する。

【００６３】なお、ｔ０〜ｔ４はクロックの立ち上がる
各タイミングを示す。また、各図において、ｆｆは最大
値を示す。例えば、ff（Reg.１）は、レジスタReg.１の
値をｆｆ（最大値）にセットすることを示す。更に、
「clear 」はクリア信号、「write enable」はライトイ
ネーブル信号、「select」はセレクト信号、「Clock 」
はクロック信号を示す。

【００６４】先ず、タイミングｔ０のクロックの立ち上
がり直後では、レジスタReg.１〜Reg.４の値がｆｆにセ
ットされ、レジスタReg.αＮＬ、Reg.αＮＭ、Reg.αＮ
Ｓ、Reg.αＺＲ、Reg.αＰＳ、Reg.αＰＭ、Reg.αＰＬ
はクリア（００にリセット）される。

【００６５】タイミングｔ１のクロックの立ち上がりま
でに、最初のグレード値が、それぞれ最小値演算回路Mi
n.１〜Min.４の入力１へ入力され、最小値演算回路Min.
１〜Min.４の出力と最大値演算回路Max の出力が確定す
る。そして、タイミングｔ１のクロックの立ち上がり直
後では、レジスタReg.１〜Reg.４の出力は、それぞれ最
小値演算回路Min.１〜Min.４の演算結果が出力されるよ
うになる。

【００６６】ここで、最小値演算回路Min.１〜Min.４の
入力１へ入力されている値は、ルールの最後ではないの
で、ここでは、αレジスタ群（Reg.αＮＬ〜Reg.αＰ
Ｌ）はインヒビット状態（禁止状態）となる。

【００６７】タイミングｔ２のクロック立ち上がりまで
に、２番目のグレード値がそれぞれ、最小値演算回路Mi
n.１〜Min.４の入力１へ入力され、最小値演算回路Min.
１〜Min.４の出力と、最大値演算回路Max の出力が確定
する。そして、タイミングｔ２のクロックの立ち上がり
直後では、レジスタReg.１とReg.３の出力は、それぞれ
最小値演算回路Min.１とMin.３の結果が出力されるよう
になる。

【００６８】ここで、最小値演算回路Min.２とMin.４の
入力１へ入力されている値は、それぞれルール２とルー
ル４の最後の値なので、レジスタReg.２とReg.４は、ｆ
ｆにセットされる。

【００６９】また、タイミングｔ２のクロックの立ち上
がりまでに、マルチプレクサMpx.５は入力１（Reg.αＮ
Ｌの出力）を選択し、マルチプレクサMpx.２とMpx.４は
それぞれ、入力２（Min.２、Min.４の出力）を選択し、
マルチプレクサMpx.１とMpx.３は、それぞれ入力１（デ
ータ０）を選択する。

【００７０】従って、タイミングｔ２のクロックの立ち
上がり直後では、レジスタReg.αＮＬには、最小値演算
回路Min.２の出力、最小値演算回路Min.４の出力、及び
αＮＬ（レジスタReg.αＮＬ内のラベルＮＬに対応した
クロック２の立ち上がり直前の最大値）の内の最大値
（最大値演算回路Max の出力）が書き込まれる。

【００７１】タイミングｔ３のクロックの立ち上がりま
でに、３番目のグレード値が、それぞれ、最小値演算回
路Min.１〜Min.４の入力１へ入力され、最小値演算回路
Min.１〜Min.４の出力と最大値演算回路Max の出力が確
定する。

【００７２】そして、タイミングｔ３のクロックの立ち
上がり直後では、レジスタReg.１〜Reg.４の出力は、そ
れぞれ、最小値演算回路Min.１〜Min.４の演算結果が出
力されるようになる。ただし、最小値演算回路Min.４に
関しては、レジスタReg.４にｆｆをセットすることによ
って、その出力を無視する。

【００７３】ここで、最小値演算回路Min.１〜Min.４の
入力１へ入力されている値は、ルールの最後ではないの
で、ここでは、レジスタReg.αＮＬや、Reg.αＮＭは書
き込み不可能な状態にする。

【００７４】タイミングｔ４のクロックの立ち上がりま
でに、４番目の入力値（グレード値）が、それぞれ、最
小値演算回路Min.１〜Min.４の入力１へ入力され、最小
値演算回路Min.１〜Min.４の出力と最大値演算回路Max
の出力が確定する。以下、同様に処理が続き、レジスタ
Reg.αＮＬ〜Reg.αＰＬの値を順次求めていく。

【００７５】（実施例２の説明）図１１〜図１７は、本
発明の実施例２を示した図であり、図１１〜図１７中、
Min.１〜Min.４は最小値演算回路、Mpx.１、Mpx.２はマ
ルチプレクサ、Reg.１〜Reg.４はレジスタ、Max は最大
値演算回路、Reg.αＮＬ、Reg.αＮＭ、Reg.αＮＳ、Re
g.αＺＲ、Reg.αＰＳ、Reg.αＰＭ、Reg.αＰＬはレジ
スタ（αレジスタ群）を示す。また、図の８は、８ビッ
ト構成であることを示している。

【００７６】§１：前件部演算回路の説明・・・図１１
参照 図１１は実施例２の装置構成図である。以下、図１１に
基づいて、実施例２のファジィ推論装置の構成を説明す
る。図１１に示した回路は、ファジィ推論装置の前件部
演算回路である。

【００７７】この回路には、４個の最小値演算回路Min.
１〜Min.４と、４個のレジスタReg.１〜Reg.４と、２個
のマルチプレクサMpx.１、Mpx.２と、２入力の最大値演
算回路Max と、７個のレジスタReg.αＮＬ、Reg.αＮ
Ｍ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰＳ、Reg.αＰ
Ｍ、Reg.αＰＬからなるαレジスタ群とが設けてある。
前記各部は次の通りである。

【００７８】(1) ：最小値演算回路Min.１〜Min.４は、
それぞれ、入力値に対応するグレード値（８ビット）
と、レジスタReg.１〜Reg.４の値（８ビット）とを入力
して、各入力の最小値を求める演算を行い、演算結果の
データ（最小値データ）を出力（８ビット）する回路で
ある。

【００７９】(2) ：レジスタReg.１〜Reg.４は、それぞ
れ、最小値演算回路Min.１〜Min.４の出力データを格納
（記憶）するレジスタである。なお、このレジスタは、
それぞれ、制御装置（図示省略）からの制御信号によ
り、データの書き込み／読み出しが制御される。この制
御方法は前記実施例１と同じである。

【００８０】(3) ：マルチプレクサMpx.１は、Min.１〜
Min.４の出力を選択して出力するものである。なお、こ
のマルチプレクサは、それぞれ、制御装置（図示省略）
からの制御信号により、データの選択動作が制御され
る。

【００８１】例えば、各マルチプレクサMpx.１に対し、
前記制御装置より、セレクト信号（select）が送られ、
このセレクト信号がオフ（ローレベル）ならば、最小値
演算回路の出力を選択せず、セレクト信号がオン（ハイ
レベル）ならば、該当する最小値演算回路の演算結果を
出力する。

【００８２】(4) ：最大値演算回路Max は、前記マルチ
プレクサMpx.１の出力（８ビット）と、Mpx.２の出力
（８ビット）を入力して、各入力の最大値を求める演算
を行い、演算結果のデータ（最大値データ）を出力する
ものである。

【００８３】(5) ：αレジスタ群を構成する各レジスタ
Reg.αＮＬ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Re
g.αＰＳ、Reg.αＰＭ、Reg.αＰＬは、それぞれ後件部
のラベルに対応したレジスタであり、前記最大値演算回
路Max の出力（８ビット）を保持するもの（最大値保持
用のレジスタ）である。

【００８４】なお、このレジスタは、それぞれ、制御装
置（図示省略）からの制御信号により、データの読み出
し／書き込みが制御される。この制御方法は、前記実施
例１と同じである。

【００８５】(6) ：マルチプレクサMpx.２は、前記αレ
ジスタ群の各レジスタの出力（８ビット）を選択するも
のである。なお、このマルチプレクサは、それぞれ、制
御装置（図示省略）からの制御信号により、データの選
択動作が制御される。この制御方法は、前記実施例１と
同じである。

【００８６】§２：前件部の処理説明・・・図１２参照 図１２は実施例２の前件部処理説明図である。図１２に
おいて、Min.１、Min.２、Min.３、Min.４は、図１１に
示した前件部の最小値演算回路であり、Ｓ１〜Ｓ９は順
番を示す。以下、図１２に基づいて、図１１に示した前
件部演算回路の処理を説明する。

【００８７】前件部演算回路には、図１１に示したよう
に、最小値演算回路を４個、２入力の最大値演算回路を
１個使用する。この前件部演算回路において、図３に示
したファジィ推論ルール（実施例１のルールと同じ）を
処理する場合について説明する。このファジィ推論ルー
ルは、後件部に同じラベルを持つルールをまとめて順に
記述してある。

【００８８】ファジィ推論を実行する前に、先ず、図１
２に示すように、処理するルールの順番を決める。図
中、Ｓ１〜Ｓ９の順に、入力に対して得られた４個のグ
レード値が同時に、Min.１〜Min.４へ送られ、各回路で
最小値演算が実行される。この場合、前記複数（４種
類）のルールに関して同時に最小値演算を実行する（並
列処理）。

【００８９】また、実施例２では、ルールをうまく並び
換えることによって、前記実施例１に比べ、５入力の最
大値演算回路を、２入力の最大値演算回路に置き換える
ことが可能となる。従って、実施例１に比べて、回路規
模が小さくなる。前記最小値演算回路Min.１〜Min.４の
出力は、それぞれレジスタReg.１〜Reg.４へ書き込ま
れ、同時にマルチプレクサMpx.１へ送られる。

【００９０】先ず、Ｓ１では、最小値演算回路Min.１〜
Min.３の出力は、それぞれレジスタReg.１〜Reg.３へ書
き込まれる。この時、どのルールもまだ終了しないの
で、最大値演算回路Max の出力は、どのレジスタ（αレ
ジスタ群）へも書き込まれない。最小値演算回路Min.４
には、グレード値が入力されず、最小値演算回路Min.４
の出力は無視される。

【００９１】Ｓ２では、最小値演算回路Min.１とMin.３
とMin.４の値は、それぞれレジスタReg.１とReg.３とRe
g.４へ書き込まれ、ルール２は終了するので、レジスタ
Reg.２はｆｆにセットされる。

【００９２】マルチプレクサMpx.１は、最小値演算回路
Min.２の値を選択し、マルチプレクサMpx.２はレジスタ
Reg.αＮＬを選択し、最大値演算回路Max の出力はレジ
スタReg.αＮＬへ書き込まれる。

【００９３】Ｓ３では、最小値演算回路Min.１、Min.
２、Min.３の出力は、それぞれレジスタReg.１、Reg.
２、Reg.３へ書き込まれる。この時、ルール４が終了す
るので、レジスタReg.４はｆｆにセットされる。マルチ
プレクサMpx.１は最小値演算回路Min.４の値を選択し、
マルチプレクサMpx.２はレジスタReg.αＮＬを選択し、
最大値演算回路Max の出力はレジスタReg.αＮＬへ書き
込まれる。

【００９４】Ｓ４では、最小値演算回路Min.２、Min.３
の出力は、それぞれレジスタReg.２、Reg.３へ書き込ま
れる。この時、ルール１が終了するので、レジスタReg.
１はｆｆにセットされ、最小値演算回路Min.４からの出
力は無視するので、レジスタReg.４もｆｆにセットす
る。

【００９５】マルチプレクサMpx.１は、最小値演算回路
Min.１の結果を出力し、マルチプレクサMpx.２はレジス
タReg.αＮＬを選択し、最大値演算回路Max の結果はレ
ジスタReg.αＮＬへ書き込まれる。

【００９６】Ｓ５では、最小値演算回路Min.１〜Min.４
の出力は、それぞれ、レジスタReg.１〜Reg.４へ書き込
まれる。この時、どのルールも終了しないので、最大値
演算回路Max の出力はどのレジスタ（αレジスタ群）へ
も書き込まれない。

【００９７】Ｓ６では、最小値演算回路Min.１、Min.
２、Min.４の出力は、それぞれレジスタReg.１、Reg.
２、Reg.４へ書き込まれる。この時、ルール３が終了し
たので、レジスタReg.３はｆｆにセットされ、マルチプ
レクサMpx.１は最小値演算回路Min.３の値を選択し、マ
ルチプレクサMpx.２はレジスタReg.αＮＬ値を選択し、
最大値演算回路Max の出力は、レジスタReg.αＮＬへ書
き込まれる。

【００９８】ここで、ルール３が終了した時点で、後件
部のラベルにＮＬを持つルールの処理は終了したことに
なり、レジスタReg.αＮＬの値が決定し、この値は、こ
の後の後件部の処理へ送られることになる。

【００９９】以下、前記と同様に処理を行い、αレジス
タ群の値が順次決定されて行く。ここで、前記図１２に
示したファジィ推論ルールの処理の順番に関して１つの
制約がある。これは、同時に２個以上の複数のルールが
終了してはならず、１個以下のルールしか終了できない
ということである。

【０１００】従って、前記の処理により、ファジィ推論
ルールの前件部のラベル数が幾つあっても、隙間なく並
列処理を実行することが可能となる。また、同時に２つ
以上のルールが終了してはいけないという制約は、それ
ほどきつくなく、ルールの処理順をうまく考えれば、殆
ど隙間なく処理ができる。特に、１個のルールの前件部
に多くのラベルが記述される程、隙間を無くすことが容
易となる。

【０１０１】§３：タイムチャートによる前件部の処理
説明・・・図１３〜図１７参照 図１３〜図１７は実施例２のタイムチャートを示した図
である。以下、図１３〜図１７に基づいて、実施例２の
処理を説明する。なお、ｔ０〜ｔ４はクロックの立ち上
がる各タイミングを示す。

【０１０２】タイミングｔ０のクロックの立ち上がり直
後では、レジスタReg.１〜Reg.４の値がｆｆにセットさ
れ、αレジスタ群（レジスタReg.αＮＬ〜Reg.αＰＬ）
はクリア（００にリセット）される。

【０１０３】タイミングｔ１のクロックの立ち上がりま
でに、ルール１〜ルール３の最初のグレード値が、それ
ぞれ最小値演算回路Min.１〜Min.３の入力１へ入力さ
れ、最小値演算回路Min.１〜Min.３の出力と最大値演算
回路Max の出力が確定する。

【０１０４】そして、タイミングｔ１のクロックの立ち
上がり直後では、レジスタReg.１〜Reg.３の出力は、そ
れぞれ最小値演算回路Min.１〜Min.３の結果が出力され
るようになる。また、レジスタReg.４は、最小値演算回
路Min.４の出力を無視するため、ｆｆにセットされる。

【０１０５】ここで、最小値演算回路Min.１〜Min.４の
入力１へ入力されている値は、ルールの最後ではないの
で、ここでは、αレジスタ群（レジスタReg.αＮＬ〜Re
g.αＰＬ）はインヒビット状態（禁止状態）となる。

【０１０６】タイミングｔ２のクロックの立ち上がりま
でに、２番目のグレード値がそれぞれ、最小値演算回路
Min.１〜Min.４の入力１へ入力され、最小値演算回路Mi
n.１〜Min.４の出力と、最大値演算回路Max の出力が確
定する。そして、タイミングｔ２のクロックの立ち上が
り直後では、レジスタReg.１、Reg.３、及びReg.４の出
力は、それぞれ最小値演算回路Min.１、Min.３、及びMi
n.４の結果が出力されるようになる。

【０１０７】ここで、最小値演算回路Min.２の入力１へ
入力されている値は、それぞれルール２の最後の値なの
で、レジスタReg.２は、ｆｆにセットされる。また、タ
イミングｔ２のクロックの立ち上がるまでに、マルチプ
レクサMpx.１は入力１を選択し、マルチプレクサMpx.２
は入力１を選択するので、タイミングｔ２のクロックの
立ち上がりの直後では、レジスタReg.αＮＬには、最小
値演算回路Min.２の出力と、αＮＬ（レジスタReg.αＮ
Ｌ内のラベルＮＬに対応したタイミングｔ２のクロック
の立ち上がり直前の最大値）の内の最大値（最大値演算
回路Max の出力）が書き込まれる。

【０１０８】タイミングｔ３のクロックの立ち上がりま
でに、３番目のグレード値が、それぞれ、最小値演算回
路Min.１〜Min.４の入力１へ入力され、最小値演算回路
Min.１〜Min.４の出力と最大値演算回路Max の出力が確
定する。

【０１０９】そして、タイミングｔ３のクロックの立ち
上がり直後では、レジスタReg.１〜Reg.３の出力は、そ
れぞれ、最小値演算回路Min.１〜Min.３の結果が出力さ
れるようになる。

【０１１０】ただし、最小値演算回路Min.４に関して
は、ルール４の最後のラベルなので、レジスタReg.４を
ｆｆにセットする。また、タイミングｔ３のクロックの
立ち上がりまでに、マルチプレクサMpx.１は入力４を選
択し、マルチプレクサMpx.２は入力１を選択するので、
タイミングｔ３のクロックの立ち上がりの直後では、レ
シジスタReg.αＮＬには、最小値演算回路Min.４の出力
と、αＮＬ（レシジスタReg.αＮＬ内のラベルＮＬに対
応したタイミングｔ３のクロックの立ち上がり直前の最
大値）の内の最大値（最大値演算回路Max の出力）が書
き込まれる。

【０１１１】タイミングｔ４のクロックの立ち上がりま
でに、４番目のグレード値が、それぞれ、最小値演算回
路Min.１〜Min.３の入力１へ入力され、最小値演算回路
Min.１〜Min.３の出力と最大値演算回路Max の出力が確
定する。以下、同様に処理が続き、レジスタReg.αＮＬ
〜Reg.αＰＬの値を順次求めていく。

【０１１２】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) ：前記実施例では、最小値演算回路の数は４個の例
について説明したが、本発明は、このような例に限定す
るものではなく、任意の個数（複数）で実施可能であ
る。

【０１１３】(2) ：前記実施例では、最小値演算回路の
出力を記憶する最小値記憶手段、及び最大値記憶手段と
して、レジスタを使用したが、他の記憶手段（メモリ）
を使用しても実施可能である。

【０１１４】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：前記本発明の構成により、ファジィ推論ルールの
前件部に記述されているラベルの数が、いかなる場合で
あっても、演算の並列性を維持して、しかも、無駄なく
ハードウェアを使用することにより、高速にファジィ推
論を行うことができる。

【０１１５】(2) ：前件部演算回路では、前記のような
並列処理を繰り返すことによって、前件部に記述される
ラベルの数が任意のファジィ推論ルールについて、等し
い後件部のラベルを持つルールの適合度の最大値を高速
に得ることができる。

【０１１６】(3) ：前記本発明の構成により、無駄な
く、ハードウェアを使用し、前記従来の回路より、少な
いハードウェアで、高速にファジィ推論処理を行うこと
が可能となる。

【０１１７】(4) ：ファジィ推論ルールに関して、並列
に処理するルールの順番を決めるが、この場合、同時に
複数のルールが終了する場合には、そのルールは、同じ
後件部のラベルを持ったものでなければならないという
制約がある（実施例１参照）。

【０１１８】しかし、この制約は極めて緩いものである
から、前記の処理により、ファジィ推論ルールの前件部
のラベル数が幾つあっても、隙間なく並列処理を実行す
ることが可能となる。従って、少ないハードウェアで、
高速にファジィ推論を行うことができる。

【０１１９】(5) ：ファジィ推論ルールに関して、並列
に処理するルールの順番を決める際、ルールが同時に２
個以上終了してはいけないという制約をつけると（実施
例２参照）、更に、回路構成が簡単になり、より少ない
ハードウェアで、高速にファジィ推論を行うことができ
る。

【０１２０】例えば、前記実施例２では、前記実施例１
に比べ、５入力の最大値演算回路を、２入力の最大値演
算回路に置き換えることが可能となる。従って、実施例
１に比べて、更に回路規模が小さくなる。

【０１２１】また、同時に２個以上のルールが終了して
はいけないという制約は、それほどきつくなく、ルール
の処理順をうまく考えれば、殆ど隙間なく処理ができ
る。特に、１個のルールの前件部に多くのラベルが記述
される程、隙間を無くすことが容易となり、高速処理が
可能となる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例１の装置構成図である。

【図３】実施例１のファジィ推論ルール例である。

【図４】実施例１の前件部処理説明図である。

【図５】実施例１のタイムチャート１である。

【図６】実施例１のタイムチャート２である。

【図７】実施例１のタイムチャート３である。

【図８】実施例１のタイムチャート４である。

【図９】実施例１のタイムチャート５である。

【図１０】実施例１のタイムチャート６である。

【図１１】実施例２の装置構成図である。

【図１２】実施例２の前件部処理説明図である。

【図１３】実施例２のタイムチャート１である。

【図１４】実施例２のタイムチャート２である。

【図１５】実施例２のタイムチャート３である。

【図１６】実施例２のタイムチャート４である。

【図１７】実施例２のタイムチャート５である。

【符号の説明】

Min.１〜Min.４ 最小値演算回路 Reg.１〜Reg.４ レジスタ Mpx.１〜Mpx.５ マルチプレクサ Max 最大値演算回路 Reg.αＮＬ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Re
g.αＰＳ、Reg.αＰＭ、Reg.αＰＬ レジスタ（最大値
αレジスタ群）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ファジィ推論ルールのグレード値に対し
   て演算を行うことにより、ファジィ推論処理を行うファ
   ジィ推論装置において、 ファジィ推論ルールの前件部の演算を行う前件部演算回
   路に、 予め決められた処理の順番で、順次入力するファジィ推
   論ルールの入力値（グレード値）に対して、最小値を求
   めるための最小値演算を行う複数の最小値演算回路（Mi
   n.１〜Min.４）と、 前記各最小値演算回路の出力（最小値）を記憶する複数
   の最小値記憶手段（Reg.１〜Reg.４）と、 前記各最小値演算回路の出力、及びデータ０を入力して
   選択処理を行い、前記最小値演算の終了したルールに関
   して、そのルールの最後の最小値演算結果を選択して出
   力する複数の最小値選択手段（Mpx.１〜Mpx.４）と、 前記最小値選択手段の出力を基に、最大値を求めるため
   の最大値演算を行う最大値演算回路（Max ）と、 後件部のラベルに対応して、前記最大値演算回路の出力
   （最大値）を記憶する複数の最大値記憶手段（Reg.αＮ
   Ｌ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰ
   Ｓ、Reg.αＰＭ、Reg.αＰＬ）と、 前記最大値記憶手段に記憶された値（最大値）の内、前
   記最小値演算の終了したルールに対応した値を選択して
   出力する最大値選択手段（Mpx.５）とを設けると共に、 前記最小値演算回路が、複数のファジィ推論ルールにつ
   いて、その入力値（グレード値）と、前記各最小値記憶
   手段の値との最小値演算を並列に実行する最小値演算回
   路であり、 前記最大値演算回路（Max ）が、最小値選択手段の出
   力、及び最大値選択手段の出力を基に、最小値演算の終
   了したルールに関して、そのルールの最後の最小値演算
   の結果と、最大値記憶手段の対応した値との最大値演算
   を行う最大値演算回路であることを特徴としたファジィ
   推論装置。
2. 【請求項２】 前記前件部演算回路は、 ファジィ推論ルールが複数同時に終了する場合、それら
   が等しい後件部のラベルを持つように、予め処理の順番
   が決められた複数のファジィ推論ルールについて、並列
   に演算を行う前件部演算回路であることを特徴とした請
   求項１記載のファジィ推論装置。
3. 【請求項３】 ファジィ推論ルールのグレード値に対し
   て演算を行うことにより、ファジィ推論処理を行うファ
   ジィ推論装置において、 ファジィ推論ルールの前件部の演算を行う前件部演算回
   路に、 予め決められた処理の順番で、順次入力するファジィ推
   論ルールの入力値（グレード値）に対して、最小値を求
   めるための最小値演算を行う複数の最小値演算回路（Mi
   n.１〜Min.４）と、 前記各最小値演算回路の出力（最小値）を記憶する複数
   の最小値記憶手段（Reg.１〜Reg.４）と、 前記各最小値演算回路の出力を入力して選択処理を行
   い、最小値演算の終了したルールに関して、そのルール
   の最後の最小値演算結果を選択して出力する最小値選択
   手段（Mpx.１）と、 前記最小値選択手段の出力を基に、最大値を求めるため
   の最大値演算を行う最大値演算回路（Max ）と、 後件部のラベルに対応して、前記最大値演算回路の出力
   （最大値）を記憶する複数の最大値記憶手段（Reg.αＮ
   Ｌ、Reg.αＮＭ、Reg.αＮＳ、Reg.αＺＲ、Reg.αＰ
   Ｓ、Reg.αＰＭ、Reg.αＰＬ）と、 前記最大値記憶手段に記憶された値（最大値）の内、前
   記最小値演算の終了したルールに対応した値を選択して
   出力する最大値選択手段（Mpx.２）とを備えると共に、 前記各最小値演算回路が、複数のファジィ推論ルールに
   ついて、その入力値（グレード値）と、前記各最小値記
   憶手段の値との最小値演算を並列に実行する最小値演算
   回路であり、 前記最大値演算回路（Max ）が、最小値選択回路の出
   力、及び最大値選択手段の出力を基に、最小値演算の終
   了したルールに関して、そのルールの最後の最小値演算
   の結果と、最大値記憶手段の対応した値との最大値演算
   を行う最大値演算回路であることを特徴としたファジィ
   推論装置。
4. 【請求項４】 前記前件部演算回路は、 ２個以上のファジィ推論ルールが同時に終了しないよう
   に、予め処理の順番が決められた複数のファジィ推論ル
   ールについて、並列に演算を行う前件部演算回路である
   ことを特徴とした請求項３記載のファジィ推論装置。