JPH09128241A - ファジーロジックプロセッサの言語入力値の所属関数値に対する配列方法および装置 - Google Patents

ファジーロジックプロセッサの言語入力値の所属関数値に対する配列方法および装置

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JPH09128241A
JPH09128241A JP8225652A JP22565296A JPH09128241A JP H09128241 A JPH09128241 A JP H09128241A JP 8225652 A JP8225652 A JP 8225652A JP 22565296 A JP22565296 A JP 22565296A JP H09128241 A JPH09128241 A JP H09128241A
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Abstract

(57)【要約】 【課題】 ４と等しいかそれ以上の重なり度ｕに対して
言語入力値の所属関数をファジーロジックプロセッサの
できるだけ少数のクロック内で大きさに従って配列する
ことのできる方法と、この方法を実施するための装置を
提供することである。 【解決手段】 １つのプロセッサクロックの時間内で、
所属関数値を順序に従ってホールド素子に読み込み、新
たに所属関数値が入力される度に、ホールド素子の出力
側を選択回路を用いて、瞬時の選択信号に依存して検出
された、選択回路の出力側に導通接続し、選択回路の出
力側の信号をコンパレータで比較し、そこから、新たな
選択信号を形成するためのユニットに対する制御信号を
形成し、制御信号を用いて指標を位置レジスタに書き込
み、当該指標によってホールド素子の所属関数値への順
序アクセスを可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ファジーロジック
プロセッサの言語入力値の所属関数値に対する配列方法
および装置に関する。
【０００２】
【従来の技術】ファジーロジックプロセッサでは一般的
に、制御ベースに対するメモリスペース需要を低減し、
処理速度をできるだけ高めたいという要求がある。ファ
ジーロジックに対して特徴的なことは、言語値の少なく
とも２つの所属関数が重なることである。すなわち、鋭
敏な入力値に対して少なくとも２つの所属関数値が発生
することがある。一般的に、重なり度がｕからｕであれ
ば、言語値ないしこの言語値の所属関数の値は同時に、
１つの鋭敏な入力値により表すことができる。ここで極
端な場合、各入力に対する制御の条件部分はｕまでの言
語値との比較を有利には含んでいる。とくに重なり度が
大きい場合、例えばｕ＝４の場合、制御の条件部分を例
えば以下に定義された演算により短縮し、メモリスペー
スを節約すると有利である。
【０００３】 ＮＯＴμ（ＬＷＥｉ） ＝ １−μ（ＬＷＥｉ）； ＬＮＯＴμ（ＬＷＥｊ） ＝ ｍａｘμ（ＬＷＥｉ）；ｊ≠ｉ ＩＮＯＲμ（ＬＷＥｋ，ＬＷＥｍ） ＝ ｍａｘμ（ＬＷＥｊ）；ｋ≦ｊ≦ｍ ＥＸＯＲμ（ＬＷＥｋ，ＬＷＥｍ） ＝ ｍａｘμ（ＬＷＥｊ）； ｊ≦ｋまたはｍ≦ｊ この演算を処理するためには、入力変数の最大ｕの該当
する所属関数値を大きさに従って配列しなければならな
い。メモリスペースの節約により処理速度の低減が生じ
ないようにするため、配列方法は可能な限り数クロック
内で行わなければならない。ここで理想的には、該当す
る所属関数値の配列をただ１つのクロック内で行う。な
ぜならそうすれば、配列方法はいずれの場合でもファジ
ー化と並列に行うことができるからである。しかし２つ
のクロックの時間内で行う配列方法でも通常は速度が低
下することはない。なぜならファジーロジックプロセッ
サは場合によりパイプライン構造を有しており、付加的
クロックがいずれにしろパイプラインのロードに必要だ
からである。
【０００４】重なり度ｕ＝４に対する制御評価装置を有
するファジーロジックプロセッサは、例えば国際公開番
号ＷＯ９５／０８７９７のＰＣＴ出願の図５から公知で
ある。
【０００５】
【発明が解決しようとする課題】本発明の課題は、４と
等しいかそれ以上の重なり度ｕに対して言語入力値の所
属関数をファジーロジックプロセッサのできるだけ少数
のクロック内で大きさに従って配列することのできる方
法と、この方法を実施するための装置を提供することで
ある。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、１つのプロセッサクロックの時間内で、所属関数値
を順序に従ってホールド素子に読み込み、新たに所属関
数値が入力される度に、ホールド素子の出力側を選択回
路を用いて、瞬時の選択信号に依存して検出された、選
択回路の出力側に導通接続し、選択回路の出力側の信号
をコンパレータで比較し、そこから、新たな選択信号を
形成するためのユニットに対する制御信号を形成し、制
御信号を用いて指標を位置レジスタに書き込み、当該指
標によってホールド素子の所属関数値への順序アクセス
を可能にすることにより解決される。
【０００７】
【発明の実施の形態】本発明の利点は、配列方法を実施
するのに比較的少数の回路コストがファジーロジックプ
ロセッサに必要ないことである。なぜならそのために必
要な阻止はファジーロジックプロセッサの制御処理論理
回路にいずれにしろ備わっているからである。
【０００８】本発明の有利な実施例は従属請求項に記載
されている。
【０００９】
【実施例】図１には、最大重なり度ｕ＝４に対する本発
明の配列方法の第１の構成を実施するための装置の実施
例が示されている。ここでｕ＝４は入力変数の鋭敏な値
に対して最大で４つの所属関数値Ｗｉ、ｉ＝１...４が
発生し得ることを意味する。図１に示された構成は４つ
のホールド素子Ｌ１〜Ｌ４、選択回路ＳＣ、コンパレー
タＣ１〜Ｃ４、ＥＸＯＲ回路１〜４、メモリＲＡＭおよ
び選択信号ＳＥＬを形成するための装置ＳＥＬＣからな
り、装置ＳＥＬＣは位置レジスタＰ１〜Ｐ４を有する。
【００１０】ＥＸＯＲゲート１〜４は、冒頭に述べたＮ
ＯＴ演算を行うために使用され、相応の反転信号ＩＮＶ
によりスイッチオン・オフすることができる。ファジー
ロジックプロセッサにいずれにしろ設けられているコン
パレータによって、ｕ＝４の最大重なり度に対する第１
の実施例では単にコンパレータＣ１とコンパレータＣ３
のみが使用される。ｉ＝１...４の値Ｗｉは順序に従い
ただ１つの処理クロックでホールド素子Ｌ１〜Ｌ４に供
給される。新たに値Ｗｉが読み出される度に選択回路Ｓ
Ｃでは、ホールド素子Ｌ１〜Ｌ４の出力側が選択回路Ｓ
Ｃの出力側Ａ〜Ｄに新たに割り当てられ、出力側ＡとＢ
並びにＣとＤはそれぞれコンパレータＣ１とＣ３によっ
て比較され、これにより位置レジスタＰ１〜Ｐ４は装置
ＳＥＬＣ内でその内容に関して更新される。コンパレー
タＣ１は制御信号Ｓ１を、コンパレータＣ３は制御信号
Ｓ２を装置ＳＥＬＣに対して送出する。位置レジスタＰ
１はここで指標ＭＡＸを含み、これは値Ｗｉの更新され
た最大値を有するホールド素子に対するものであり、位
置レジスタＰ４は指標ＭＩＮを含み、これは値Ｗｉの更
新された最小値を有するホールド素子に対するものであ
る。位置レジスタＰ２は指標ＭＡＸ’を含み、これはＷ
ｉの最大値と同じか次に大きな値を有するホールド素子
に対するものであり、位置レジスタＰ３は指標ＭＩＮ’
を含み、これは最小値Ｗｉと同じかまたは次に小さな値
を有するホールド素子に対するものである。位置レジス
タＰ１〜Ｐ４に依存して、ユニットＳＥＬＣでは複数の
ビットが広い選択信号ＳＥＬを、選択装置ＳＣの制御の
ために形成する。ここで第１の実施例では、更新された
最大値が出力側Ａに、更新された最小値が出力側Ｄに、
更新され読み込まれた値Ｗｉが出力側ＢとＣに接続され
る。別のプロセッサクロックでは、最大値または最小値
に相応しない第１の値Ｗｉが出力側Ａに、最大値または
最小値に相応しない第２の値Ｗｉが出力側Ｂに接続され
る。これは、位置レジスタＰ２とＰ３内の指標ＭＡＸ’
とＭＩＮ’を検出し、これにより指標ＭＡＸ、ＭＡ
Ｘ’、ＭＩＮ’およびＭＩＮを介して、ホールド素子Ｌ
１〜Ｌ４への配列通りのアクセスを可能にするためであ
る。
【００１１】最大重なり度ｕに対する本発明の配列方法
の一般例では、まず第１のプロセッサクロックの時間で
ｕ個の所属関数値が順序に従ってｕ個のホールド素子
（Ｌ１〜Ｌ４）に読み込まれ、第１のプロセッサクロッ
ク内でｎ個の所属関数値すべてから、最大所属関数値お
よび最小所属関数値がそれぞれ次のようにして検出され
る。すなわち、これまでの実際の最大値ないし最小値、
および瞬時に読み出された所属関数値から新たな瞬時の
最大値ないし新たな瞬時の最小値を検出するのである。
この場合処理後に、すなわちｕ個の所属値すべてのファ
ジー化処理の後に、最小値と最大値が決定する。その
後、ｕ−２＊ｋ個の（最大値または最小値に相当しな
い）残りの所属値からそれぞれｋ番目の配列ルーチン
で、所属関数値の最大と最小が次のようにして検出され
る。すなわち、これまでの実際の最大値ないしこれまで
の実際の最小値、およびこの配列ルーチン内で未だ考慮
されていない記憶された所属関数値から、新たな瞬時最
大値ないし新たな瞬時最小値が検出される。このときｕ
−２＊ｋ個の所属値すべての処理の後、ｋ＋１番目の最
大値とｋ＋１番面の最小値が決定される。このことは、
１つまたは２つの所属値が残るまで繰り返される。さら
にｕが偶数であれば、最後のプロセッサクロックで２つ
の最後の所属関数値から最後の最大値および最後の最小
値が形成される。
【００１２】最大重なり度ｕ＝４に対する本発明の方法
の第２実施例を実施するための装置の第２の実施例で
は、第１の実施例と比較して、２つのコンパレータの代
わりに３つのコンパレータＣ１，Ｃ２，Ｃ３が使用さ
れ、第１の実施例とは異なり、出力側Ａ〜Ｄに接続され
ている。図２に示すように、コンパレータＣ１の第１の
入力側は出力側Ａと、コンパレータＣ１の第２の入力側
は出力側Ｂと接続されている。さらに、出力側Ｂはコン
パレータＣ２の第１の入力側およびコンパレータＣ３の
第１の入力側と接続されている。コンパレータＣ２の第
２の入力側は出力側Ｃと接続され、コンパレータＣ３の
第２の入力側は出力側Ｄと接続されている。最大重なり
度ｕ＝４を有するファジーロジックプロセッサに対して
備わっている別のコンパレータＣ４は使用されないまま
である。
【００１３】この第２の実施例は本発明の配列方法の第
２の構成に適する。この第２の構成では、同じように４
つの最大所属関数値が配列される。ここでの利点は、４
つの所属関数値がただ１つのプロセッサクロックの後に
すでに配列されて存在することである。この方法を実施
するために、出力側ＡにＷｉの瞬時の最大値が供給さ
れ、Ｗｉの瞬時の最小値が出力側Ｃに、そして瞬時に読
み出された値Ｗｉが出力側Ｂに供給される。第４の値Ｗ
４を読み出す際に、第３の値Ｗ３が出力側Ｄに供給され
る。この第３の値は３つの値の後ではこれまで有効であ
った最大値または最小値に相当しない。位置レジスタＰ
１〜Ｐ４はただ１つのプロセッサクロック内ですでに最
終的指標を有している。すなわち、ホールド素子Ｌ１〜
Ｌ４の内容についてこの時点から順序アクセスを行うこ
とができる。順序アクセスとは、上に述べたように、例
えば最初に最大値を有するホールド素子から始まって下
降順序ですべての他のホールド素子を読み出すことを意
味する。
【００１４】図３には、最大重なり度ｕ＝５に対する本
発明の方法を実施する構成が示されている。この構成
は、付加的な指標ＭＡＸ”に対する付加的な位置レジス
タＰ５と位置レジスタの比較的に大きなワード幅を別に
して、図２の構成とは単に、コンパレータＣ３の第１の
入力側が出力側Ｂとは接続されておらず、出力側Ｃと接
続されている点で異なる。最大重なり度ｕ＝５に対する
本発明の方法では、重なり度ｕ＝４の本発明の方法の第
１実施例と同じように、指標ＭＡＸと指標ＭＩＮ、また
はＷｉの最大値と最小値を有するホールド素子が検出さ
れる。これに基づいて別のプロセスクロックで、最大値
または最小値に相当しない第１の値が出力側Ａと出力側
Ｄに、最大値と最小値に相当しない第２の値が出力側Ｂ
に、最大値と最小値に相当しない第３の値が出力側Ｃに
供給される。コンパレータＣ１〜Ｃ３で形成された制御
信号Ｓ１〜Ｓ３は別の指標の正しい配列に作用する。
【００１５】以下例として、重なり度ｕ＝５に対する本
発明の方法を２つの表の形で示す。所属関数値Ｗｉは配
列されておらず、不等式Ｗ５＜Ｗ４＜Ｗ１＜Ｗ２＜Ｗ３
を満たすものとする。プロットされたＸは任意であるこ
とを示す。
【００１６】
【表１】
【００１７】５つのステップの後、最大値を有するホー
ルド素子は位置指標ＭＡＸを介して、最小値を有するホ
ールド素子は位置指標ＭＩＮを介して検出される。ここ
では例として、ホールド素子Ｌ３の最大値が論理１を介
して指標ＭＡＸ＝００１００に示され、ホールド素子Ｌ
５の最小値が指標ＭＩＮ＝００００１により示される。
次のステップでさらに３つの値Ｗ１，Ｗ２およびＷ４が
比較される。これは次のように経過する。：例えば制御
信号Ｓ１が比較Ａ＞Ｂにより、制御信号Ｓ２が比較Ｂ＞
Ｃにより、制御信号Ｓ３が比較Ｃ＞Ｄにより形成される
場合、次の表で“１”はそれぞれの大きさ条件が満たさ
れたことを意味する。
【００１８】
【表２】
【００１９】出力側Ａ〜Ｄとコンパレータの入力側との
間の配列はいずれの実施例でも固定的に配線しておく必
要はなく、スイッチないしマルチプレクサにより行うこ
とができる。これにより配列は本発明の配列方法を実施
するためにも制御評価のためにも使用することができ
る。
【００２０】有利にはｕ個の位置レジスタＰ１、Ｐ
２....はそれぞれｕビットのワード幅を有し、それぞれ
のホールド素子は論理１により、位置レジスタの相応の
個所にビットでマークされる。
【図面の簡単な説明】
【図１】本発明の方法を説明するためのブロック回路図
である。
【図２】図１の詳細の第２の構成である。
【図３】図１の詳細の第３の構成である。
【符号の説明】
Ｃ１〜Ｃ４ コンパレータ Ｌ１〜Ｌ４ ホールド素子

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ファジーロジックプロセッサの言語入力
    値（ＬＷＥｉ）の所属関数値（Ｗｉ）の配列方法におい
    て、 １つのプロセッサクロックの時間内で、所属関数値（Ｗ
    ｉ）を順序に従ってホールド素子（Ｌ１〜Ｌ４）に読み
    込み、 新たに所属関数値（Ｗｉ）が入力される度に、ホールド
    素子の出力側を選択回路（ＳＣ）を用いて、瞬時の選択
    信号（ＳＥＬ）に依存して検出された、選択回路（Ｓ
    Ｃ）の出力側（Ａ〜Ｄ）に導通接続し、 選択回路（ＳＣ）の出力側（Ａ〜Ｄ）の信号をコンパレ
    ータ（Ｃ１，Ｃ２，Ｃ３）で比較し、 そこから、新たな選択信号（ＳＥＬ）を形成するための
    ユニット（ＳＥＬＣ）に対する制御信号（Ｓ１〜Ｓ３）
    を形成し、 制御信号（Ｓ１〜Ｓ３）を用いて指標（ＭＡＸ、ＭＡ
    Ｘ’ＭＡＸ”、ＭＩＮ’，ＭＩＮ）を位置レジスタ（Ｐ
    １〜Ｐ５）に書き込み、当該指標によってホールド素子
    （Ｌ１〜Ｌ４）の所属関数値（Ｗｉ）への順序アクセス
    を可能にする、ことを特徴とする配列方法。
  2. 【請求項２】 １つの最初のプロセッサクロックの時間
    内で、ｕ個の所属関数値を順序に従いｕ個のホールド素
    子（Ｌ１〜Ｌ４）に読み込み、 ｕ個の所属関数値すべてからそれぞれ１つの最大所属関
    数値と最小所属関数値を次のように検出し、すなわち、
    これまでの実際の最大値ないしこれまでの実際の最小値
    と瞬時に読み込んだ所属関数値とから、新たな瞬時の最
    大値ないし新たな瞬時の最小値を検出し、ｕ個の所属関
    数値すべてを処理した後に第１の最大値および第２の最
    大値を決定し、 それぞれ後続のｋ個（ｋは１以上）のプロセッサクロッ
    ク内で、ｕ−２＊ｋ個の、最大値または最小値に相当し
    ない残りの所属関数値からそれぞれサイダ所属関数値と
    最小所属関数値を次のように検出し、すなわちこれまで
    の実際の最大値ないしこれまでの実際の最小値と、この
    プロセッサクロック内で未だ考慮されずに記憶された所
    属関数値とから新たな瞬時の最大値ないし新たな瞬時の
    最小値を検出し、残りのｕ−２＊ｋ個すべて所属関数値
    を処理した後にｋ＋１番目の最大値およびｋ＋１番目の
    最小値を決定し、 前記のステップが必要な場合は、それぞれ別の後続の１
    つまたは複数のプロセッサクロック内で、残りの所属関
    数値が１つまたは２つになるまで繰り返し、 ｕが偶数の場合は、最後のプロセッサクロックで最後の
    ２つの所属関数値から最後の最大値と最後の最小値を形
    成する、請求項１記載の方法。
  3. 【請求項３】 最初の１つのプロセッサクロックで４つ
    の所属関数値を順序に従い、４つのホールド素子（Ｌ１
    〜Ｌ４）に読み込み、 すべての所属関数値に対して順序に従いそれぞれ、瞬時
    の最大所属関数値を選択回路（ＳＣ）の第１の出力側
    （Ａ）に、瞬時の最小所属関数値を選択回路（ＳＣ）の
    第３の出力側（Ｃ）に、瞬時の読み込まれた所属関数値
    を選択回路（ＳＣ）の第２の入力側（Ｂ）に供給し、 第４の所属関数値の読み出しの際に第３の所属関数値を
    選択回路（ＳＣ）の第４の出力側（Ｄ）に供給する、請
    求項１記載の方法。
  4. 【請求項４】 １つのプロセッサクロックの時間内で４
    つの所属関数値を順序に従って４つのホールド素子（Ｌ
    １〜Ｌ４）に読み込み、 すべての所属関数値に対して順序に従って、瞬時の最大
    所属関数値を選択回路（ＳＣ）の第１の出力側（Ａ）
    に、瞬時の最小所属関数値を選択回路の第３の出力側
    （Ｃ）に、瞬時の読み込まれた所属関数値を選択回路の
    第２の出力側（Ｂ）にそれぞれ供給し、 第４の所属関数値の読み込みの際に、第３の所属関数値
    を選択回路（ＳＣ）の第４の出力側（Ｄ）に供給する、
    請求項１記載の方法。
  5. 【請求項５】 最初の１つのプロセッサクロックの時間
    内で、５つの所属関数値を順序に従って、５つのホール
    ド素子（Ｌ１〜Ｌ５）に読み込み、 ５つの所属関数値すべてに対してそれぞれ、瞬時の最大
    所属関数値を選択回路（ＳＣ）の第１の入力側（Ａ）
    に、瞬時の最小所属関数値を選択回路の第４の出力側
    （Ｄ）に、そして瞬時の読み込まれた所属関数値を選択
    回路（ＳＣ）の第２と第３の出力側（Ｂ，Ｃ）に供給
    し、 コンパレータを用いて最大所属関数値と最小所属関数値
    とを決定し、 １つの別のプロセッサクロックの時間内で、最大所属関
    数値または最小所属関数値に相当しない第１の所属関数
    値を第１の出力側（Ａ）と第４の出力側（Ｄ）に、最大
    所属関数値または最小所属関数値に相当しない第２の所
    属関数値を第２の出力側（Ｂ）に、そして最大所属関数
    値または最小所属関数値に相当しない第３の所属関数値
    を第３の出力側（Ｃ）に供給し、 第１、第２の出力側（Ａ，Ｂ）の信号、第２、第３の出
    力側（Ｂ，Ｃ）の信号および第３、第４の出力側（Ｃ，
    Ｄ）の信号を比較し、これに依存して第３の制御信号
    （Ｓ１，Ｓ２，Ｓ３）を形成し、 ３つの制御信号により３つの別の指標を次のように３つ
    の別の位置レジスタ（Ｐ２，Ｐ３，Ｐ４）に記憶し、 指標（ＭＡＸ’，ＭＡＸ”，ＭＩＮ’）は所属関数値を
    有するホールド素子を示し、 当該所属関数値は最大所属関数値または最小所属関数値
    ではなく、 当該所属関数値への大きさに従って配列されたアクセス
    を可能にする、請求項１記載の方法。
  6. 【請求項６】 請求項２記載の方法を実施するための装
    置において、 第１の出力側（Ａ）が第１のコンパレータ（Ｃ１）の第
    １の入力側と、また第２の出力側（Ｂ）が第１のコンパ
    レータ（Ｃ１）の第２の入力側とそれぞれ接続可能また
    は固定的に接続され、 前記第１のコンパレータ（Ｃ１）は第１の制御信号（Ｓ
    １）を送出し、 第３の出力側（Ｃ）が第３のコンパレータ（Ｃ３）の第
    １の入力側と、また第４の出力側（Ｄ）が第３のコンパ
    レータ（Ｃ３）の第２の入力側とそれぞれ接続可能また
    は固定的に接続され、 前記第３のコンパレータ（Ｃ３）は第２の制御信号（Ｓ
    ２）を送出することを特徴とする装置。
  7. 【請求項７】 請求項３記載の方法を実施するための装
    置において、 第１の出力側（Ａ）が第１のコンパレータ（Ｃ１）の第
    １の入力側と、第２の出力側（Ｂ）が第１のコンパレー
    タ（Ｃ１）の第２の入力側、第２のコンパレータ（Ｃ
    ２）の第１の入力側および第３のコンパレータ（Ｃ３）
    の第１の入力側と接続可能または固定的に接続され、 第３の出力側（Ｃ）が第２のコンパレータ（Ｃ２）の第
    ２の入力側と、第４の入力側（Ｄ）が第３のコンパレー
    タ（Ｃ３）の第２の入力側と接続可能または固定的に接
    続され、 第３の出力側（Ｃ）が第２のコンパレータ（Ｃ２）の第
    ２の入力側と、第４の入力側（Ｄ）が第３のコンパレー
    タ（Ｃ３）の第２の入力側と接続可能または固定的に接
    続され、 第１のコンパレータ（Ｃ１）が第１の制御信号（Ｓ１）
    を、第２のコンパレータ（Ｃ２）が第２の制御信号（Ｓ
    ２）を、第３のコンパレータ（Ｃ３）が第３の制御信号
    （Ｓ３）を形成することを特徴とする装置。
  8. 【請求項８】 請求項４記載の方法を実施するための装
    置において、 第１の出力側（Ａ）が第１のコンパレータ（Ｃ１）の第
    １の入力側と接続可能または固定的に接続され、 第２の入力側（Ｂ）が第１のコンパレータ（Ｃ１）の第
    ２の入力側および第２のコンパレータ（Ｃ２）の第１の
    入力側と接続可能または固定的に接続され、 第３の出力側（Ｃ）が第２のコンパレータ（Ｃ２）の第
    ２の入力側およｂｎｉ第３のコンパレータ（Ｃ３）の第
    １の入力側と接続可能または固定的に接続され、 第４の出力側（Ｄ）が第３のコンパレータ（Ｃ３）の第
    ２の入力側と接続可能または固定的に接続され、 第１のコンパレータ（Ｃ１）は第１の制御信号（Ｓ１）
    を、第２のコンパレータ（Ｃ２）は第２の制御信号（Ｓ
    ２）を、第３のコンパレータ（Ｃ３）は第３の制御信号
    （Ｓ３）を形成することを特徴とする装置。
  9. 【請求項９】 それぞれ１つの位置レジスタ（Ｐ１〜Ｐ
    ５）が最大所属関数値（指標ＭＡＸ）、次に大きな所属
    関数値（指標ＭＡＸ’）から最小所属関数値（指標ＭＩ
    Ｎ）まで、１つのプロセッサクロックで読み込むべきす
    べての所属関数値に対して設けられており、 位置レジスタ（Ｐ１〜Ｐ５）のワード幅はそれぞれ読み
    込むべき最大所属関数値の数に相応し、それぞれの位置
    レジスタの相応の個所の論理“１”により所属関数値を
    含むホールド素子がビットでマークされる、請求項５か
    ら７までのいずれか１項記載の装置。
JP8225652A 1995-08-28 1996-08-27 ファジーロジックプロセッサの言語入力値の所属関数値に対する配列方法および装置 Pending JPH09128241A (ja)

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