JPH07334432A - メモリ制御回路 - Google Patents

メモリ制御回路

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JPH07334432A
JPH07334432A JP6125377A JP12537794A JPH07334432A JP H07334432 A JPH07334432 A JP H07334432A JP 6125377 A JP6125377 A JP 6125377A JP 12537794 A JP12537794 A JP 12537794A JP H07334432 A JPH07334432 A JP H07334432A
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JP
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power supply
signal
circuit
dram
self
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JP6125377A
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Inventor
Seiichi Abe
誠一 阿部
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Microelectronics & Electronic Packaging (AREA)
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  • Dram (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 セルフリフレッシュ機能を備えたＤＲＡＭを
主電源切断時にバッテリーバックアップするため、複雑
なセルフリフレッシュ起動動作を確実に実施し、少ない
部品でＲＡＳ信号及びＣＡＳ信号をローレベルにする。 【構成】 主電源１の切断でライン１３の電源電圧が徐
々に下がるとき、電源監視回路３は、電圧１３が正常な
データ転送を可能にする最低電圧の少し前に第１検出信
号９を出してＤＲＡＭ制御回路４にセルフリフレッシュ
起動動作を実施する。この起動動作で、制御回路４はセ
ルフリフレッシュの前処理（実行中の転送終了後に次の
データ転送を停止し、リフレッシュを実行し、セルフリ
フレッシュモードを設定）を行ない、その後電圧１３が
回路４の正常動作可能な最低電圧近くまで下がると電源
監視回路５は第２検出信号１０を発してドライブ回路６
１の出力ＲＡＳ信号６５とＣＡＳ信号６６をローレベル
（プルダウン抵抗６３，６４による）とし、セルフリフ
レッシュモードとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭを有するメモ
リ制御回路に係り、特に、主電源切断時に、補助電源で
セルフリフレッシュする機能を備えたＤＲＡＭの記憶内
容を保持する制御回路に関する。
【０００２】
【従来の技術】従来、補助電源でＣＭＯＳメモリ等の記
憶内容を保持する制御回路として、電源監視回路の出力
信号を利用して、電源切断時にＳＲＡＭのチップセレク
ト信号をＨｉｇｈとしてメモリをディスェーブルにする
回路により、メモリを保護するようにしたメモリ制御回
路が知られている。なお、この種の公知例として、例え
ば実開昭６０−１１２７７３号公報などがある。
【０００３】
【発明が解決しようとする課題】上記従来技術は、低消
費電力のＳＲＡＭの記憶内容を保持する方法であり、こ
のようなＳＲＡＭでは電源電圧低下時に数十ｎｓの短時
間でディスェーブル制御ができる。しかし、従来技術で
は、ＤＲＡＭにセルフリフレッシュ機能を備えることに
より、電源電圧低下時にＤＲＡＭの記憶内容を補助電源
で保持することや、この記憶内容の保持のために数μｓ
の時間がかかるセルフリフレッシュ起動動作を安定に行
なう方法についてなにも考慮されていなかった。またセ
ルフリフレッシュ機能を備えたＤＲＡＭの記憶内容を補
助電源で保持する場合に、補助電源で記憶内容を保持す
る期間は、ＤＲＡＭドライブ回路の出力のＲＡＳ信号と
ＣＡＳ信号をローレベルにしなければならないが、従来
技術では、ハイレベルでディスエブルにするＳＲＡＭを
対象したため、物量（回路部品点数）の少ないＤＲＡＭ
ドライブ回路のＲＡＳ信号及びＣＡＳ信号をローレベル
にする方法がなかった。
【０００４】従って、本発明の目的は、上記従来技術の
問題点を解決し、電源電圧低下時に、ＤＲＡＭのセルフ
リフレッシュモードの設定を行なうセルフリフレッシュ
起動動作を確実に実施できるようにし、また、回路素子
数の少ない簡単な回路構成により、電源電圧低下時に低
消費電力のセルフリフレッシュモードを容易に実現でき
るようにしたメモリ制御回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリ制御回路において、ＤＲＡＭと、
前記ＤＲＡＭを駆動するドライブ回路と、前記ドライブ
回路を介してＤＲＡＭの動作を制御するＤＲＡＭ制御回
路と、電源と、前記ＤＲＡＭのデータ転送が正常に行な
える最低電源電圧よりも高い電圧まで電源電圧が低下し
たとき第１の検出信号を発生する第１の検出回路（第１
の電源監視回路）と、前記ＤＲＡＭ制御回路が正常に動
作する最低電源電圧またはこれよりも（やや）高い電圧
まで電源電圧が低下したとき第２の検出信号を発生する
第２の検出回路（第２の電源監視回路）とを有し、前記
第１の検出信号が検出されたとき、前記ＤＲＡＭ制御回
路がセルフリフレッシュを起動してその前処理を行な
い、その後前記第２の検出信号が検出されたとき、前記
ドライブ回路がＤＲＡＭをセルフリフレッシュモードに
設定するように構成したものである。
【０００６】
【作用】上記構成に基づく作用を説明する。
【０００７】本発明によれば、電源電圧がＤＲＡＭデー
タの転送可能な最低電源電圧よりも（ある程度）高い電
圧まで低下したとき、第１の検出信号によりＤＲＡＭ制
御回路（データ転送が正常に行なわれる電源電圧よりも
低い電圧で動作可能とされている）がセルフリフレッシ
ュ機能を起動するので、所要の前処理（実行中のデータ
転送を正常に終了させ、次の転送を停止させ、リフレッ
シュを実施した後、セルフリフレッシュモード設定）が
ＤＲＡＭ制御回路によりとどこおりなく行なわれる。そ
してこの後更に電源電圧が低下し、ＤＲＡＭ制御回路が
正常に動作する電圧よりも低くなろうとすると、第２の
検出信号によりドライブ回路の出力（ＲＡＳ信号とＣＡ
Ｓ信号）がローレベルとされることによって、ＤＲＡＭ
は、補助電源でメモリ内容を保持する期間にＲＡＳ信号
とＣＡＳ信号がローレベルとされ、セルフリフレッシュ
モードが維持される。
【０００８】また、このドライブ回路は、一般の出力イ
ンピーダンスがハイインピーダンスであるドライブ回路
とプルダウン抵抗で構成されるため、論理回路が不用で
部品点数が少ない。
【０００９】
【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。
【００１０】図１は、本発明の第１実施例のメモリ制御
回路のブロック図である。同図において、システムは、
商用電源などの主電源１，バッテリ等の補助電源２，主
回路７，ＤＲＡＭ制御回路４，ドライブ回路６１とＤＲ
ＡＭ６２とプルダウン抵抗６３，６４で構成されたメモ
リ・モジュール６，第１の電源監視回路３，第２の電源
監視回路５，並びにダイオード１５，１６，１７，で構
成される。また、８はメモリアクセス制御信号，９及び
１０は第１の電源監視回路３及び第２の電源監視回路５
の出力信号，１１はＤＲＡＭ制御信号，１２はメモリモ
ジュール電源ライン，１３は主回路電源ライン，１４は
データバスである。６５，６６，６７はドライブ回路６
１の出力線で、６５はＲＡＳ信号，６６はＣＡＳ信号，
７はその他の、アドレス信号，ライトネーブル信号，ア
ウトプットイネーブル信号等のＤＲＡＭ制御信号であ
る。
【００１１】主電源１は、システムが動作するのに必要
な電力を供給する。補助電源２は、主電源切断時に、Ｄ
ＲＡＭのメモリ内容を保持する電力を供給する。ダイオ
ード１７，１６は、メモリ・モジュール６の電源ライン
１２に主電源１と補助電源２を切り替えるのに使用す
る。動作時は、主電源１の電圧が補助電源２より高く、
主電源より電力を供給し、主電源切断時は、主電源１の
電圧が補助電源２より低く、補助電源より電力を供給す
る。ダイオード１５は主回路電源ライン１３と電源ライ
ン１２をほぼ同一電位にする。第１の電源監視回路３
は、主回路７のＤＲＡＭデータ転送が正常に動作できる
最小電圧よりやや高い電圧Ｖ1に検出電圧を設定する。
第２の電源監視回路５は、ＤＲＡＭ制御回路４が正常動
作する最小電圧よりやや高い電圧Ｖ2に検出電圧を設定
する。このようにＶ1とＶ2を最小電圧（最低電圧）より
もやや高く設定するのは、後述のように、ＤＲＡＭ制御
回路４によりセルフリフレッシュモード設定の前処理を
確実に行なうことができるようにするためである。
【００１２】図２は、図１の実施例で主電源が切断しま
たは切り替わったときの各信号のタイミングを示す図で
ある。このとき主回路電源ライン１３の電圧は図２のよ
うに変化する。また、この電源監視回路３，５の出力信
号９，１０は、主電源切替時に、電源ライン１３の電圧
変化に対して図２のタイミングの信号となる。ＤＲＡＭ
制御回路４は、第１の電源監視回路３の出力信号９がハ
イレベルの場合、通常のＤＲＡＭリフレッシュ制御を行
ない、また、主回路７のメモリアクセス制御信号８によ
り、ＤＲＡＭ制御信号１１をコントロールする。
【００１３】出力信号９がローレベルの場合、図４に示
すように、セルフリフレッシュ起動動作として実行中の
転送が完了後に次のデータ転送を停止し（処理４０
１）、リフレッシュを実行し（処理４０２）、セルフリ
フレッシュモードの設定を行なう（処理４０３）。処理
４０２のリフレッシュ動作はＤＲＡＭに特有の動作で、
処理４０３のセルフリフレッシュモードに入る前に必要
な処理である。このセルフリフレッシュ起動動作は、図
２の信号９の立ち下りタイミングで実施する。図２の信
号１０の立ち上りのタイミングでセルフリフレッシュ起
動動作が完了するので、電源監視回路５の出力信号１０
はセルフリフレッシュ起動完了信号として機能させるこ
とができる。ドライブ回路６１は、信号１０の状態に応
じて次のような動作をする回路である。すなわち、この
出力信号１０がハイレベルの場合は、ドライブ回路６１
の出力回路の出力インピーダンスはＤＲＡＭ制御信号１
１の如何に関わらずハイインピーダンス（ＭΩのオー
ダ）となり、一方、出力信号１０がローレベルの場合
は、ＤＲＡＭ制御信号１１の値と同一の値を出力してＤ
ＲＡＭをドライブする。ここでＲＡＳ信号６５及びＣＡ
Ｓ信号６６の出力信号線にはプルダウン抵抗（抵抗値
が、ハイインピーダンスの出力インピーダンスに比べて
低い負荷抵抗）６３，６４が負荷されているので、出力
信号１０がハイレベルの場合は、ＲＡＳ信号及びＣＡＳ
信号はローレベルとなる。ＲＡＳ信号及びＣＡＳ信号が
共にローレベルであれば、これはセルフリフレッシュモ
ードであり、両信号がローレベルの期間中、セルフリフ
レッシュモードに保たれる。
【００１４】以上から理解されるように、信号９は、主
電源が切断したときセルフリフレッシュモードの前処理
であるデータ転送の停止（処理４０１）及びリフレッシ
ュ実行（処理４０２）を行なうために用いる信号であ
る。また信号１０は、セルフリフレッシュモードを設定
し維持するための信号である。この場合、ＤＲＡＭ制御
回路４は、正規の動作電圧よりも低い電源電圧で動作可
能とされているので、主電源が切断してもライン１３の
電圧が徐々に低下するしばらくの期間は動作して、前処
理（処理４０１，４０２）を確実に行なうことができる
ものである。
【００１５】なお、このプルダウン抵抗６６及び６７
は、１０Ω程度とするか、またはドライブ回路の能力に
より、低い値に設定できないときは１００Ω以上に設定
する。また、通常のドライバが駆動している場合のイン
ピーダンスより高いためクロストークノイズに弱い。そ
こでクロストークノイズの影響を受けないようにするた
め、０．１ｍｍ以内に主電源切断時及び主電源投入時に
変化する他の信号線を平行配線しない。図１の構成で、
ＤＲＡＭ制御回路４は、電源監視回路３の設定電圧より
Ｖ1より低い電源電圧で動作するようにするため、ＣＭ
ＯＳ等でタイミングマージンを低電圧Ｖ2でも問題ない
ように（余裕があるように）設計する。これにより、セ
ルフリフレッシュ起動動作を安定確実に行なう。
【００１６】本実施例によれば、主電源が切断しても、
ＤＲＡＭ制御回路４は、データ転送が正常に行なえる電
圧よりも低い電圧Ｖ2まで動作するように構成されてい
るので、第１の電源監視回路の検出信号９（セルフリフ
レッシュ起動信号）で、実行中のデータ転送を正常に転
送し、次の転送を停止させ、リフレッシュを実施し、セ
ルフリフレッシュモードの設定を行なうセルフリフレッ
シュ起動動作（図４）を確実に実施することができる。
また、これによって、主電源切断時に、バックアップ用
補助電源２は、ＤＲＡＭ６２とそのドライブ回路６１か
らなるＤＲＡＭ回路（メモリ・モジュール）６のみに供
給するだけでよく、ＤＲＡＭ制御回路４などその他の回
路に供給する必要はないので（通常のリフレッシュモー
ドではＤＲＡＭ制御回路４にも電源を供給する必要があ
る）、補助電源２の電力消費を少なくして長時間記憶保
持をすることができる。更に、電源電圧が低下し、ＤＲ
ＡＭ制御回路４が正常に動作する最低電圧（ほぼＶ2）
よりも低い場合に、第２の電源電圧監視回路５の検出信
号１０によりドライブ回路６１の出力のＲＡＳ信号６５
及びＣＡＳ信号６６がローレベルとされてセルフリフレ
ッシュモードが設定されるが、本実施例では、このよう
に動作するドライブ回路を、信号１０で高出力インピー
ダンスとなる一般的なドライブ回路６１とプルダウン抵
抗６３，６４とを組み合わせただけの簡単な回路で実現
することができる。
【００１７】図３は、本発明の第２実施例のメモリ制御
回路のブロック図である。図３で、図１と共通する部分
には同一符号を付して説明を省略する。本実施例では、
ＤＲＡＭ制御回路４の電源ライン１８を主回路７の電源
ライン１３から分離し、ダイオード１９及びキャパシタ
２０を設ける。これにより主電源切断時にキャパシタ２
０で電圧の低下を遅らせ、セルフリフレッシュ起動動作
を安定に行なう。
【００１８】第１及び第２実施例では、信号１０の出力
時に出力インピーダンスを高インピーダンスとするドラ
イブ回路６１とプルダウン抵抗６６，６７の組み合わせ
により、ＲＡＳ信号とＣＡＳ信号を低レベルになるよう
にしたが、これに代えて信号１０の出力時にＲＡＳ信号
６５とＣＡＳ信号６６を低レベルとする論理回路を、ド
ライブ回路６１中に設けてもよい。また、上記実施例で
は、セルフリフレッシュモードを保持するための信号と
して、第２の電源監視回路５の検出信号１０を用いてい
るが、これに代えて、第１の電源監視回路３の出力信号
９から信号１０と同等な信号を生成するようにしてもよ
い。例えば、信号９を所定時間（処理４０１，４０２を
実施するのに必要な時間）ｔ1遅らせて信号１０を得る
ことができる。
【００１９】なお、本発明は、以下の態様で実施するこ
とができる。
【００２０】（１） メモリ制御回路において、第１の
電源監視回路の設定電圧よりも低い電源電圧で正常動作
するＤＲＡＭ制御回路を備える。
【００２１】（２） メモリ制御回路において、主電源
電圧が第１の電源監視回路の設定電圧よりも低い電圧に
下降したときに、ＤＲＡＭ制御回路がセルフリフレッシ
ュモードを設定する迄、このＤＲＡＭ制御回路の電源電
圧を正常動作電圧に保持する電源電圧保持回路を備え
る。
【００２２】（３） メモリ制御回路において、セルフ
リフレッシュモードを設定する設定信号により出力イン
ピーダンスがハイインピーダンスに設定されるＤＲＡＭ
制御信号ドライブ回路を備えると共に、このＤＲＡＭ制
御信号ドライブ回路の出力側のＤＲＡＭ状態制御信号
（ＲＡＳ信号とＣＡＳ信号）の出力回路にプルダウン抵
抗を備える。
【００２３】（４） メモリ制御回路において、セルフ
リフレッシュモードを設定する設定信号によりＤＲＡＭ
状態制御信号（ＲＡＳ信号とＣＡＳ信号）をローレベル
にする論理回路を、ＤＲＡＭ制御信号ドライブ回路中に
設ける。
【００２４】（５） 前記実施態様（３）のメモリ制御
回路において、プルダウン抵抗を組み合わせたＤＲＡＭ
制御信号ドライブ回路とセルフリフレッシュ機能を内蔵
したＤＲＡＭを一体に搭載したメモリモジュールを構成
する。
【００２５】（６） 前記実施態様（５）のメモリモジ
ュールにおいて、前記ＤＲＡＭ状態制御信号の出力回路
に設けたプルダウン抵抗の抵抗値を１００Ω以上とし
て、主電源の切断中この出力回路のレベルを低レベルに
設定し、主電源切断時または主電源投入時に信号レベル
が変動する他の信号線を、前記ＤＲＡＭ状態制御信号の
出力回路に対して、間隔が０．１ｍｍ以下で平行に配線
されることがないように配線パターンが設計される。
【００２６】（７） 主電源及び補助電源を有し、主電
源は、ＤＲＡＭ及びドライブ回路のほか、ＤＲＡＭ制御
回路等を含む他の全回路にも供給され、補助電源は、主
電源の切断または低下時に、バックアップ電源としてＤ
ＲＡＭ及びドライブ回路のみに供給される。
【００２７】
【発明の効果】以上詳しく説明したように、本発明によ
れば、電源電圧の低下時に、まだ正常なデータ転送が可
能でＤＲＡＭ制御回路も正常に動作するうちに、第１の
検出信号を検出してこれよりＤＲＡＭ制御回路に前処理
（実行中のデータ転送を最後まで行ない、次の転送を停
止させ、リフレッシュを実行した後、セルフモード設
定）を確実に実行させ、その後に電源電圧がＤＲＡＭの
正常に動作する電圧よりも更に低くなろうとするとき、
または低くなったとき、第２の検出信号を検出してこれ
によりドライブ回路がＤＲＡＭをセルフリフレッシュモ
ードに設定・維持するようにしたので、これらの前処理
を含む複雑なＤＲＡＭのセルフリフレッシュ起動動作を
確実に安定して実施できるという効果が得られる。ま
た、主電源切断時に、少ない部品点数で、ドライブ回路
出力（ＲＡＳ信号及びＣＡＳ信号）をローレベルにする
ことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明のメモリ制御回路の第１実施例のブロッ
ク図である。
【図２】第１実施例の主電源切断時のタイミング図であ
る。
【図３】本発明のメモリ制御回路の第２の実施例のブロ
ック図である。
【図４】本発明のセルフリフレッシュ起動のシーケンス
図である。
【符号の説明】
１ 主電源 ２ 補助電源 ３，５ 電源監視回路 ４ ＤＲＡＭ制御回路 ６ メモリモジュール ７ 主回路 ８ メモリアクセス制御信号 ９，１０ 電源監視回路の出力信号 １１ ＤＲＡＭ制御信号 １２ メモリモジュール電源ライン １３ 主回路電源ライン １４ データバス １５，１６，１７，１９ ダイオード １８ ＤＲＡＭ制御回路電源ライン ２０ キャパシタ ６１ ドライブ回路 ６２ ＲＡＳ信号 ６３，６４ プルダウン抵抗 ６６ ＣＡＳ信号 ６７ その他ＤＲＡＭ制御信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭと、前記ＤＲＡＭを駆動するド
    ライブ回路と、前記ドライブ回路を介してＤＲＡＭの動
    作を制御するＤＲＡＭ制御回路と、電源と、前記ＤＲＡ
    Ｍのデータ転送が正常に行なえる最低電源電圧よりも高
    い電圧まで電源電圧が低下したとき第１の検出信号を発
    生する第１の検出回路と、前記ＤＲＡＭ制御回路が正常
    に動作する最低電源電圧またはこれよりも高い電圧まで
    電源電圧が低下したとき第２の検出信号を発生する第２
    の検出回路とを有し、前記第１の検出信号が検出された
    とき、前記ＤＲＡＭ制御回路がセルフリフレッシュを起
    動してその前処理を行ない、その後前記第２の検出信号
    が検出されたとき、前記ドライブ回路がＤＲＡＭをセル
    フリフレッシュモードに設定するように構成したことを
    特徴とするメモリ制御回路。
JP6125377A 1994-06-07 1994-06-07 メモリ制御回路 Pending JPH07334432A (ja)

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