JPH07335874A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07335874A JP6127422A JP12742294A JPH07335874A JP H07335874 A JPH07335874 A JP H07335874A JP 6127422 A JP6127422 A JP 6127422A JP 12742294 A JP12742294 A JP 12742294A JP H07335874 A JPH07335874 A JP H07335874A
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Abstract

(57)【要約】 【目的】 埋込みチャネルMOSFET上にポリシリコン・サ
イドゲートLDD構造を形成する方法を提供する。 【構成】 ポリシリコン・スペーサが、ソース／ドレイ
ン処理の後にゲート上に形成される。スペーサは、主ゲ
ートに短絡する。この処理は、特にSOI技術に適してい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、埋込みチャネル集積回
路装置を改良する方法、特に、より小さい電界および高
レベルの降伏電圧を持つ小さな半導体装置を製造する方
法に関する。
【０００２】
【従来の技術】常に性能を改善していくためには、半導
体装置の大きさを確実に小さくしなければならない。縮
小化の法則は複雑である。しかしMOSFET（金属ー酸化物
ーケイ素電界効果トランジスタ）に関する重大な限定要
因は、高レベル電界が存在することである。最大の電界
は、ケイ素（シリコン）／二酸化ケイ素インタフェース
に近い基板／ドレイン接合部の周辺、ゲートの端の真下
で起こるという傾向がある。この高い電界は、信頼性や
操作性の問題を起こすことがある。非常に大きいエネル
ギーを持つ「熱い」担体を電界が生成すると、信頼性の
問題が起こる。熱い担体は、ゲート酸化物に注入され、
ゲート酸化物の品質を劣化させる。電界がアバランシュ
・イオン化効果を起こす程高くなると、操作性の問題が
起こる。アバランシュ・イオン化効果が起こると、数個
の担体が他の担体を生成するのに必要なエネルギー受け
取り、生成された他の担体はさらに他の担体を生成する
のに必要なエネルギーを受け取り、これが次々と続く。
【０００３】アバランシュ・イオン化効果の影響は、SO
I（silicon-on-insulator 絶縁体上のシリコン）装置に
特有の問題である。これは、SOI装置においては活性化
領域が絶縁体（例えば酸化ケイ素、窒化ケイ素、あるい
はサファイア）によってウェハ基板から絶縁され、した
がって装置の基板が浮遊電位にあるからである。基板が
浮遊状態にあるので、少数担体（Ｎチャネル装置の穴、
Ｐチャネル装置の電子）は、基板のソース／基板接合部
の近くに集まる。例えば、Ｎチャネル装置において穴の
濃度が基板の電位を変更する時、電子がソースから注入
される。これらの電子の多くはドレインに達し、そこで
衝突イオン化を起こす。その結果の正帰還ループによ
り、接合降伏電圧よりかなり低いレベルの電界での暴走
電流が発生する。
【０００４】これまで、半導体装置における最大電圧を
改善するための数多くの方法が提案されてきた。最大電
圧を減らすために提案された手段のいずれも、トランジ
スタの中の抵抗を増やさずには目的を達成できなかっ
た。またほとんどの技術は、特別なツールや難しい処理
ステップを必要とし、SOI技術に適用するのが容易では
なかった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、LDD
領域上にサイドゲートを形成することによって、半導体
装置に使用することができる最大電力供給電圧を改良す
ることである。
【０００６】
【課題を解決するための手段】本発明は、埋込みチャネ
ルMOSFET上のポリシリコン（polysilicon）・サイドゲ
ートLDD構造を形成するための処理である。この処理の
重要な特徴は、ゲート上のポリシリコン・スペーサがソ
ース／ドレイン処理ステップの後まで形成されないこ
と、ポリシリコン・スペーサがエッチングされる前にサ
イドゲートとなるポリシリコンが不純物ドーピングされ
ること、および、ブランケット中性不純物の打込みがト
ランジスタの通常のゲートにサイドゲートを短絡させる
ために使用されることである。
【０００７】本発明は、LDD領域上にサイドゲートを形
成することによって、半導体装置に使用することができ
る最大電力供給電圧を改良する。本発明は、特別のツー
ルも難しい処理ステップも必要としない。本処理は、SO
I技術による埋込みチャネル装置に適用できる。本技術
は、従来の技術の不利益をなくし、シリコン・フィルム
の厚さに関係なく適用される。
【０００８】
【実施例】ソース／ドレイン工学を持たない典型的MOSF
ETが、図１に示される。MOSFET１０は、基板１８に埋め
込まれたゲート１２、ドレイン１４および、ソース１６
を持つ。ゲート酸化物２０は、ゲート１２の下にあり、
ソースおよびドレイン領域１６、１４を覆う。ソースお
よびドレイン領域を形成するために、適当なドーパント
の高照射量打込みがソース・ドレイン領域にわたって行
われ、垂直にゲート領域１２にも行われる。半導体装置
の大きさが確実に縮小されるにつれ、縮小の物理的な要
因によって、重大な限定要因、つまり高レベルの電界が
引き起こされる。もっとも高い電界は、シリコン／二酸
化ケイ素インタフェースに近い基板／ドレイン接合部の
周辺、つまりゲートの端の真下でおこるという傾向があ
る。この領域は、領域２２と、トランジスタ基板１８の
反対側のソースとゲートの間の領域２４に示される。
【０００９】SOI装置の基板／ドレイン接合部の近くの
電界を制限する１つの方法は、トランジスタの基板に接
地への接続を付け加えることである。これは、基板をソ
ースに接続することか、あるいは新たな接続を使用する
ことによって実行することができる。しかし、この方法
にはいくつかの制限がある。第１に、基板を接続する方
法は比較的厚いシリコン・フィルムに関してのみ効果的
であるが、SOI技術の性能の利点の多くは非常に薄いシ
リコン・フィルムによってのみ得られる。基板を接続す
る方法の他の不利益は、基板をドレインに接続する「ひ
も」の数がチャネルの長さに強い影響を及ぼすことであ
る。チャネルの長さがサブミクロン単位に短くされるに
つれ、多数のひもが装置の幅にわたって必要とされ、装
置領域にとってかなりの不利益となる（あるいは装置の
抵抗を増加させる）。
【００１０】最大電圧を増加させる他の方法は、LDD（L
ightly Doped Drain 微量ドープされたドレイン）の使
用である。これは、基板／ドレインおよび基板／ソース
接合部の間に適度にドーピングされた領域を置くことか
らなり、トランジスタ３０が基板３８上に作られたゲー
ト領域３２、ドレイン領域３４、およびソース領域３６
から成る、図２、図３に示される。ゲート酸化物４０
は、ゲートの下、ソースおよびドレイン領域の上にあ
る。この技術において、図２（Ａ）に示されるように、
低照射量打込みが、ソースおよびドレインを形成するた
めに垂直に行われる。ゲート材料３２は打込みマスク材
料としての役割を果たす。次に、図２（Ｂ）に示される
ように、スペーサ材料４２がゲート領域の各側面に置か
れる。これは、側壁スペーサを形成するために異方性エ
ッチバックされた等角被覆であってもよい。スペーサが
設置されると、図３に示されるように、ドレインおよび
ソース領域の高照射量打込みが実行される。しかしこの
方法は、基板とソース・ドレイン領域の接点の間に抵抗
器を置くこととたいして違わない。この結果、LDDは最
大電圧を改良することができるが、トランジスタ抵抗を
かなり劣化させる。
【００１１】ドレイン電流を減少させないために、多様
なGOLDD方法（gate-on-LDD LDDにゲートを重ねる方法）
が提案された。これらの方法は、ドレインの抵抗がより
高い部分の上にゲートを置くことによって、装置の抵抗
を最小にしようとする。このような方法の１つが図４、
図５に示される。この方法は、ゲート領域５２、ドレイ
ン領域５４、ソース領域５６およびゲート酸化物６０の
下の基板５８を持つトランジスタ５０を含む。最初の低
照射量打込みは、ソースおよびドレイン領域を形成する
ために、大きく傾斜させて装置上に実行される。この処
理はLATID（Large Angle Tilt Implant Device 大傾斜
打込み装置）として知られている。次に図４（Ｂ）に示
されるようにスペーサ６２が形成され、これは異方性エ
ッチバックされた等角被覆であってもよい。それから、
図５に示されるように、高照射量打込みが半導体装置上
で実行される。
【００１２】LATID技術において、打込まれた化学種が
ゲートで終わるように非常に大きい角度でLDD打込みを
実行することによって、重複が得られる。この方法の１
つの欠点は、LDD打込みがゲート酸化物の端を通して実
行されるので、酸化物の非常に敏感な表面インタフェー
ス領域に電位的に損傷を与えることである。他の欠点
は、すべての集積回路製造業者に大きい角度で打込みを
行う技術があるわけではないことである。
【００１３】逆Ｔゲート構造を使用する他の方法が図
６、図７に示される。この方法は、ゲート酸化物にわた
って打込みを行うが、ドレインおよびソース領域上のゲ
ート領域のエッチング耐性のために、製造設備において
作成するのが困難であるという欠点がある。図６（Ａ）
に示されるように、トランジスタ７０は、基板７８に作
られたゲート領域７２、ドレイン領域７４およびソース
領域７６を持つ。ゲート酸化物８０の上には、打込みが
容易にドレイン／ソース領域に浸透するように薄くされ
たゲート材料がある。
【００１４】図６（Ａ）に、逆Ｔゲートに行われる低照
射量打込みが示される。次に、異方性エッチバックされ
た等角材料のスペーサ８２が、ゲート領域上に置かれ
る。このスペーサは、ドレインおよびソース領域上に残
っているゲート材料のためのエッチバック・マスクとし
て使用され、図７に示される高照射量打込みがゲートの
端をソース／ドレイン領域に食い込ませるのを防ぐため
のスペーサの役割を果たす。
【００１５】LDD打込みの後にポリシリコン・スペーサ
を通常のポリシリコン・ゲートに加える、ポリシリコン
・サイドゲートを使用する方法もある。これらのスペー
サはゲートに短絡される。しかし、ポリシリコン・サイ
ドゲート方法は、ソース、ドレインおよびポリシリコン
・ゲートが同じドーパント型である表面チャネル装置に
のみ適用することができる。これらが同じドーパント型
であれば、ポリシリコン・スペーサを通常のゲートに短
絡させるのに十分な程側壁酸化物を損傷させるのにブラ
ンケット打込みを使用することができる。しかしこの処
理は、ソース／ドレインと異なるドーパント型のポリシ
リコン・ゲートを持つ埋込みチャネルMOSFETには適用で
きない。埋込みチャネル装置は、その性能のよさのため
に注目されている。埋込みチャネル装置の高電界を防ぐ
ための有効な技術が、求められている。本発明は、埋込
みチャネルMOSFET上にポリシリコン・サイドゲートLDD
構造を形成するための処理を提供する。本処理は、ソー
ス／ドレインの形成の後にポリシリコン・スペーサを提
供する。つまり、LDD打込み、スペーサ打込みおよび高
照射量打込みの後まで、ポリシリコン・スペーサは形成
されない。サイドゲートになるポリシリコンは、ポリシ
リコン・スペーサがエッチングされる前にドーピング処
理され、ブランケット中性不純物打込みが、サイドゲー
トを通常のゲートに短絡させるために使用される。
【００１６】埋込みチャネル装置のための、ゲートが重
複した微量ドープされたドレインのために必要なステッ
プは以下の通りである。 １. ゲートへのポリシリコンの付着。 ２. ポリシリコン酸化処理。 ３. n+ポリシリコンのためのフォトリソグラフィおよ
び打込み。 ４. p+ポリシリコンのためのフォトリソグラフィおよ
び打込み。 ５. 窒素化合物キャップの付着。 ６. ポリシリコン・ゲートの定義。 ７. 側壁酸化処理。 ８. ｎチャネル装置に対するフォトリソグラフィ定義
および低照射量のリンの打込み。 ９. ｐチャネル装置に対するフォトリソグラフィ定義
および低照射量のホウ素の打込み。 １０. 打込みスペーサの形成。 １１. ｎチャネル装置のためのn+ソースおよびドレイ
ンを形成するためのフォトリソグラフィ定義および高照
射量のヒ素の打込み。 １２. ドーパント活性化アニール。 １３. ｐチャネル装置のためのp+ソースおよびドレイ
ンを形成するためのフォトリソグラフィ定義および高照
射量のホウ素の打込み。 １４. 打込みスペーサおよび窒素化合物キャップの除
去。 １５. ポリシリコンの付着。 １６. ｎチャネル装置上のポリシリコンをドーピング
するためのフォトリソグラフィ定義および高照射量のホ
ウ素の打込み。 １７. ｐチャネル装置上のポリシリコンをドーピング
するためのフォトリソグラフィ定義および高照射量のリ
ンの打込み。 １８. スペーサを形成するためのポリシリコンのエッ
チング。 １９. ポリシリコン酸化処理。 ２０. 窒素化合物スペーサの形成。 ２１. ゲートからスペーサへの短絡のための（ゲルマ
ニウム、クリプトンまたはアルゴン）の打込み。 ２２. サリサイド（salicide）の形成に先立ちポリシ
リコン・ゲート、ポリシリコン・サイドゲートおよびソ
ース／ドレイン領域の酸化物を除去するためのHF（高周
波）ディップ。 ２３. サリサイドの形成。
【００１７】この処理は、図８、図９に示される。トラ
ンジスタ９０のために、ポリシリコン・ゲート９２が、
従来のフォトリソグラフィおよびエッチング技術を使用
して定義される。ポリシリコン・ゲート９２の定義のす
ぐ後に、側壁酸化処理１０２が実行される。この酸化の
目的は、ポリシリコン・ゲートの側面を保護すると同時
に、ソースおよびドレイン領域９６、９４の表面上の二
酸化ケイ素の厚さを増加させることである。この酸化物
は、２００Å未満の薄さである。次に、1E13ｃｍー2のオ
ーダの低照射量のリンの打込みが、ソース／ドレイン領
域およびゲート上に行われる。打込みは、ソースおよび
ドレイン内に微量にドープされた領域を形成する。LDD
打込みの後に、除去可能な打込みスペーサ１０６が形成
される。打込みスペーサは、化学蒸着方（CVD）で窒素
化合物を付着させ、異方性のドライ・エッチング処理を
行うことによって形成される。ポリシリコン・ゲート上
のキャップもまた窒素化合物であるので、窒素化合物を
使用することが重要である。これにより、１回のエッチ
ング処理でキャップ窒素化合物１０４および打込みスペ
ーサ１０６を除去することができる。このスペーサはソ
ースおよびドレイン領域へのn+の打込みを妨げ、LDD領
域の幅を決定する。また除去可能であるので、スペーサ
の幅は、LDD領域の幅を最適化するために変更すること
ができる。
【００１８】n+ヒ素打込みおよびドーパント活性化アニ
ールに続き、ポリシリコン・サイドゲート１０８が形成
される。この処理は、適切なポリシリコン・サイドゲー
トの幅と等しい厚さのポリシリコンを付着することから
始まる。ポリシリコンはそれから、低エネルギーのホウ
素打込みによりp+をドーピングされる。次に、ポリシリ
コンは、異方性エッチングされ、従来のp+ポリシリコン
・ゲートの両側にp+ポリシリコン・スペーサが形成され
る。ポリシリコン・サイドゲートはそれから、薄いポリ
シリコン酸化物１１０を付加することによって保護され
る。この後に、従来の窒素化合物付着および異方性のエ
ッチングによって最終的な窒素化合物スペーサを形成す
る。処理のこの時点で、従来のスペーサとサイドゲート
は共にp+をドーピングされるが、側壁酸化物１０２によ
って電気的に絶縁されている。ゲルマニウム、クリプト
ンあるいは、アルゴンのような重中性イオンを打込むこ
とによって、絶縁は取り除かれる。重い不純物は、側面
ゲートを従来のゲート９２に短絡させるように側壁酸化
物に損傷を与えるために、使用される。これはブランケ
ット打込みであるので、中性不純物を使用しなければな
らない。また、n+領域にホウ素を、あるいはp+領域にヒ
素を使用するのは望ましくない。最後に、サリサイドの
接触の抵抗が小さくなるように酸化物をすべての接点領
域から除去するために、HFディップが使用される。
【００１９】この構造の長所が、２次元装置シミュレー
タを使用して決定された。シミュレータは、半導体装置
の電流電圧特性を決定するために基本的装置の物理的方
式を解く。本処理によって形成されたトランジスタのた
めにシミュレートされたI-Vカーブが図１０に示され
る。図１０は、従来の単一ドレイン装置、従来のLDD装
置および、本発明によるゲート重複微量ドープされたド
レインに対するI-Vカーブを示す。GOLDD構造はLDD装置
と等しい降伏電圧を持つが、単一ドレイン装置と同じ高
レベルの駆動電流を伴う。
【００２０】ここに示されているのは、埋込みチャネル
装置のためのゲート重複微量ドープされたドレインであ
る。この処理ステップは、ソース／ドレイン処理が完了
するまで、ポリシリコン・スペーサの形成を遅らせる。
それからポリシリコン・ゲートは、サイドゲートを通常
のゲートに短絡させるためのブランケット中性不純物打
込みによりポリシリコン・スペーサの端をドーピングす
ることによって、サイドゲートの１部分となる。
【００２１】本発明が好ましい実施例に関して記述され
たけれども、この分野の技術者には、本発明の精神と有
効範囲から外れないで他の変更を行うことができること
が理解される。本発明の構造および処理方法に関して、
異なる処理ステップおよび順序を用いることもできる。
【００２２】
【発明の効果】本発明は以上説明したように構成されて
いるので、LDD領域上にサイドゲートを形成することに
よって、半導体装置に使用することができる最大電力供
給電圧を改良することができる。
【図面の簡単な説明】
【図１】ソース／ドレイン工学を持たないMOSFETの典型
的ソース／ドレイン領域の断面図である。
【図２】従来技術の標準的LDD処理を示す図である。
【図３】従来技術の標準的LDD処理を示す図である。
【図４】MOSFETへの高角度傾斜の高照射量打込みを示す
図である。
【図５】MOSFETへの高角度傾斜の高照射量打込みを示す
図である。
【図６】サイド・スペーサを持つ逆Ｔゲートを持つMOSF
ETへの高照射量打込みを示す図である。
【図７】サイド・スペーサを持つ逆Ｔゲートを持つMOSF
ETへの高照射量打込みを示す図である。
【図８】本発明に従って窒素化合物キャップおよび窒素
化合物スペーサを使用するゲート・ドーピング処理を示
す図である。
【図９】本発明に従って窒素化合物キャップおよび窒素
化合物スペーサを使用するゲート・ドーピング処理を示
す図である。
【図１０】本発明に従って作成された埋込みチャネル・
トランジスタのI-V特性を示す図である。
【符号の説明】
１０ MOSFET １２、３２、５２、７２、９２ ゲート １４、３４、５４、７４、９４ ドレイン １６、３６、５６、７６、９６ ソース １８、３８、５８、７８、９８ 基板 ２０、４０、６０、８０、１００ ゲート酸化物 ３０、５０、７０、９０ トランジスタ ４２、６２、８２ スペーサ １０４ 窒素化合物キャップ １０６ 窒素化合物スペーサ １０８ サイドゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ ピー ブレイテン アメリカ合衆国 22701 バージニア州 カルピーパ ハリア レイン 1612 (72)発明者 ナディム エフ ハダッド アメリカ合衆国 22124 バージニア州 オークトン ベリーランド ドライブ 2704 (72)発明者 ウイリアム ジー ハウストン アメリカ合衆国 22718 バージニア州 エルクウッド ベリーヒル ロード 14010 (72)発明者 オリバー エス スペンサー アメリカ合衆国 22111 バージニア州 マナッサス モンティビル ドライブ 9819 (72)発明者 スティーブン ジェイ ライト アメリカ合衆国 22407 バージニア州 フレデリクスバーグ プロスペクト スト リート 6423

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ゲート電極、ソースお
    よびドレイン領域、およびゲート酸化物を持つトランジ
    スタ構造を形成するステップと、 上記ゲート電極上の上記酸化物層に窒素化合物キャップ
    を形成するステップと、 LDD層を形成するために上記基板に第１のイオン打込み
    を行うステップと、 上記ゲート電極上に第１の窒素化合物スペーサを形成す
    るステップと、 LDD層を含むソースおよびドレイン領域を形成するため
    に上記基板に第２のイオン打込みを行うステップと、 上記窒素化合物キャップおよび上記窒素化合物スペーサ
    の材料を除去するステップと、 上記ゲート電極に隣接してポリシリコン・サイドゲート
    を形成するステップと、 上記ポリシリコン・サイドゲートに隣接して第２の窒素
    化合物スペーサを形成するステップと、 上記ゲート電極および上記ポリシリコン・サイドゲート
    を短絡させるために上記ゲート領域に重中性イオンを打
    込むステップと、 を含む、半導体装置の製造方法。
  2. 【請求項２】 上記装置が埋込みチャネルMOSFETであ
    る、請求項１に記載の方法。
  3. 【請求項３】 上記装置がSOI基板上に形成される、請
    求項２に記載の方法。
JP6127422A 1993-04-30 1994-06-09 半導体装置の製造方法 Expired - Lifetime JP2698046B2 (ja)

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