JPH02155238A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02155238A JPH02155238A JP30912488A JP30912488A JPH02155238A JP H02155238 A JPH02155238 A JP H02155238A JP 30912488 A JP30912488 A JP 30912488A JP 30912488 A JP30912488 A JP 30912488A JP H02155238 A JPH02155238 A JP H02155238A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- polycrystalline silicon
- type impurity
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置、とりわけＭＯＳ型半導体装置の構
造に関する。
造に関する。
［従来の技術１
半導体装置の微細化、高集積化にともないＭＯ８型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによるトランジス
タの特性劣化という問題が生じてきている。この問題を
解決するためＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｆｎ）という構造が提案されているが、このＬ
ＤＤをさらに改良した構造が次の文献に掲載されている
。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによるトランジス
タの特性劣化という問題が生じてきている。この問題を
解決するためＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｆｎ）という構造が提案されているが、このＬ
ＤＤをさらに改良した構造が次の文献に掲載されている
。
（Ｒ，ＩＺＡＷＡ、 Ｔ、 ＫＵＲＥ、 Ｅ、 ＴＡＫ
ＥＤＡ、 ”ＴＨＥ ＩＭＰＡＣＴＯＦ ＧＡＴＥ−
ＤＲＡＩＮ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤｆＧＯＬＤ
Ｉ ＦＯＲＤＥＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ’
Ｓ” 、ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ、 ｐｐ３８−
ｐｐ４１ １９８７．１ これを第３図を用いて説明す
る。第３図において３０１はＰ型半導体基板、３０２は
ゲート酸化膜、３０３は多結晶シリコン膜、３０４は自
然酸化膜、３０５は多結晶シリコン膿、３０６は酸化膜
、３０７は不純物濃度の薄いｎ型不純物層、３０８は酸
化膜によるサイドウオール、３０９は不純物濃度の濃い
Ω型不純物層、３１０は酸化膜である。
ＥＤＡ、 ”ＴＨＥ ＩＭＰＡＣＴＯＦ ＧＡＴＥ−
ＤＲＡＩＮ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤｆＧＯＬＤ
Ｉ ＦＯＲＤＥＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ’
Ｓ” 、ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ、 ｐｐ３８−
ｐｐ４１ １９８７．１ これを第３図を用いて説明す
る。第３図において３０１はＰ型半導体基板、３０２は
ゲート酸化膜、３０３は多結晶シリコン膜、３０４は自
然酸化膜、３０５は多結晶シリコン膿、３０６は酸化膜
、３０７は不純物濃度の薄いｎ型不純物層、３０８は酸
化膜によるサイドウオール、３０９は不純物濃度の濃い
Ω型不純物層、３１０は酸化膜である。
第３図に示すＭＯＳ型トランジスタでは、不純物濃度の
薄いｎ型不純物層３０７の上にゲート電極となる多結晶
シリコン膜３０３があるため、ゲートに電圧を加えると
、その電界によるｎ型不純物層３０７の抵抗が下がり、
ｎ型不純物層３０７内の横方向電界が緩和される。その
結果トランジスタのドレイン電流が増加し、ホットキャ
リアによるコンダクタンスの劣化が避けられる。
薄いｎ型不純物層３０７の上にゲート電極となる多結晶
シリコン膜３０３があるため、ゲートに電圧を加えると
、その電界によるｎ型不純物層３０７の抵抗が下がり、
ｎ型不純物層３０７内の横方向電界が緩和される。その
結果トランジスタのドレイン電流が増加し、ホットキャ
リアによるコンダクタンスの劣化が避けられる。
［発明が解決しようとする課題１
しかし、前述の従来技術では酸化膜３１０の横方向の長
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは、多結晶シリコンＩ［ｌ３０３
の膜厚と、ウェット雰囲気中の酸化条件により決定され
るので寸法制御がむすがしく、特にＭＯＳ型トランジス
タのゲート長がサブミクロン領域まで微細化されている
と、酸化膜３１０の横方向の長さの寸法バラツキにより
トランジスタ特性が大きく変化してしまうという課題を
有する。さらに前述の従来技術ではＣＶＤ法で酸化１Ｉ
１３０８を形成する際、ゲート電極３０３．３０５上の
酸化１１１３０６がオーバーハングになっているため、
第４図のように、この部分の酸化膜のつきまわりが悪く
なり空洞４１１ができてしまう、その結果トランジスタ
の耐湿性が悪くなるという課題を有する。
さによりＭＯＳ型トランジスタの特性が大きく変化する
が、この横方向の長さは、多結晶シリコンＩ［ｌ３０３
の膜厚と、ウェット雰囲気中の酸化条件により決定され
るので寸法制御がむすがしく、特にＭＯＳ型トランジス
タのゲート長がサブミクロン領域まで微細化されている
と、酸化膜３１０の横方向の長さの寸法バラツキにより
トランジスタ特性が大きく変化してしまうという課題を
有する。さらに前述の従来技術ではＣＶＤ法で酸化１Ｉ
１３０８を形成する際、ゲート電極３０３．３０５上の
酸化１１１３０６がオーバーハングになっているため、
第４図のように、この部分の酸化膜のつきまわりが悪く
なり空洞４１１ができてしまう、その結果トランジスタ
の耐湿性が悪くなるという課題を有する。
さらに前述の従来技術では、トランジスタを形成すると
ゲート上の膜厚はゲート酸化膜３０２と、多結晶シリコ
ン膿３０３と、自然酸化膜３０４と、多結晶シリコン膜
３０５と、酸化膜３０６の合計の膜厚となるためゲート
電極上にさらに配線層を形成する場合、その配線層がゲ
ート電極を横切ると１段差が大きくなり、前記ゲート電
極上の配線層に断線が生じたり、前記ゲート電極上の配
線層を形成するときにエツチング残りによる配線ショー
トが生じたりする。
ゲート上の膜厚はゲート酸化膜３０２と、多結晶シリコ
ン膿３０３と、自然酸化膜３０４と、多結晶シリコン膜
３０５と、酸化膜３０６の合計の膜厚となるためゲート
電極上にさらに配線層を形成する場合、その配線層がゲ
ート電極を横切ると１段差が大きくなり、前記ゲート電
極上の配線層に断線が生じたり、前記ゲート電極上の配
線層を形成するときにエツチング残りによる配線ショー
トが生じたりする。
そこで本発明はこのような課題を解決するもので、その
目的とするところはトランジスタのゲート長のばらつき
による特性のばらつきの少ない、しかも耐湿性のよい、
ゲート電極上の配線層に断線、ショートのない半導体装
置を提供するところにある。
目的とするところはトランジスタのゲート長のばらつき
による特性のばらつきの少ない、しかも耐湿性のよい、
ゲート電極上の配線層に断線、ショートのない半導体装
置を提供するところにある。
〔課題を解決するための手段１
本発明の半導体装置は、第１導電型の半導体基板上に設
けられた第１の絶縁膜と、前記第１の絶縁膜上に設けら
れた第１の導電膜によるゲート電極と、前記ゲート電極
の両側に設けられた第２の導電膜によるサイドウオール
と、前記ゲート電極の両側の前記半導体基板に設けられ
た第２導電型の不純物を有する第１のソース領域および
ドレイン領域と、前記サイドウオールの両側の前記半導
体基板に設けられた第２導電型の不純物を有する第２の
ソース領域およびドレイン領域からなる半導体装置にお
いて、前記ゲート電極と前記サイドウオールが電気的に
導通しており、前記第１のソース領域およびドレイン領
域の不純物濃度が前記第２のソース領域およびドレイン
領域の不純物濃度より薄いことを特徴とする。
けられた第１の絶縁膜と、前記第１の絶縁膜上に設けら
れた第１の導電膜によるゲート電極と、前記ゲート電極
の両側に設けられた第２の導電膜によるサイドウオール
と、前記ゲート電極の両側の前記半導体基板に設けられ
た第２導電型の不純物を有する第１のソース領域および
ドレイン領域と、前記サイドウオールの両側の前記半導
体基板に設けられた第２導電型の不純物を有する第２の
ソース領域およびドレイン領域からなる半導体装置にお
いて、前記ゲート電極と前記サイドウオールが電気的に
導通しており、前記第１のソース領域およびドレイン領
域の不純物濃度が前記第２のソース領域およびドレイン
領域の不純物濃度より薄いことを特徴とする。
［実 施 例］
本発明の実施例を第１の実施例として第１図を用いて詳
しく説明する。まず、第１図（ａ）のように第１導電型
半導体基板、ここではボロンを拡散したＰ型シリコン基
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
１５０人のゲート酸化ＩＩ Ｉ Ｏ２を形成し、続いて
ＣＶＤ法により多結晶シリコン膜を２５００人〜８００
０人形成し、写真蝕刻法により前記多結晶シリコン膜の
不要部分を除去してゲート電極１０３を形成する０次に
第１図（ｂ）のようにゲート電極１０３をマスクにｎ型
不純物ここではリンをｌＸｌ０”〜１×１０ ”Ｃｍ−
”のドーズ量で、４０ＫｅＶ〜１５０ＫｅＶの加速電圧
でイオン注入することにより低濃度ｎ型不純物領域１０
４を形成する６次に第１図（Ｃ）のようにＣＶＤ法によ
りシリコン酸化膜１０５を１５０人形成する６次に第１
図（ｄ）のようにＣＶＤ法により多結晶シリコン膜を３
０００人〜８０００人形成後、異方性（イオンエツチン
グを行ない、多結晶シリコン膜によるサイドウオール１
０６を形成する１次に第１図（ｅ）のように異方性イオ
ンエツチングを行なル）、ゲート電極上の酸化膜とシリ
コン基板上の酸化膜と、ゲート電極とサイドウオール間
の酸化膜の一部を除去する０次に第１図（ｆ）のように
ＣＶＤ法により多結晶シリコン膜を３００人形成すると
、ゲート電極とサイドウオール間の酸化膜の溝が多結晶
シリコン１０７により埋まった構造になる。
しく説明する。まず、第１図（ａ）のように第１導電型
半導体基板、ここではボロンを拡散したＰ型シリコン基
板１０１を酸化性雰囲気中で１０００℃の酸化を行ない
１５０人のゲート酸化ＩＩ Ｉ Ｏ２を形成し、続いて
ＣＶＤ法により多結晶シリコン膜を２５００人〜８００
０人形成し、写真蝕刻法により前記多結晶シリコン膜の
不要部分を除去してゲート電極１０３を形成する０次に
第１図（ｂ）のようにゲート電極１０３をマスクにｎ型
不純物ここではリンをｌＸｌ０”〜１×１０ ”Ｃｍ−
”のドーズ量で、４０ＫｅＶ〜１５０ＫｅＶの加速電圧
でイオン注入することにより低濃度ｎ型不純物領域１０
４を形成する６次に第１図（Ｃ）のようにＣＶＤ法によ
りシリコン酸化膜１０５を１５０人形成する６次に第１
図（ｄ）のようにＣＶＤ法により多結晶シリコン膜を３
０００人〜８０００人形成後、異方性（イオンエツチン
グを行ない、多結晶シリコン膜によるサイドウオール１
０６を形成する１次に第１図（ｅ）のように異方性イオ
ンエツチングを行なル）、ゲート電極上の酸化膜とシリ
コン基板上の酸化膜と、ゲート電極とサイドウオール間
の酸化膜の一部を除去する０次に第１図（ｆ）のように
ＣＶＤ法により多結晶シリコン膜を３００人形成すると
、ゲート電極とサイドウオール間の酸化膜の溝が多結晶
シリコン１０７により埋まった構造になる。
次に第１図（ｇ）のように、ｗｅｔ雰囲気中で８５０℃
の酸化を行ない多結晶シリコン１０７の一部をシリコン
酸化膜ｌＯ８にする０次に第１図（ｈ）のようにゲート
電極１０３およびサイドウオール１０６をマスクにｎ型
不純物ここではヒ素をｌ Ｘ １０′′〜Ｉ Ｘ １０
”ｃｍ−”のドーズ量で。
の酸化を行ない多結晶シリコン１０７の一部をシリコン
酸化膜ｌＯ８にする０次に第１図（ｈ）のようにゲート
電極１０３およびサイドウオール１０６をマスクにｎ型
不純物ここではヒ素をｌ Ｘ １０′′〜Ｉ Ｘ １０
”ｃｍ−”のドーズ量で。
６０ＫｅＶ＝１８０ＫｅＶの加速電圧でイオン注入する
ことにより高濃度ｎ型不純物Ｆｌ１０９を形成する。
ことにより高濃度ｎ型不純物Ｆｌ１０９を形成する。
第１の実施例以外でも次のような実施例によれば同様の
効果のある半導体装置を形成できる。これを第２の実施
例として第２図を用いて説明する。まず、第２図（ａ）
のようにゲート電極を形成するまでは第１の実施例と同
様に形成する１次に第２図（ｂ）のようにＣＶＤ法によ
りシリコン酸化膜２０５を１５０人形成する０次に第２
図（Ｃ）のようにゲート電極１０３をマスクにｎ型不の
物ここではリンをｌＸｌ０”〜ＩＸＩＯｃｍ−”のドー
ズ量で、４０ＫｅＶ−１５０ＫｅＶの加速電圧でイオン
注入することにより低濃度ｎ型不純物領域２０４を形成
する０次の工程以降第２図（ｄ）〜第２図（ｈ）までは
、第１の実施例と同様に形成する。
効果のある半導体装置を形成できる。これを第２の実施
例として第２図を用いて説明する。まず、第２図（ａ）
のようにゲート電極を形成するまでは第１の実施例と同
様に形成する１次に第２図（ｂ）のようにＣＶＤ法によ
りシリコン酸化膜２０５を１５０人形成する０次に第２
図（Ｃ）のようにゲート電極１０３をマスクにｎ型不の
物ここではリンをｌＸｌ０”〜ＩＸＩＯｃｍ−”のドー
ズ量で、４０ＫｅＶ−１５０ＫｅＶの加速電圧でイオン
注入することにより低濃度ｎ型不純物領域２０４を形成
する０次の工程以降第２図（ｄ）〜第２図（ｈ）までは
、第１の実施例と同様に形成する。
以上のような工程により形成されたＭＯＳ型トランジス
タでは、低濃度ｎ型不純物層１０４上のサイドウオール
１０６がゲート電極１０３と接続されているため、ゲー
トに電圧を加えるとサイドウオール１０６にも電圧が加
わり、その電界により低濃度ｎ型不純物層１０４の抵抗
が下がり、低濃度ｎ型不純物層１０４内の横方向電界が
緩和される。その結果トランジスタのドレイン電流が増
加し、ホットキャリアによるコンダクタンスの劣化が避
けられる。
タでは、低濃度ｎ型不純物層１０４上のサイドウオール
１０６がゲート電極１０３と接続されているため、ゲー
トに電圧を加えるとサイドウオール１０６にも電圧が加
わり、その電界により低濃度ｎ型不純物層１０４の抵抗
が下がり、低濃度ｎ型不純物層１０４内の横方向電界が
緩和される。その結果トランジスタのドレイン電流が増
加し、ホットキャリアによるコンダクタンスの劣化が避
けられる。
また、本実施例によれば低濃度ｎ型不純物層１０４上の
サイドウオール１０６の幅によりＭＯＳ型トランジスタ
の特性が大きく変化するが、この幅はゲート電極１０３
の膜厚およびサイドウオール１０６を形成する際の多結
晶シリコン膜の膜厚を変えることにより容易に、しかも
精度よく制御できる。たとえばゲート電極１０３の膜厚
を４０００人、サイドウオール１０６を形成する際の多
結晶シリコン膜の膜厚を５０００人としてサイドウオー
ル１０６を形成すると、その幅は約０．２５ｇｍとなる
。またサイドウオール１０６のウェハ内ウェハ間ばらつ
きも±０．０３μｍ以内におさまり、精度よく、ばらつ
きも少なく制御できる。
サイドウオール１０６の幅によりＭＯＳ型トランジスタ
の特性が大きく変化するが、この幅はゲート電極１０３
の膜厚およびサイドウオール１０６を形成する際の多結
晶シリコン膜の膜厚を変えることにより容易に、しかも
精度よく制御できる。たとえばゲート電極１０３の膜厚
を４０００人、サイドウオール１０６を形成する際の多
結晶シリコン膜の膜厚を５０００人としてサイドウオー
ル１０６を形成すると、その幅は約０．２５ｇｍとなる
。またサイドウオール１０６のウェハ内ウェハ間ばらつ
きも±０．０３μｍ以内におさまり、精度よく、ばらつ
きも少なく制御できる。
また１本実施例ではオーバーハングになるところがない
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
ため空洞ができずトランジスタの耐湿性が悪くなること
はない。
また、本実施例ではゲート上の膜厚は、ゲート酸化膜１
０２と、ゲート電極１０３と、酸化膜１０８の合計の膜
厚となるため、ゲート電極上にさらに配線層を形成した
場合その配線層がゲート電極を横切っても、段差が小さ
いため前記ゲート電極上の配線層に断線が生じたり、前
記ゲート電極上の配線層を形成するときにエツチング残
りによる配線ショートが生じることはない。
０２と、ゲート電極１０３と、酸化膜１０８の合計の膜
厚となるため、ゲート電極上にさらに配線層を形成した
場合その配線層がゲート電極を横切っても、段差が小さ
いため前記ゲート電極上の配線層に断線が生じたり、前
記ゲート電極上の配線層を形成するときにエツチング残
りによる配線ショートが生じることはない。
本実施例ではゲート電極は多結晶シリコンで形成したが
、多結晶シリコンとチタン、タングステン、モリブデン
などの高融点金属からなるポリサイドで形成してもよい
し、高融点金属シリサイドで形成してもよい。
、多結晶シリコンとチタン、タングステン、モリブデン
などの高融点金属からなるポリサイドで形成してもよい
し、高融点金属シリサイドで形成してもよい。
また本実施例では低濃度ｎ型不純物層のｎ型不純物とし
てリンを使用したが、ヒ素、アンチモンを使用していも
よいし、リンとヒ素のようにこれらの不純物を組み合わ
せて導入してもよい、また本実施例では高濃度ｎ型不純
物層のｎ型不純物としてヒ素を使用したが、リン、アン
チモンを使用してもよいし、リンとヒ素のようにこれら
の不純物を組み合わせて導入してもよい、さらに本実施
例ではＰ型半導体基板の不純物としてボロンを使用した
が、ガリウム、アルミニウム、インジウムを使用しても
よい。
てリンを使用したが、ヒ素、アンチモンを使用していも
よいし、リンとヒ素のようにこれらの不純物を組み合わ
せて導入してもよい、また本実施例では高濃度ｎ型不純
物層のｎ型不純物としてヒ素を使用したが、リン、アン
チモンを使用してもよいし、リンとヒ素のようにこれら
の不純物を組み合わせて導入してもよい、さらに本実施
例ではＰ型半導体基板の不純物としてボロンを使用した
が、ガリウム、アルミニウム、インジウムを使用しても
よい。
本実施例ではＮチャンネルＭＯＳトランジスタについて
述べたが、ＰチャンネルＭＯＳトランジスタに応用して
も同様な効果があることは言うまでもない。
述べたが、ＰチャンネルＭＯＳトランジスタに応用して
も同様な効果があることは言うまでもない。
〔発明の効果１
本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、ホットキャリアによるコンダクタンスの劣化
が避けられる。
が増加し、ホットキャリアによるコンダクタンスの劣化
が避けられる。
また、本発明によればＭＯＳ型トランジスタの特性を左
右する、ゲート電極と接続したサイドウオール幅を精度
よく、ばらつきを少なく加工できるのでＭＯＳ型トラン
ジスタのドレイン電流、コンダクタンスのばらつきを小
さくできる。
右する、ゲート電極と接続したサイドウオール幅を精度
よく、ばらつきを少なく加工できるのでＭＯＳ型トラン
ジスタのドレイン電流、コンダクタンスのばらつきを小
さくできる。
また５本発明によればＭＯＳ型トランジスタの耐湿性は
悪くならない。
悪くならない。
また、本発明によればゲート電極上の配線層の断線、シ
ョートが少なくなる。
ョートが少なくなる。
以上のことから本発明による半導体装置の製造方法によ
れば、高速、高品質、高歩留りの半導体装置を提供でき
る効果がある。
れば、高速、高品質、高歩留りの半導体装置を提供でき
る効果がある。
第１図（ａ） 〜（ｈ） 、第２図（ａ）〜（ｈ）は本
発明の半導体装置の製造方法の一実施例を示す工程順断
面図。 第３図は従来例による半導体装置の一実施例を示す工程
順断面図。 第４図は従来例による半導体装置の断面図である。 １０１ 、２０１． ３０１ ・・・第１導電型のシリコン基板 １０２．２０２，３０２ ・・・ゲート酸化膜 １０３．２０３．３０３．３０５ 】 ｌ ・・・ゲート電極 １０４．２０４．３０７ ・・・シリコン基板と反対導電型の低 濃度不純物層 １０５．２０５，１０８．２０８，３０６゜３０８．３
１０ ・・・シリコン酸化膜 １０６．２０６，１０７，２０７ ・・・多結晶シリコン膜 １０９．２０９．３０９ ・・・シリコン基板と反対導電型の高 濃度不純物層 第１図（ａ） 第１図（１）） 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第１図Ｃｃ
） 第 図（ｄ） 第 図（ｅ） 第 図 （−Ｆン 第２図（ｃＬ） 第２図（ｂ） 第２図（Ｃ） 第 図（３） 第 図（ｈ） 第２図 （ｃｌ） 第２図（ｅ’） 第２図（ｆ） 第２図（３） 第２図（ｈ） 第３図 第４図
発明の半導体装置の製造方法の一実施例を示す工程順断
面図。 第３図は従来例による半導体装置の一実施例を示す工程
順断面図。 第４図は従来例による半導体装置の断面図である。 １０１ 、２０１． ３０１ ・・・第１導電型のシリコン基板 １０２．２０２，３０２ ・・・ゲート酸化膜 １０３．２０３．３０３．３０５ 】 ｌ ・・・ゲート電極 １０４．２０４．３０７ ・・・シリコン基板と反対導電型の低 濃度不純物層 １０５．２０５，１０８．２０８，３０６゜３０８．３
１０ ・・・シリコン酸化膜 １０６．２０６，１０７，２０７ ・・・多結晶シリコン膜 １０９．２０９．３０９ ・・・シリコン基板と反対導電型の高 濃度不純物層 第１図（ａ） 第１図（１）） 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第１図Ｃｃ
） 第 図（ｄ） 第 図（ｅ） 第 図 （−Ｆン 第２図（ｃＬ） 第２図（ｂ） 第２図（Ｃ） 第 図（３） 第 図（ｈ） 第２図 （ｃｌ） 第２図（ｅ’） 第２図（ｆ） 第２図（３） 第２図（ｈ） 第３図 第４図
Claims (1)
- 第１導電型の半導体基板上に設けられた第１の絶縁膜と
、前記第１の絶縁膜上に設けられた第１の導電膜による
ゲート電極と、前記ゲート電極の両側に設けられた第２
の導電膜によるサイドウォールと、前記ゲート電極の両
側の前記半導体基板に設けられた第２導電型の不純物を
有する第１のソース領域およびドレイン領域と、前記サ
イドウォールの両側の前記半導体基板に設けられた第２
導電型の不純物を有する第２のソース領域およびドレイ
ン領域からなる半導体装置において、前記ゲート電極と
前記サイドウォールが電気的に導通しており、前記第１
のソース領域およびドレイン領域の不純物濃度が前記第
２のソース領域およびドレイン領域の不純物濃度より薄
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912488A JPH02155238A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912488A JPH02155238A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155238A true JPH02155238A (ja) | 1990-06-14 |
Family
ID=17989180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30912488A Pending JPH02155238A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155238A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298446A (en) * | 1990-02-20 | 1994-03-29 | Sharp Kabushiki Kaisha | Process for producing semiconductor device |
| US5411906A (en) * | 1991-10-31 | 1995-05-02 | Vlsi Technology, Inc. | Method of fabricating auxiliary gate lightly doped drain (AGLDD) structure with dielectric sidewalls |
| JPH07335874A (ja) * | 1993-04-30 | 1995-12-22 | Internatl Business Mach Corp <Ibm> | 半導体装置の製造方法 |
-
1988
- 1988-12-07 JP JP30912488A patent/JPH02155238A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298446A (en) * | 1990-02-20 | 1994-03-29 | Sharp Kabushiki Kaisha | Process for producing semiconductor device |
| US5411906A (en) * | 1991-10-31 | 1995-05-02 | Vlsi Technology, Inc. | Method of fabricating auxiliary gate lightly doped drain (AGLDD) structure with dielectric sidewalls |
| JPH07335874A (ja) * | 1993-04-30 | 1995-12-22 | Internatl Business Mach Corp <Ibm> | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7256458B2 (en) | Doubly asymmetric double gate transistor structure | |
| KR900008207B1 (ko) | 반도체기억장치 | |
| JP2707977B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2005026586A (ja) | 半導体装置及びその製造方法 | |
| JP3122403B2 (ja) | 半導体素子及びその製造方法 | |
| KR950011782B1 (ko) | Mos형 반도체장치 및 그 제조방법 | |
| JP2001156290A (ja) | 半導体装置 | |
| EP0459398A2 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| US5523246A (en) | Method of fabricating a high-voltage metal-gate CMOS device | |
| JPH02155238A (ja) | 半導体装置 | |
| JP2968078B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JP3200978B2 (ja) | 半導体装置の製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS62120082A (ja) | 半導体装置及びその製造方法 | |
| JP3260200B2 (ja) | 半導体装置の製造方法 | |
| JPH0492436A (ja) | 半導体装置 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JP2506947B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05275697A (ja) | 半導体装置 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JPH02155239A (ja) | 半導体装置の製造方法 | |
| JP2926833B2 (ja) | 半導体装置の製造方法 | |
| JPH06204456A (ja) | 半導体装置 |